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発明の名称 半導体素子およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−116190(P2007−116190A)
公開日 平成19年5月10日(2007.5.10)
出願番号 特願2006−335068(P2006−335068)
出願日 平成18年12月12日(2006.12.12)
代理人 【識別番号】100075812
【弁理士】
【氏名又は名称】吉武 賢次
発明者 山 口 正 一 / 齋 藤 渉 / 大 村 一 郎 / 泉 沢 優
要約 課題
容易に高耐圧化でき、高耐圧特性と低オン抵抗特性とを同時に備える半導体素子を提供する。

解決手段
n型ドレイン層20と、n型ドレイン層20に接して形成されたドレイン電極40と、n型ドレイン層20に接して形成されてオン状態でドリフト電流を流すとともにオフ状態で空乏化するn型ドリフト層26と、n型ドレイン層20及びn型ドリフト層26に接して形成され、オフ状態で空乏化するp型ドリフト層28と、n型ドリフト層26及びp型ドリフト層28に接して形成されたp型ベース層30と、p型ベース層30の表面部に形成されたnソース層32と、絶縁ゲート電極36と、ソース電極38とを含み、ドリフト電流が流れるセル領域部と、セル領域部を囲むように設けられた接合終端領域部とを備える半導体素子1において、互いに直交する2方向のうち少なくとも1方向に形成された第2のn型ドリフト層26a及び第2のp型ドリフト層28aを接合終端領域部に設ける。
特許請求の範囲
【請求項1】
セル領域部と、このセル領域部を囲むように設けられた接合終端領域部とを有し、前記接合終端領域部での不純物濃度が前記セル領域部での不純物濃度よりも低くなるように形成された第1の第1導電型半導体層と、
前記第1の第1導電型半導体層の一方の表面上に形成された第2の第1導電型半導体層と、
前記第2の第1導電型半導体層に電気的に接続された第1の主電極と、
前記第1の第1導電型半導体層の前記セル領域部内で前記第1の第1導電型半導体層の一方の表面にほぼ垂直な方向でそれぞれが形成され、前記一方の表面に平行な任意の方向である第1の方向に周期的に配置された第1の第2導電型半導体層と、
前記第1の第1導電型半導体層の他方の表面部において前記第1の第2導電型半導体層に接続するように選択的に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層の表面部に選択的に形成された第3の第1導電型半導体層と、
前記第2の第2導電型半導体層の表面と前記第3の第1導電型半導体層の表面とに接するように形成された第2の主電極と、
前記第1の第1導電型半導体層の他方の表面のうち隣り合う前記第2の第2導電型半導体層に挟まれた領域と、前記隣り合う第2の第2導電型半導体層の表面と前記第3の第1導電型半導体層の表面の上にゲート絶縁膜を介して形成された制御電極と、
前記接合終端領域部内で前記セル領域部との境界面近傍の表面部において前記セル領域部を取り囲むように形成され、前記第2の主電極に電気的に接続される第3の第2導電型半導体層と、
を備える半導体素子。
【請求項2】
前記第1の第1導電型半導体層の前記接合終端領域部内で前記第1の第1導電型半導体層の前記一方の表面にほぼ垂直な方向で形成され、一端で前記第3の第2導電型半導体層に接して前記第3の第2導電型半導体層を介して前記第2の主電極に電気的に接続される第4の第2導電型半導体層をさらに備えることを特徴とする請求項1に記載の半導体素子。
【請求項3】
前記接合終端領域部の前記第1の第1導電型半導体層の表面部に第2導電型半導体層で形成された複数のガードリング層をさらに備えることを特徴とする請求項1または2に記載の半導体素子。
【請求項4】
アスペクト比Rのトレンチ溝が設けられた第1導電型半導体層と前記トレンチ溝内に埋め込まれた第2導電型半導体層とを有するスーパージャンクション構造の半導体素子の製造方法であって、
第1導電型半導体層内にR/N(Nは2以上の自然数)のアスペクト比を有するトレンチ溝を形成する第1の工程と、
前記トレンチ溝を埋め込むように第2導電型半導体層をエピタキシャル成長させる第2の工程と、
前記第1導電型半導体層の表面が露出するまで前記第2導電型半導体層を除去する第3の工程と、
前記第1導電型半導体層および前記第2導電型半導体層の上に、前記第1の工程により形成されたトレンチ溝の深さと実質的に同一の長さだけ層厚が増大するように前記第1導電型半導体層をエピタキシャル成長させる第4の工程と、
前記第1の工程により形成されたトレンチ溝に埋め込まれた前記第2導電型半導体層が露出するように前記第1導電型半導体層を選択的に除去する第5の工程と、
前記第2乃至第5の工程を(N−1)回だけ繰り返す工程と、
を備える半導体素子の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体素子およびその製造方法に関し、特に電力用スイッチング素子として好適なパワー半導体素子の接合終端領域部の構造を対象とする。
【背景技術】
【0002】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧化・大電流化とともに、低損失化・高速化・高破壊耐量化に対する性能改善が注力されている。その中で、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)はその高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
【0003】
MOSFETは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点を有する。しかし、この反面、伝導度変調がないために高耐圧素子ではIGBT(Insulated Gate Bipolar Transistor)などのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、MOSFETにおいて高い耐圧を得るには、n型ベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどMOSFETのオン抵抗が増大することに起因する。
【0004】
パワーMOSFETのオン抵抗は、伝導層(n型ドリフト層)部分の電気抵抗に大きく依存する。そして、このn型ドリフト層の電気抵抗を決定する不純物濃度は、p型ベースとn型ドリフト層が形成するpn接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子の材料により決定される限界があり、この限界を越えることが既存のパワー素子を超える低オン抵抗素子の実現への道である。
【0005】
この問題を解決するMOSFETの一例として、n型ドリフト層にスーパージャンクション構造と呼ばれるリサーフ構造を埋め込んだ構造が知られている。従来の技術によるスーパージャンクション構造を有するパワーMOSFETについて図36を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付してその詳細な説明を省略する。
【0006】
図36は、従来の技術によるパワーMOSFETの一例の概略構成を模式的に示す断面図である。同図に示すMOSFETは、n型ドリフト層102の一方の表面にn型ドレイン層100が形成され、このn型ドレイン層100上にはドレイン電極40が形成されている。また、n型ドリフト層102の他方の表面部には複数のp型ベース層108が選択的に形成され、この各p型ベース層108の表面にはn型ソース層110が選択的に形成されている。また、n型ソース層110およびp型ベース層108の表面からn型ドリフト層102の表面を通って隣り合うp型ベース層108およびn型ソース層110の表面に至る領域上には、ゲート絶縁膜112を介してゲート電極114が形成されている。また、p型ベース層108の表面部に隣り合って形成されたn型ソース層110の表面とこれらに挟まれたp型ベース層108の表面の領域上には、各々ソース電極116が形成され、ゲート電極114を挟むように配置されている。さらに、p型ベース層108とn型ドレイン層100との間のn型ドリフト層102中には、リサーフ層をなすように形成されてp型ベース層108に接続されたp型ドリフト層106が形成されている。このように、図36に示すパワーMOSFETは、p型ドリフト層106と、n型ドリフト層102のうちこれらp型ドリフト層106に挟まれた部分とが交互に横方向に繰り返す縦型リサーフ構造となっている。
【0007】
オフ状態では、これらのp型ドリフト層106と、n型ドリフト層102との間の接合に空乏層が広がり、n型ドリフト層102の不純物濃度を高くしても、ブレークダウンする前にn型ドリフト層102とp型ドリフト層106とが完全に空乏化する。これにより、従来のMOSFETと同様の耐圧が得られる。
【0008】
ここで、n型ドリフト層102の不純物濃度は、素子の耐圧ではなく、p型ドリフト層106の幅とこれらのp型ドリフト層106の間のn型ドリフト層102自身の幅に依存する。n型ドリフト層102の幅とp型ドリフト層106の幅をさらに狭くすれば、n型ドリフト層102の不純物濃度をいっそう高くすることができ、オン抵抗の更なる低減化と更なる高耐圧化を達成することが可能である。
【0009】
このようなMOSFETを設計する際には、n型ドリフト層102とp型ドリフト層106の不純物濃度が耐圧とオン抵抗を決める重要なポイントとなる。原理的にn型ドリフト層102とp型リサーフ層106のそれぞれの不純物量を等しくすることにより等価的に不純物濃度がゼロとなって、高耐圧が得られる。
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、従来のスーパージャンクション構造の半導体素子については、素子活性領域部(以下、セル領域部という)を囲むように設けられた接合終端領域部において、阻止状態(オフ状態)やターンオフ時に高耐圧を得るための有効な構造が見出されていない。このため、セル領域部と接合終端領域部では、空乏層の広がり方が異なるため、最適の不純物濃度が異なる。従って、セル領域部と接合終端領域部とで同じ不純物量となるように製造すると、終端部で耐圧が低下し、この箇所に局所的に電界が集中する結果、素子が破壊されることがある。このように、従来の技術では素子全体としては充分な高耐圧が得られないという問題があった。
【0011】
また、実際に製造するときにはプロセス間でばらつきがあるため、n型ドリフト層102とp型ドリフト層106のそれぞれの不純物量を完全に等しくすることは困難であり、これによって耐圧が劣化する。従って、このようなプロセスマージンによる耐圧劣化を考慮して素子設計を行う必要がある。オン抵抗を下げるためには、n型ドリフト層102の不純物濃度を上げることが有効である。この一方、耐圧に対するプロセスマージンは、n型ドリフト層102とp型ドリフト層106との間の不純物量の差で決まる。このため、n型ドリフト層102の不純物濃度を上げた場合、プロセスマージンを決める不純物量の差自体が変わるわけではないので、許容される不純物量とn型ドリフト層102の不純物量との比が小さくなる。つまり、プロセスマージンが小さくなってしまう。
【0012】
本発明は、上記事情に鑑みてなされたものであり、その目的は、従来よりも容易かつ良好に高耐圧化でき、高耐圧特性と低オン抵抗特性とを両立し得る半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【0013】
本発明によれば、
セル領域部と、このセル領域部を囲むように設けられた接合終端領域部とを有し、前記接合終端領域部での不純物濃度が前記セル領域部での不純物濃度よりも低くなるように形成された第1の第1導電型半導体層と、
前記第1の第1導電型半導体層の一方の表面上に形成された第2の第1導電型半導体層と、
前記第2の第1導電型半導体層に電気的に接続された第1の主電極と、
前記第1の第1導電型半導体層の前記セル領域部内で前記第1の第1導電型半導体層の一方の表面にほぼ垂直な方向でそれぞれが形成され、前記一方の表面に平行な任意の方向である第1の方向に周期的に配置された第1の第2導電型半導体層と、
前記第1の第1導電型半導体層の他方の表面部において前記第1の第2導電型半導体層に接続するように選択的に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層の表面部に選択的に形成された第3の第1導電型半導体層と、
前記第2の第2導電型半導体層の表面と前記第3の第1導電型半導体層の表面とに接するように形成された第2の主電極と、
前記第1の第1導電型半導体層の他方の表面のうち隣り合う前記第2の第2導電型半導体層に挟まれた領域と、前記隣り合う第2の第2導電型半導体層の表面と前記第3の第1導電型半導体層の表面の上にゲート絶縁膜を介して形成された制御電極と、
前記接合終端領域部内で前記セル領域部との境界面近傍の表面部において前記セル領域部を取り囲むように形成され、前記第2の主電極に電気的に接続される第3の第2導電型半導体層と、
を備える半導体素子が提供される。
【0014】
また、本発明によれば、
アスペクト比Rのトレンチ溝が設けられた第1導電型半導体層と前記トレンチ溝内に埋め込まれた第2導電型半導体層とを有するスーパージャンクション構造の半導体素子の製造方法であって、
第1導電型半導体層内にR/N(Nは2以上の自然数)のアスペクト比を有するトレンチ溝を形成する第1の工程と、
前記トレンチ溝を埋め込むように第2導電型半導体層をエピタキシャル成長させる第2の工程と、
前記第1導電型半導体層の表面が露出するまで前記第2導電型半導体層を除去する第3の工程と、
前記第1導電型半導体層および前記第2導電型半導体層の上に、前記第1の工程により形成されたトレンチ溝の深さと実質的に同一の長さだけ層厚が増大するように前記第1導電型半導体層をエピタキシャル成長させる第4の工程と、
前記第1の工程により形成されたトレンチ溝に埋め込まれた前記第2導電型半導体層が露出するように前記第1導電型半導体層を選択的に除去する第5の工程と、
前記第2乃至第5の工程を(N−1)回だけ繰り返す工程と、
を備える半導体素子の製造方法が提供される。
【発明の効果】
【0015】
以上詳述したとおり、本発明は、以下の効果を奏する。
即ち、本発明によれば、低オン抵抗と高耐圧とを同時に実現する半導体素子が提供される。
【0016】
また、本発明によれば、スーパージャンクション構造を有する半導体素子を少ない工程数で形成することができる。
【発明を実施するための最良の形態】
【0017】
本発明の実施の形態のいくつかについて図面を参照しながら説明する。以下では先ず本発明にかかる半導体素子の実施の形態について説明し、最後に本発明にかかる半導体素子の製造方法の実施の形態について説明する。
【0018】
(A)半導体素子の実施形態
以下では、スーパージャンクション構造を有するパワーMOSFETを取り上げて説明する。しかしながら、本発明にかかる半導体素子は、これに限ることなく、スーパージャンクション構造を有するSBDやMPSダイオード、SIT、JFET、IGBT等のスイッチング素子、ダイオードとスイッチング素子の複合素子または集積素子に対しても適用可能である。
【0019】
(1)第1の実施形態
図1は、本発明にかかる半導体素子の第1の実施の形態の概略構造を示す平面図である。図2および図3は、それぞれ図1の切断線A−A、B−Bに沿った本実施形態の半導体素子の断面図である。図36との対比において明らかなように、本実施形態の半導体素子1の特徴は、n型ドリフト層26とp型ドリフト層28とがセル領域部のみならず、接合終端領域部の周縁近傍に至るまで形成されている点にある。以下、本実施形態の半導体素子1の構造をより詳細に説明する。
【0020】
本実施形態の半導体素子1は、n型ドレイン層20と、ドレイン電極40と、n型ドリフト層26と、p型ドリフト層28と、p型ベース層30と、n型ソース層32と、ソース電極38と、絶縁ゲート電極36と、フィールド電極48とを備える。
【0021】
ドレイン電極40は、n型ドレイン層20の一方の表面、図2および3においては下面に形成される。p型ドリフト層28は、n型ドレイン層20の他方の表面、図2および3においては上面に形成されたn型半導体層26内でそれぞれn型ドレイン層20との境界面からn型半導体層26の表面部に至るまでストライプ形状をなすように形成され、各ストライプ状のp型ドリフト層28は、n型ドレイン層20の表面に水平な所定方向においてセル領域部のみならず接合終端領域部にまで所定の間隔で配置される。n型半導体層26内でこれらのp型ドリフト層28に挟まれた領域は、n型ドリフト層26を構成する。n型ドリフト層26とp型ドリフト層28のいずれについても、その幅および不純物濃度は、例えば幅が5μmの場合で不純物濃度が約4×1015cm−3であり、幅が1μmであれば、その不純物濃度は約2×1016cm−3である。
【0022】
p型ベース層30は、p型ドリフト層28に接続するようにn型半導体層内26の表面部に選択的に形成される。n型ソース層32は、p型ベース層30の表面部に選択的に形成される。ソース電極38は、p型ベース層30の表面において隣り合うn型ソース層32とこれらに挟まれたp型ベース層30に接続するように形成される。さらに、これらのソース電極38に囲まれるように、絶縁ゲート電極36は、n型ドリフト層26の表面、これに隣接するp型ベース層30の表面およびこのp型ベース層30に接するn型ソース層32の表面上に絶縁膜34を介して配設される。このような構造により、半導体素子1は、絶縁ゲート36直下のp型ベース層30の表面部をチャネル領域とする電子注入用nチャネルMOSFETを構成する。本実施形態では、プレーナ型のゲート構造を有する場合について説明するが、トレンチ型のゲート構造を用いても良い。この点は、以下の各実施形態についても同様である。
【0023】
半導体素子1はまた、接合終端領域部のうちセル領域部との境界近傍の表面部でセル領域部を囲むように形成されたp型ベース層30aを備える。p型ベース層30aは、接合終端領域部に設けられたp型ドリフト層28aのうちセル領域部に最も近いp型ドリフト層28aに離散的に接続される。接合終端領域部の表面には、p型ベース層30a上の一部の領域を除いて絶縁膜46が形成され、この絶縁膜46上にフィールド電極48がセル領域を囲むように形成され、p型ベース層30aの表面にコンタクトするとともに、ソース電極38と電気的に接続される。接合終端領域の周縁には、n型ドリフト層26の表面部に高濃度のn型チャネルストッパ層42が形成され、このn型チャネルストッパ層42上に電極44が設けられる。
【0024】
図2および図3内の破線は、等電位線を表わし、これは、n型ドリフト層26とp型ドリフト層28の幅が8μm、不純物濃度が2×1015cm−3、厚さが50μmの条件を用いて計算したシミュレーション結果である。
【0025】
本実施形態の半導体素子1は、ターンオフ時において、平面視におけるドリフト層26(26a),28(28a)のストライプ長手方向(図1のB−B方向、以下、水平方向という)に直交する方向(図1のA−A方向、以下、垂直方向という)についてはn型ドリフト層26aとp型ドリフト層28aのセル領域部に近い側から素子周縁へ向けて空乏化が進み、水平方向では、ドリフト層26a,28aの素子周縁部からセル領域部にかけて、その境界面で同時に空乏化が進む。このとき、電子はn型ドリフト層26aからn型ドレイン層20を介してドレイン電極40に排出され、この一方、正孔はp型ドリフト層28aからp型ベース層30aおよびフィールド電極48を介してソース電極38に排出される。ただし、垂直方向においては、正孔はn型ドリフト層26aとp型ドリフト層28aとの接合を横切るように排出される。さらに、阻止状態(オフ時)においては、図2および図3に示すように、フィールド電極48により等電位線の間隔が均一化されるので、これにより電界が緩和される。この結果、半導体素子1について安定した高耐圧を得ることができる。
【0026】
なお、n型ドレイン層20の構造は、図1〜図3に示す形態に限られることなく、例えばエピタキシャル・ウェーハの基板やこれを所定の深さだけ熱拡散した層、または不純物を熱拡散した拡散層などを適用することができる。また、本実施形態ではn型ドレイン層20およびn型半導体層26の2層構造としたが、これらの間に濃度が連続的に変化する中間層を介装しても良い。また、本実施形態では、図2および図3に示すように単一の厚さを有する絶縁膜46上にフィールド電極48を形成したが、これに限ることなく、例えば後述する第11〜第16の実施形態におけるように、絶縁膜46の厚さを周縁部に近づくにつれて漸次増大するように設定しても良い。これらの点は、以下の第2〜第10の実施形態についても同様である。
【0027】
(2)第2の実施形態
図4は、本発明にかかる半導体素子の第2の実施の形態の概略構造を示す平面図である。図5および図6は、それぞれ図4の切断線A−A、B−Bに沿った本実施形態の半導体素子の断面図である。
【0028】
本実施形態の半導体素子2は、図1に示す半導体素子1が備えるフィールド電極48に代えて、接合終端領域部内でセル領域を囲むように配置されたp型ベース層30aに接続してさらにこれを囲むように形成されたp型リサーフ層52を備える。半導体素子2のその他の構造は、図1に示す半導体素子1と実質的に同一である。
【0029】
図2および図3の等電位線に示すように、このようなp型リサーフ層52を備えることによっても、オフ時に電界が緩和されので、安定した高耐圧を得ることができる。
【0030】
(3)第3の実施形態
図7は、本発明にかかる半導体素子の第3の実施の形態の概略構造を示す平面図である。なお、同図中の切断線A−Aに沿った断面図は、図2と実質的に同一である。
【0031】
本実施形態の半導体素子3の特徴は、上述した実施形態と異なり、p型ドリフト層54,54aが円形の平面形状を有する点にある。このような形状でp型ドリフト層を構成することにより、素子の表面に水平な面内のどの方向にも同様に空乏層を伸ばすことができる。
【0032】
なお、図7では円形パターンを有する場合について示したが、四角形や六角形等の多角形のパターンでも良い。また、n型ドリフト層26がパターンを有するように形成しても良い。また、上述した第2の実施形態と同様に、フィールド電極48に代えてリサーフ層を適用することもできる。
【0033】
(4)第4の実施形態
図8は、本発明にかかる半導体素子の第4の実施の形態の概略構造を示す平面図である。図9は、図8の切断線A−Aに沿った本実施形態の半導体素子の断面図である。
【0034】
本実施形態の半導体素子4は、上述した第1〜第3の実施形態とは異なり、接合終端領域部のn型ベース層としてセル領域部のn型ドリフト層26よりも低濃度のn型ベース層68を備える。さらに、半導体素子4は、後述するp型ドリフト層27を除き、接合終端領域部内にドリフト層を有しない。n型ベース層68の表面部には、セル領域を囲むようにp型ベース層30aおよび複数のp型ガードリング層62が選択的に形成される。p型ベース層30aの下方にはその配置に対応してp型ドリフト層27が形成され、これによりp型ベース層30aがドレイン層20を介してドレイン電極40に接続される。
【0035】
このように、本実施形態によれば、接合終端領域部内に複数のドリフト層を有しない場合であっても、セル領域部を取り囲む単一のスーパージャンクション構造と、その周辺の表面部で同様にセル領域を取り囲むように形成されたp型ガードリング層62により、安定した高耐圧を得ることができる。
【0036】
本実施形態の一変形例の断面図を図10に示す。同図に示す半導体素子4’は、セル領域部のn型ドリフト層26と同一濃度のn型ベース層22を接合終端領域部に有し、接合終端領域部にもp型ドリフト層29が設けられ、n型ベース層22の表面部に選択的に設けられたp型ガードリング層62’に接続される。さらに、接合終端領域部の周縁部には、n型ベース層22の表面に露出するようにp型ドリフト層29’が形成されている。これらの構成により、接合終端領域部に広がる等電位線がなだらかになるので、安定した高耐圧が得られる。この結果、接合終端領域部での耐圧低下が抑制される。
【0037】
(5)第5の実施形態
図11は、本発明にかかる半導体素子の第5の実施の形態の概略構造を示す平面図である。図12は、図11の切断線A−Aに沿った本実施形態の半導体素子の断面図である。なお、図11の切断線B−Bに沿った断面図は図3と同様である。
【0038】
本実施形態は、セル領域部のn型ドリフト層26内で水平方向に平行に形成された絶縁膜を有する半導体素子に好適な接合終端領域構造を提供するものである。
【0039】
図11および図12に示すように、本実施形態の半導体素子5では、n型ドリフト層26(26a)内で水平方向にトレンチ溝64が形成され、その内部に絶縁膜66が形成されている。このような絶縁膜は、例えば、低濃度のn型ベース層68により構成される基板にストライプ状のトレンチ溝64をセル領域部から接合終端領域部に延在するように形成し、このトレンチ溝64の側壁にイオン注入等の方法を用いてn型不純物とp型不純物を導入した後に熱拡散することにより製造することができる。これにより、絶縁膜66を周回するようにn型ドリフト層26(26a)とp型ドリフト層28(28a)とが形成される。従って、接合終端領域部では、水平方向で絶縁膜66と両ドリフト層26a、28aが周縁部近傍まで延在するが、垂直方向には、絶縁膜66とドリフト層は形成されない。
【0040】
この理由は、仮に垂直方向に絶縁膜66とドリフト層26a、28aを形成すると、絶縁膜66が存在するためにターンオフ時にp型ドリフト層28a内の正孔が排出されず、結果的に空乏層が伸びなくなって最外周のセルに電界が集中し素子を破壊するおそれがあるためである。
【0041】
図12に示すように、本実施形態の半導体素子5は、接合終端領域において低濃度のn型ベース層68上に絶縁膜46を介してセル領域を囲むように設けられたフィールドプレート電極48をさらに備えるので、空乏層が十分に広がり高耐圧を得ることができる。
【0042】
(6)第6の実施形態
図13は、本発明にかかる半導体素子の第6の実施の形態の概略構造を示す平面図である。図14および図15は、それぞれ図13の切断線A−A、B−Bに沿った本実施形態の半導体素子の断面図である。
【0043】
本実施形態の半導体素子6では、前述した第5の実施形態と異なり、絶縁膜66はセル領域部内でのみ形成され、接合終端領域部に延在しない。さらに、半導体素子6の接合終端領域部には、n型ドリフト層もp型ドリフト層も形成されていない。本実施形態では、接合終端領域部にn型ドリフト層26よりも低濃度のn型ベース層68が形成され、このn型ベース層68の表面部には、セル領域を囲むようにp型ベース層30aおよび複数のp型ガードリング層62が選択的に形成される。p型ベース層30aの表面にソース電極38aがコンタクトしている。また、p型ベース層30aの下方にはその配置に対応してp型ベース層27が形成され、これによりp型ベース層30aがドレイン層20を介してドレイン電極40に接続される。このような接合終端領域部の構造によっても、本実施形態の半導体素子6は、充分な高耐圧を得ることができる。
【0044】
図16は、本実施形態の一変形例を示す平面図である。本例の半導体素子6’では、絶縁膜72がセル領域部内に限り垂直方向にも形成され、これにより、絶縁膜72が網目の平面形状を有する。半導体素子6’のその他の構造は、図13に示す半導体素子6と実質的に同一である。絶縁膜72がセル領域部でこのような構造を有する場合であっても、絶縁膜72が接合終端領域部に延在することなく、かつ、接合終端領域部でp型ガードリング層62が形成されているので、半導体素子6’は充分な高耐圧を得ることができる。
【0045】
(7)第7の実施形態
図17は、本発明にかかる半導体素子の第7の実施の形態の概略構造を示す平面図である。図18は、図17の切断線A−Aに沿った本実施形態の半導体素子の断面図である。なお、図17の切断線B−Bに沿った断面図は図3と同様である。
【0046】
本実施形態の半導体素子7は、上述した第5の実施形態における半導体素子5の構成に加え、接合終端領域部内で垂直方向に形成された絶縁膜76と、接合終端領域部内でそれぞれが垂直方向に形成されて水平方向に周期的に配置されたn型ドリフト層166およびp型ドリフト層168をさらに備える。このような構造により、垂直方向でも水平方向と同様に、ターンオフ時にp型ドリフト層168内の正孔が排出されるので、空乏層が十分に広がり高耐圧を得ることができる。
【0047】
(8)第8の実施形態
図19は、本発明にかかる半導体素子の第8の実施の形態の概略構造を示す平面図である。図20および図21は、それぞれ図19の切断線A−A、B−Bに沿った本実施形態の半導体素子の断面図である。
【0048】
本実施形態では、図11に示す第5の実施形態と異なり、セル領域部から接合終端領域部に延在するように形成された絶縁膜76とドリフト層26a、28aが、垂直方向にも周期的に配置されて接合終端領域部の周縁近傍に至るまで形成される。また、接合終端領域部の表面部には、セル領域を囲むように所定幅を有するpリサーフ層52が設けられている。さらに、接合終端領域部において垂直方向に周期的に配置された各p型ドリフト層28a4〜28a7上には電位固定用の電極78が設けられ(図20参照)、これらの電極78は、相互間の間隔を維持しながらソース電極38aのコーナ部と中心を共有する円弧をなすように曲折してp型ドリフト層28a1〜28a3に直交するように延在して形成され、この延在部分でこれらp型ドリフト層28a1〜28a3に接続される(図21参照)。
【0049】
本実施形態の半導体素子8は、上述した構造により、ターンオフ時に垂直方向に周期的に設けられたp型ドリフト層3a4〜7内の正孔を電極78を介して排出するので、水平方向と垂直方向の2つの方向で空乏層が均等に伸びる。これにより、高耐圧が保持される。
【0050】
(9)第9の実施形態
図22は、本発明にかかる半導体素子の第9の実施の形態の概略構造を示す平面図である。図23は、図22の切断線A−Aに沿った本実施形態の半導体素子の断面図である。なお、図22の切断線B−Bに沿った断面図は図3と同様である。
【0051】
本実施形態の半導体素子9は、前述した第8の実施形態と異なり、接合終端領域部においてそれぞれの水平方向にストライプ状に形成され垂直方向に周期的に配置された絶縁膜84とこれを周回するように形成されたn型ドリフト層172とが水平方向でそれぞれ分割されて平面視において格子形状をなすように形成され、これにより、p型ドリフト層178の水平方向の領域が垂直方向で相互に接続されている。この垂直方向でのp型ドリフト層178の接続構造により、ターンオフ時に正孔が排出される。また、本実施形態の半導体素子9は、上述した第1の実施の形態と同様に、セル領域を囲むように形成されたp型ベース層30aに接続され、接合終端領域上に形成された絶縁膜46上に延在して形成されたフィールド電極48を備えるので、これにより接合終端領域部における電界が緩和される。この結果、充分な高耐圧が得られる。
【0052】
(10)第10の実施形態
図24は、本発明にかかる半導体素子の第10の実施の形態の概略構造を示す平面図である。図25および図26は、それぞれ図24の切断線A−A、B−Bに沿った本実施形態の半導体素子の断面図である。
【0053】
本実施形態の半導体素子10は、図19に示す半導体素子8のpリサーフ層52と電極78に代えて、セル領域を囲むように接合終端領域上に半絶縁性ポリシリコン等により形成された抵抗性フィールドプレート(Resistive Field Plate:RFP)50を備える。RFP50は、セル領域との境界近傍におけるp型ベース層30aを介して、または直接にソース電極38aに接続されるとともに、p型ドリフト層28aに接続される。特に、セル領域部のp型ドリフト層28を水平方向に延在した部分に該当するp型ドリフト層28a1および28a2については、それらのほぼ全長においてRFP50にコンタクトしている(図26参照)。また、接合終端領域部で垂直方向に周期的に形成されたp型ドリフト層28a4〜28a7は、水平方向におけるセル領域部の幅に対応する幅において離散的にRFP50にコンタクトしている(図25参照)。
【0054】
このような構造により、ターンオフ時に正孔がp型ドリフト層28aからRFP50を介してソース電極38aに排出されるので、半導体素子10は充分な高耐圧を実現することができる。
【0055】
(11)第11の実施形態
図27は、本発明にかかる半導体素子の第11の実施の形態の概略構成を模式的に示す断面図である。
【0056】
図27に示す縦型パワーMOSFET11は、n型ベース層をなす半導体層102と、nドレイン層100と、ドレイン電極40と、スーパージャンクション構造をなす複数のp型リサーフ層106,130と、p型ベース層108と、n型ソース層110と、ゲート電極114およびソース電極116とを備える。
【0057】
ドレイン層100は、n型ベース層102の一方の表面、図27においては下面に形成され、ドレイン電極40は、nドレイン層100上に形成される。
【0058】
p型リサーフ層106,130は、n型ベース層102の他方の表面部、図27においては上面部に、セル領域部だけでなく接合終端領域部にも所定方向に周期的に配置され、これによりスーパージャンクション構造が形成され、p型リサーフ層106はp型ドリフト層106として機能し、また、n型ベース層102のうち、これらp型ドリフト層106に挟まれた領域部分はn型ドリフト層102として機能する。
【0059】
p型ベース層108は、セル領域部におけるn型ベース層102の表面部でp型ドリフト層106に接続されるように選択的に形成される。n型ソース層110は、p型ベース層108の表面部でストライプの平面形状を有するように選択的に拡散形成される。p型ベース層108は、例えば、約3×1017cm−3の不純物濃度で約2.0μmの深さに形成され、また、n型ソース層110は、例えば、約1×1020cm−3の不純物濃度で約0.2μmの深さに形成される。
【0060】
ゲート電極114は、n型ソース層110およびp型ベース層108の表面からn型ドリフト層102の表面を介して隣り合うp型ベース層108およびn型ソース層110の表面に至る領域上に、膜厚約0.1μmのゲート絶縁膜、例えばSi酸化膜112を介してストライプの平面形状をなすように形成される。ソース電極116は、p型ベース層108の表面部における一方のn型ソース層110の表面領域、p型ベース層108の表面領域および隣り合うn型ソース層110の表面領域でストライプの平面形状をなすように形成され、ゲート電極114を挟むように配置される。
【0061】
縦型パワーMOSFET11の接合終端領域部におけるスーパージャンクション構造の上には、金属またはポリシリコンなどの導電性膜128が絶縁膜126を介して形成され、これにより、接合終端領域におけるフィールドプレート構造を構成する。なお、素子の周縁の表面部には、n層で形成され空乏化を止めるフィールドストッパ42が設けられている。
【0062】
このような構造により、高電圧印加時にフィールドプレート128により接合終端領域部のスーパージャンクション構造部が速やかに空乏化して、接合終端領域部が等価的に低不純物濃度層となるので、接合終端領域部での電界集中が抑制され、高耐圧が保持される。なお、接合終端領域部の表面部にリサーフ層を形成しても、フィールドプレートと同様にスーパージャンクション構造部が速やかに空乏化するので、同様な効果を得ることができる。図27において、フィールドプレート128はソース電極116と同じ電位となるような構造を有するが、これに限ることなく、ゲート電極114と同じ電位となるように製造しても良い。
【0063】
接合終端領域部のp型ドリフト層130の不純物量をセル領域部のp型ドリフト層106の不純物量よりも多くすることにより、接合終端領域部での耐圧低下を抑制することができる。p型ドリフト層106,130の不純物量は、幅と不純物密度との積とする。
【0064】
図27では、接合終端領域部のp型ドリフト層130は、セル領域部のp型ドリフト層106よりも広い幅で形成されるが、p型ドリフト層106と同じ不純物密度を有するように形成される。これにより、接合終端領域部でのp型ドーパントの不純物量が多くなり、この結果、接合終端領域部での耐圧低下を抑制することができる。
【0065】
なお、この構造に限ることなく、例えば、セル領域部のp型ドリフト層106の幅と接合終端領域部のp型ドリフト層130の幅を同じにし、不純物密度を接合終端領域部だけ高くしても同様の効果が得られる。
【0066】
図28は、p型不純物量を変化させた時の耐圧の変化をセル領域部と接合終端領域部のそれぞれについて示すグラフである。同図の横軸は、n型ドリフト層の不純物量Nnに対するp型ドリフト層の不純物量Npの比とした。同図に示すように、セル領域部ではn型ドリフト層不純物量とp型ドリフト層不純物量とが等しい(アンバランスが0%)場合に最も高い耐圧が得られ、p型ドリフト層の不純物量が相対的に高くなっても低くなってもその比率に応じて0%の点を中心に対称的に耐圧が低下することがわかる。この一方、接合終端領域部では、p型ドリフト層不純物量を相対的に10%高くした場合が最も高い耐圧が得られることがわかる。このように、セル領域部と接合終端領域部では、最適のp型ドリフト層の不純物量が異なり、セル領域部で最適のp型ドリフト層濃度と同一の濃度で接合終端領域部にもp型ドリフト層を形成すると、接合終端領域部で耐圧が低下してしまう。図28からも明らかなように、接合終端領域部で最適の不純物量は、セル領域部より高くなっている。
【0067】
セル領域部おけるp型ドリフト層不純物量は、プロセスマージンも含めると、n型ドリフト層の80〜120%とすることが最適であり、接合終端領域部におけるp型ドリフト層不純物量は、プロセスマージンも含めると、n型ドリフト層の90〜130%とすることが最適であるから、終端部のp型ドリフト層不純物量は、セル領域部のp型ドリフト層不純物量の75〜163%とすることが望ましい。最も高い耐圧が得られるp型ドリフト層不純物量は終端部の方が高いので、終端部のp型ドリフト層不純物量は、セル領域部の不純物量に対して、100〜163%とすることがより望ましい。
【0068】
スーパージャンクション構造の形成方法は、例えば、イオン注入と埋め込み結晶成長を繰り返す方法でも、トレンチ溝を形成して埋め込みエピを行う方法でも、トレンチ溝を形成した後に斜め方向からイオン注入を行う方法のいずれでもよい。
【0069】
接合終端領域部のp型ドリフト層濃度を上げることは、スーパージャンクション構造の各形成方法に応じて可能である。
【0070】
イオン注入と埋め込み結晶成長を繰り返してスーパージャンクション構造を形成する方法では、セル領域部と接合終端領域部で別々にイオン注入を行っても、セル領域部と接合終端領域部でイオン注入のマスク開口幅を変えて同時にイオン注入を行ってもよい。
【0071】
トレンチ溝を形成した後にトレンチ溝内を結晶成長により埋め込む方法、または、斜め方向からイオン注入や気相拡散を行ってスーパージャンクション構造を形成する方法では、セル領域部と接合終端領域部とでトレンチ溝幅やメサ幅を変えてもよい。
【0072】
また、p型ドリフト層不純物量をセル領域部と終端部で同じにし、接合終端領域部のn型ドリフト層不純物量をセル領域部よりも下げても同様な効果が得られる。
【0073】
(12)第12の実施形態
図29は、本発明にかかる半導体素子の第12の実施の形態の概略構成を模式的に示す断面図である。
【0074】
本実施形態の半導体素子12の特徴は、セル領域部と接合終端領域部とでセルピッチが異なるp型ドリフト層でスーパージャンクション構造を構成する点にある。即ち、接合終端領域部のp型ドリフト層132のセルピッチをセル領域部のp型ドリフト層106よりも狭くしている。このように、接合終端領域部でのセル幅を狭くすることにより、ターンオフ時に接合終端領域部での空乏化が速やかに進む。この結果、接合終端領域部での耐圧低下が抑制される。
【0075】
図30は、p型ドリフト層とn型ドリフト層の不純物量バランスに対する耐圧の変化を示すグラフである。n型ドリフト層の不純物濃度は、2.5×1015cm−3とした。セルピッチを16μmとした場合と8μmとした場合とを比較すると、セルピッチを8μmと狭くした方が、不純物のバランスに対して耐圧低下が小さくなっている。これより、セルピッチを狭くすることにより、不純物濃度バランスに対するマージンを大きくすることができることが分かる。
【0076】
さらに、n型ドリフト層とp型ドリフト層との不純物量バランスに注目すると、セル幅を変化させても、耐圧が最も高くなる最適のp型ドリフト層不純物量は、n型ドリフト層よりも高い不純物量となっている。このことから、接合終端領域部のセル幅を狭くした場合でも、接合終端領域部のp型ドリフト層不純物量をセル領域部よりも高くすることが望ましいことが分かる。
【0077】
(13)第13の実施形態
図31は、本発明にかかる半導体素子の第13の実施の形態の概略構成を模式的に示す断面図である。
【0078】
本実施形態の半導体素子13の特徴は、接合終端領域部でのp型ドリフト層134の形状にあり、上述した各実施形態における柱状の断面形状ではなく水玉状の断面形状を有するように埋め込まれている点にある。仮に、スーパージャンクション構造を構成するp型ドリフト層134がセル領域部でこのような水玉の断面形状を有する場合は、ターンオフで一旦空乏化した後、p型ドリフト層の空乏化が保持されてしまうが、本実施形態では、水玉状の断面形状のp型ドリフト層134が接合終端領域部にのみ形成されているので、半導体素子13のオン動作に影響を及ぼすことはない。
【0079】
スーパージャンクション構造の形成にあたり、イオン注入と埋め込み結晶成長を繰り返す方法を採用する場合、接合終端領域部でスーパージャンクション構造のセルピッチを狭くすると、イオン注入するドーパントの量が終端領域で減ってしまう。本実施形態のp型ドリフト層134は、このような問題を解消するために埋め込み成長後の拡散を採用した場合に得られる構造である。即ち、埋め込み成長後の拡散によれば、埋め込まれたp層の濃度は、セル領域部では高く、接合終端領域部では低くなる。この結果、セル領域部では上下のp層が接続して柱状の断面形状をなすようにp型ドリフト層が形成されるが、接合終端領域部では各埋め込み層が接続されることなく水玉状の断面形状を有することになる。ただし、接合終端領域部でセルピッチを狭くしすぎると、隣り合うp型ドリフト層同士が接続されてしまうので、接合終端領域部のセルピッチとしては、セル領域部のセルピッチの半分以上に設定することが望ましい。
【0080】
(14)第14の実施形態
図32は、本発明にかかる半導体素子の第14の実施の形態の概略構成を模式的に示す断面図である。本実施形態の半導体素子14は、接合終端領域部でのスーパージャンクション構造のセル幅がセル領域部におけるセル幅よりも狭くなるように形成され、かつ、接合終端領域部内でp型ドリフト層136のメサ幅が相対的に広くなるように形成される。これにより、接合終端領域部のp型ドリフト層136の不純物濃度をセル領域部よりも高くすることができる。このような構造により、本実施形態の半導体素子14は、接合終端領域部での耐圧低下が抑制される。
【0081】
(15)第15の実施形態
図33は、本発明にかかる半導体素子の第15の実施の形態の概略構成を模式的に示す断面図である。図27に示す半導体素子11との対比において明らかなように、本実施形態の半導体素子15の特徴は、スーパージャンクション構造とnドレイン層100との間に設けられたn型ドリフト層142をさらに備え、このn型ドリフト層142とスーパージャンクション構造とでn型ドリフト層を構成する点にある。n型ドリフト層142は、スーパージャンクション構造におけるn型ドリフト層102よりも低い不純物濃度を有するように形成される。このようなn型ドリフト層142を有する場合であっても、上部のスーパージャンクション構造の空乏化により耐圧が決定されるため、上述したスーパージャンクション構造の半導体素子1〜10と同様の接合終端領域構造を設計できる。本実施形態の半導体素子15では、図27に示す第11の実施形態と同様に、接合終端領域部におけるp型ドリフト層130の幅をセル領域部のp型ドリフト層106よりも広くすることにより、接合終端領域部でのスーパージャンクション構造のp型不純物量をセル領域部よりも多くしている。これにより、接合終端領域部での耐圧低下を抑制することが可能になる。
【0082】
(16)第16の実施形態
図34は、本発明にかかる半導体素子の第16の実施の形態の概略構成を模式的に示す断面図である。前述した第15の実施形態と同様に、図34に示す半導体素子16では、n型ドリフト層142とスーパージャンクション構造とでn型ドリフト層を構成している。n型ドリフト層142は、スーパージャンクション構造におけるn型ドリフト層102よりも低い不純物濃度を有する。本実施形態では、接合終端領域部構造として接合終端領域部のスーパージャンクション構造のセルピッチをセル領域部のセルピッチよりも狭くすることにより、p型ドリフト層132とn型ドリフト層102との濃度バランスに対するマージンを広くすることができる。さらに、接合終端領域部でのp型ドリフト層132の不純物量をセル領域部よりも多くすれば、接合終端領域部での耐圧低下をさらに抑制できる。
【0083】
(B)半導体素子の製造方法の実施形態
図35は、本発明にかかる半導体素子の製造方法の実施の一形態を示す略示断面図である。本実施形態は、上述した本発明の半導体素子の各実施形態におけるスーパージャンクション構造を少ない結晶成長回数で形成する方法を提供する。
【0084】
イオン注入と埋め込み結晶成長を繰り返す従来のプロセスでは、拡散によりp型リサーフ層(p型ドリフト層)を形成するので、1回の結晶成長膜厚を厚くすることができず、このため5〜7回にわたってイオン注入および埋め込み結晶成長を繰り返す必要があった。また、従来の他のプロセスとしては、トレンチ溝を形成した後にトレンチ溝内を結晶成長により埋め込む方法があり、この場合は埋め込み成長回数を1回にすることが可能である。しかしながら、スーパージャンクション構造で期待されるトレンチ溝のアスペクト比は5以上と高いので、このような埋め込み結晶成長は困難であった。
【0085】
本実施形態の製造方法の特徴は、図35(a)〜(f)に示すように、アスペクト比の低いトレンチ埋め込み結晶成長を複数回繰り返す点にある。即ち、まずn型半導体層151内に、最終的に要求されるアスペクト比の半分でトレンチ溝154を形成し(図35(a))、このトレンチ溝154を埋め込むように、p型半導体層156をエピタキシャル成長させる(同図(b))。次に、n型半導体層151の表面が露出するまでp型半導体層156を後退させ、トレンチ溝に埋め込まれた半導体層158を得る(同図(c))。その後、n型半導体層151およびp型半導体層158を覆うようにn型半導体層をさらにエピタキシャル成長させ、p型半導体層158の膜厚と同一の膜厚を有するn型半導体層160を形成する(同図(d))。続いて、トレンチ溝154と合致するトレンチ溝162をn型半導体層160内に形成する(同図(e))。さらに、n型半導体層153およびp型半導体層158を覆うようにn型半導体層164をエピタキシャル成長させる(同図(f))。このように、本実施形態の半導体素子製造方法によれば、比較的容易に埋め込み成長を行うので、イオン注入と埋め込み結晶成長を繰り返す従来のプロセスよりも少ない結晶成長回数でスーパージャンクション構造を形成することができる。
【0086】
なお、本実施形態では2回のトレンチ埋め込み結晶成長でスーパージャンクション構造を形成したが、これに限ることなく、例えば一回あたりのアスペクト比を求められるアスペクト比の1/3以下に設定してトレンチ埋め込み結晶成長を3回以上繰り返すこととしても良い。また、1回目と2回目のスーパージャンクション構造をそれぞれストライプ状に形成し、相互に直交するように形成すると、位置合わせを確実に行うことができる。
【0087】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変更して実施することができる。例えば、上述した各実施形態においては、スーパージャンクション構造、p型ベース層、nソース層およびゲート電極をストライプ状に形成したが、格子状や千鳥状をなすように配置してもよい。また、半導体材料としてシリコン(Si)を用いた縦型パワーMOSFETについて説明したが、他の材料としては、例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)、窒化アルミニウム(AlN)等の化合物半導体の他、ダイアモンドを用いることもできる。
【図面の簡単な説明】
【0088】
【図1】本発明にかかる半導体素子の第1の実施の形態の概略構造を示す平面図である。
【図2】図1に示す半導体素子の切断線A−Aに沿った断面図である。
【図3】図1に示す半導体素子の切断線B−Bに沿った断面図である。
【図4】本発明にかかる半導体素子の第2の実施の形態の概略構造を示す平面図である。
【図5】図4に示す半導体素子の切断線A−Aに沿った断面図である。
【図6】図4に示す半導体素子の切断線B−Bに沿った断面図である。
【図7】本発明にかかる半導体素子の第3の実施の形態の概略構造を示す平面図である。
【図8】本発明にかかる半導体素子の第4の実施の形態の概略構造を示す平面図である。
【図9】図8に示す半導体素子の切断線A−Aに沿った断面図である。
【図10】図8に示す半導体素子の一変形例を示す断面図である。
【図11】本発明にかかる半導体素子の第5の実施の形態の概略構造を示す平面図である。
【図12】図11に示す半導体素子の切断線A−Aに沿った断面図である。
【図13】本発明にかかる半導体素子の第6の実施の形態の概略構造を示す平面図である。
【図14】図13に示す半導体素子の切断線A−Aに沿った断面図である。
【図15】図13に示す半導体素子の切断線B−Bに沿った断面図である。
【図16】図13に示す半導体素子の一変形例を示す平面図である。
【図17】本発明にかかる半導体素子の第7の実施の形態の概略構造を示す平面図である。
【図18】図17に示す半導体素子の切断線A−Aに沿った断面図である。
【図19】本発明にかかる半導体素子の第8の実施の形態の概略構造を示す平面図である。
【図20】図19に示す半導体素子の切断線A−Aに沿った断面図である。
【図21】図19に示す半導体素子の切断線B−Bに沿った断面図である。
【図22】本発明にかかる半導体素子の第9の実施の形態の概略構造を示す平面図である。
【図23】図22に示す半導体素子の切断線A−Aに沿った断面図である。
【図24】本発明にかかる半導体素子の第10の実施の形態の概略構造を示す平面図である。
【図25】図24に示す半導体素子の切断線A−Aに沿った断面図である。
【図26】図24に示す半導体素子の切断線B−Bに沿った断面図である。
【図27】本発明にかかる半導体素子の第11の実施の形態の概略構成を模式的に示す断面図である。
【図28】p型ドーパントと耐圧との関係をセル領域部と接合終端領域部のそれぞれについて示すグラフである。
【図29】本発明にかかる半導体素子の第12の実施の形態の概略構成を模式的に示す断面図である。
【図30】p型リサーフ層とn型ドリフト層の不純物量バランスに対する耐圧の変化を示すグラフである。
【図31】本発明にかかる半導体素子の第13の実施の形態の概略構成を模式的に示す断面図である。
【図32】本発明にかかる半導体素子の第14の実施の形態の概略構成を模式的に示す断面図である。
【図33】本発明にかかる半導体素子の第15の実施の形態の概略構成を模式的に示す断面図である。
【図34】本発明にかかる半導体素子の第16の実施の形態の概略構成を模式的に示す断面図である。
【図35】本発明にかかる半導体素子の製造方法の実施の一形態を示す略示断面図である。
【図36】従来の技術によるスーパージャンクション構造を有するパワーMOSFETの概略構成を模式的に示す断面図である。
【符号の説明】
【0089】
1〜16 半導体素子
20,100 n型ドレイン層
26 n型ドリフト層(セル領域部)
26a,136,166 n型ドリフト層(接合終端領域部)
28,54,106 p型ドリフト層(セル領域部)
28a,29,29’,54a,130,132,134,136,168 p型ドリフト層(接合終端領域部)
30,108 p型ベース層(セル領域部)
30a p型ベース層(接合終端領域部)
32,110 n型ソース層
34,112 ゲート絶縁膜
36,114 絶縁ゲート電極
38 ソース電極(セル領域)
38a ソース電極(接合終端領域部)
40 ドレイン電極
42 n型チャネルストッパ層
44 電極
48,128 フィールド電極
52 p型リサーフ層
62,62’ p型ガードリング層
66,72,76 絶縁膜
68 n型ベース層
102,142 n型ドリフト層
151,153,160 n型半導体層
156,158,164 p型半導体層




 

 


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