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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−103842(P2007−103842A)
公開日 平成19年4月19日(2007.4.19)
出願番号 特願2005−294742(P2005−294742)
出願日 平成17年10月7日(2005.10.7)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 松尾 浩司 / 水島 一郎 / 飯沼 俊彦
要約 課題
チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供する。

解決手段
空洞102を有し、空洞の上方にソース領域108、ドレイン領域108及びチャネル領域を有する半導体基板100と、チャネル領域上にゲート絶縁膜105を介して形成されたゲート電極106と、空洞の上面に形成された第1の部分を有し、チャネル領域に歪みを与える応力発生膜112とを備える。
特許請求の範囲
【請求項1】
空洞を有し、前記空洞の上方にソース領域、ドレイン領域及びチャネル領域を有する半導体基板と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記空洞の上面に形成された第1の部分を有し、前記チャネル領域に歪みを与える応力発生膜と、
を備えたことを特徴とする半導体装置。
【請求項2】
前記応力発生膜は、前記ソース領域及びドレイン領域を覆う第2の部分をさらに有する
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体基板は、前記空洞に達する穴をさらに有し、
前記応力発生膜は、前記穴内に形成された第3の部分をさらに有する
ことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記半導体基板は、前記空洞に達する穴をさらに有し、
前記応力発生膜は、前記ソース領域及びドレイン領域を覆う第2の部分と、前記穴内に形成され且つ前記第1の部分と第2の部分とに繋がった第3の部分をさらに有する
ことを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記応力発生膜は、前記チャネル領域の導電型に応じて、前記チャネル領域に圧縮歪み又は引っ張り歪みを与える
ことを特徴とする請求項1に記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
近年、MISFETのチャネル領域に歪みを与えて、MISFETのチャネル移動度を増加させる技術が注目されている。そのような技術の1つとして、MISFETをシリコン窒化膜で覆い、シリコン窒化膜の応力によってシリコン基板に歪みを与える方法が知られている(非特許文献1参照)。
【0003】
応力を高めるためには、シリコン窒化膜等の応力発生膜を厚くする必要がある。しかしながら、応力発生膜を厚くすると、コンタクトホールを確実に形成することが困難になる等、半導体装置の微細化に悪影響を与えることとなる。応力発生膜を薄くすると、シリコン基板に十分な歪みを与えることができない。
【0004】
また、シリコン窒化膜等の応力発生膜上には通常、層間絶縁膜等の上層膜が形成されるため、応力発生膜と上層膜との間にも応力が働く。そのため、応力発生膜とシリコン基板との間に働く応力が上層膜によって制限されてしまい、シリコン基板に十分な歪みを与えることができない。
【0005】
このように、従来は、応力発生膜によってチャネル領域に十分な歪みを与えることができず、性能に優れた半導体装置を得ることが困難であった。
【非特許文献1】F.Ootsuka, etc., IEDM Tech. Digest, P.575, 2000
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0007】
本発明に係る半導体装置は、空洞を有し、前記空洞の上方にソース領域、ドレイン領域及びチャネル領域を有する半導体基板と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記空洞の上面に形成された第1の部分を有し、前記チャネル領域に歪みを与える応力発生膜と、を備える。
【発明の効果】
【0008】
本発明によれば、チャネル領域に十分な歪みを与えることができ、チャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施形態を図面を参照して説明する。
【0010】
(実施形態1)
図1〜図9は、本発明の第1の実施形態に係る半導体装置の製造方法を模式的に示した図である。なお、図1(a)〜図9(a)は平面図、図1(b)〜図9(b)はそれぞれ図1(a)〜図9(a)のB−B’線に沿った断面図、図4(c)〜図9(c)はそれぞれ図4(a)〜図9(a)のC−C’線に沿った断面図である。
【0011】
まず、図1(a)及び図1(b)に示すように、シリコン基板(半導体基板)100に複数の溝101を形成する。
【0012】
次に、図2(a)及び図2(b)に示すように、減圧下の非酸化性雰囲気(10torr、1000℃、100%水素雰囲気)でアニール処理を行う。これにより、複数の溝101が変形して空洞102が形成され、空洞102上にいわゆるSON(Silicon On Nothing)領域103が形成される。さらに、シリコン基板100の表面を、CMP等によって平坦化する。なお、SON領域103の形成技術については特願平10−115310に記載されており、本実施形態でも特願平10−115310に記載された方法を適用可能である。
【0013】
次に、図3(a)及び図3(b)に示すように、SON領域103を囲む素子分離領域104を形成する。素子分離領域104には、例えばシリコン酸化膜(SiO2膜)を用いることできる。
【0014】
次に、図4(a)、図4(b)及び図4(c)に示すように、シリコン基板100上に、ゲート絶縁膜105を介してゲート電極106を形成する。ゲート絶縁膜105には例えばシリコン酸化膜を、ゲート電極106には例えばポリシリコン膜を用いることができる。
【0015】
次に、図5(a)、図5(b)及び図5(c)に示すように、ゲート電極106をマスクとして用いた不純物イオン注入により、エクステンション拡散領域を形成する。続いて、シリコン窒化膜(Si34膜)からなるゲート側壁部107を形成する。さらに、ゲート側壁部107をマスクとして用いた不純物イオン注入により、ディープ拡散領域を形成する。これにより、エクステンション拡散領域及びディープ拡散領域で形成されたソース及びドレイン領域108が得られる。このようにして、ゲート絶縁膜105、ゲート電極106、ソース及びドレイン領域108を有するMISトランジスタが形成される。
【0016】
次に、図6(a)、図6(b)及び図6(c)に示すように、シリコン基板100のSON領域103に、空洞102に達する穴109を形成する。なお、図では、2つの穴109を形成しているが、穴の数は1個でもよいし、3個以上でもよい。
【0017】
次に、図7(a)、図7(b)及び図7(c)に示すように、厚さ10nm程度のニッケル(Ni)膜等の金属膜110を、スパッタリングによって全面に形成する。このとき穴109の下方にも金属膜110が形成される。なお、穴109の側面に金属膜110が形成されないようにするため、ロングスロースパッタのように異方性の高いスパッタリングによって金属膜110を形成することが望ましい。
【0018】
次に、図8(a)、図8(b)及び図8(c)に示すように、200〜500℃程度の温度で熱処理を行う。これにより、ニッケル膜110とシリコンとが反応して、Niシリサイド膜(金属シリサイド膜)111が形成される。さらに、硫酸と過酸化水素水との混合液を用いてウェットエッチングを行うことで、未反応のニッケル膜110を除去する。これにより、ゲート電極106上及びソース及びドレイン領域108上にNiシリサイド膜が形成された、いわゆるサリサイド(salicide)構造が得られる。なお、本工程において、穴109の下方にもNiシリサイド膜111が形成される。
【0019】
次に、図9(a)、図9(b)及び図9(c)に示すように、シリコン基板100の表面に歪みを与えるための応力発生膜112として、シリコン窒化膜を減圧CVDによって形成する。これにより、MISトランジスタが形成された基板の表面を覆うように、シリコン窒化膜112が形成される。また、シリコン基板100には空洞102に達する穴109が形成されているため、シリコン窒化膜112の原料ガスは穴109を通して空洞102内にも供給される。その結果、シリコン窒化膜112は、空洞102の内面全体にも形成され、さらに穴109の側面にも形成される。
【0020】
以上のようにして、図9(a)、図9(b)及び図9(c)に示すような半導体装置が形成される。すなわち、空洞102の上方にソース及びドレイン領域108とチャネル領域が形成され、チャネル領域上にゲート絶縁膜105を介してゲート電極106が形成されたMISトランジスタが得られる。
【0021】
以後の工程については特に図示しないが、層間絶縁膜の形成工程や、ソース領域及びドレイン領域にそれぞれ接続されるコンタクトの形成工程等が行われ、最終的な構造が得られる。
【0022】
以上のように、本実施形態では、シリコン基板100の内部に予め空洞102を形成しておき、空洞102に達する穴109を形成した後に、CVD等の気相成長法によって応力発生膜(シリコン窒化膜)112を形成する。その結果、応力発生膜112を空洞102の内面全体に形成することができる。そのため、本実施形態では、応力発生膜112は、ソース及びドレイン領域108を覆う部分(第2の部分)を有する他、SON領域103の底面に形成された部分(空洞102の上面に形成された部分(第1の部分))も有している。したがって、チャネル領域に対して上下2方向から応力を加えることができるため、応力発生膜112を厚くしなくても、チャネル領域に十分な歪みを与えることが可能である。
【0023】
また、応力発生膜112の第1の部分(空洞102の上面に形成された部分)の下には空洞102が形成されているため、第1の部分の下面には外部から直接的に応力は加わらない。すなわち、第1の部分は、基本的にはシリコン基板100と接しているだけであるため、応力発生膜112とシリコン基板100との間に働く応力が、他の外力によって制限されるといった問題を防止することができる。したがって、このような観点からも、チャネル領域に十分な歪みを与えることが可能である。
【0024】
したがって、本実施形態によれば、チャネル領域に十分な歪みを与えることができ、MISトランジスタのチャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【0025】
なお、上述した実施形態では、応力発生膜112の穴109内に形成された部分(1の部分と第2の部分とに繋がった第3の部分)は穴109を埋めていないが、第3の部分によって穴109を埋めるようにしてもよい。
【0026】
また、上述した実施形態では、応力発生膜112が発生する応力が圧縮応力か引っ張り応力かについて特に述べていない。すなわち、応力発生膜112によってチャネル領域に圧縮歪みを与えるか引っ張り歪みを与えるについて特に述べていないが、チャネル領域に圧縮歪みを与えるか引っ張り歪みを与えるかは、チャネル領域の導電型に応じて決められる。例えば、チャネル領域の導電型がN型である場合(すなわち、N型MISトランジスタである場合)にはチャネル領域に引っ張り歪みを与え、チャネル領域の導電型がP型である場合(すなわち、P型MISトランジスタである場合)にはチャネル領域に圧縮歪みを与えるように、応力発生膜112を形成する。応力発生膜112がシリコン窒化膜である場合には、シリコン窒化膜の成膜条件を変えてシリコン窒化膜の組成比(Si/N組成比)を変えることにより、チャネル領域に対して圧縮歪み又は引っ張り歪みを与えることが可能である。
【0027】
(実施形態2)
図10〜図14は、本発明の第2の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。本実施形態は、同一基板上にN型MISトランジスタ及びP型MISトランジスタの両方を形成するものである。図10(a)〜図14(a)はN型MISトランジスタ領域を、図10(b)〜図14(b)はP型MISトランジスタ領域を示している。なお、基本的な構造や製造方法は、第1の実施形態と類似しているため、第1の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【0028】
まず、第1の実施形態の図1〜図5の工程と同様の工程により、N型MISトランジスタ領域及びP型MISトランジスタ領域にそれぞれ、N型MISトランジスタ及びP型MISトランジスタを形成する。ただし、第1の実施形態では、図5の工程の後に図6の工程で穴109を形成したが、本実施形態では図5の工程の後に穴109を形成せずに、第1の実施形態の図7及び図8の工程と同様の工程を行う。その結果、図10(a)及び図10(b)に示すような構造が得られる。すなわち、ゲート電極106上及びソース及びドレイン領域108上にNiシリサイド膜111が形成された、いわゆるサリサイド(salicide)構造が形成される。ただし、本実施形態では、後の工程でゲート側壁部107がエッチングされないようにするため、ゲート側壁部107にはシリコン窒化膜ではなくシリコン酸化膜を用いる。
【0029】
次に、図11(a)及び図11(b)に示すように、N型MISトランジスタ領域にのみ穴109を形成し、さらに引っ張り応力を発生する応力発生膜201として、シリコン窒化膜を減圧CVDによって形成する。これにより、第1の実施形態と同様、N型MISトランジスタ領域では、シリコン窒化膜201が空洞102の内面全体に形成される。続いて、エッチングストッパー膜202として、シリコン酸化膜を形成する。なお、図に示した例では、応力発生膜201及びエッチングストッパー膜202によって穴109が塞がれているが、穴109が塞がらないようにしてもよい。
【0030】
次に、図12(a)及び図12(b)に示すように、リソグラフィ技術及びドライエッチング技術を用いて、P型MISトランジスタ領域のエッチングストッパー膜202を除去する。続いて、P型MISトランジスタ領域の応力発生膜201をホットリン酸などを用いて除去する。ドライエッチングによって応力発生膜201を除去するようにしてもよい。
【0031】
次に、図13(a)及び図13(b)に示すように、P型MISトランジスタ領域にのみ穴109を形成し、さらに圧縮応力を発生する応力発生膜203として、シリコン窒化膜を減圧CVDによって形成する。これにより、第1の実施形態と同様、P型MISトランジスタ領域では、シリコン窒化膜203が空洞102の内面全体に形成される。
【0032】
次に、図14(a)及び図14(b)に示すように、リソグラフィ技術及びドライエッチング技術を用いて、N型MISトランジスタ領域の応力発生膜203を除去する。このようにして、N型MISトランジスタ領域では引っ張り応力を発生する応力発生膜201が形成された構造が得られ、P型MISトランジスタ領域では圧縮応力を発生する応力発生膜203が形成された構造が得られる。
【0033】
以後の工程については特に図示しないが、層間絶縁膜の形成工程や、ソース領域及びドレイン領域にそれぞれ接続されるコンタクトの形成工程等が行われ、最終的な構造が得られる。
【0034】
以上のように、本実施形態においても、第1の実施形態と同様に、N型MISトランジスタ領域では応力発生膜201を有する構造が、P型MISトランジスタ領域では応力発生膜203を有する構造が得られる。したがって、第1の実施形態と同様に、チャネル領域に十分な歪みを与えることができ、MISトランジスタのチャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【0035】
また、本実施形態では、N型MISトランジスタ領域では引っ張り応力を有する応力発生膜201が形成された構造が、P型MISトランジスタ領域では圧縮応力を有する応力発生膜203が形成された構造が得られる。したがって、MISトランジスタの導電型に応じた適切な歪みをチャネル領域に与えることができ、このような観点からも性能に優れた半導体装置を得ることが可能となる。
【0036】
(実施形態3)
図15〜図19は、本発明の第3の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。第1の実施形態では、MISトランジスタを形成した後に空洞102に達する穴109及び応力発生膜112を形成するようにしたが、本実施形態では、MISトランジスタを形成する前に穴及び応力発生膜を形成するようにしている。図15(a)〜図19(a)は平面図、図15(b)〜図19(b)はそれぞれ図15(a)〜図19(a)のB−B’線に沿った断面図、図16(c)〜図19(c)はそれぞれ図16(a)〜図19(a)のC−C’線に沿った断面図である。なお、基本的な構造や製造方法は、第1の実施形態と類似しているため、第1の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
【0037】
まず、図15(a)及び図15(b)に示すように、第1の実施形態の図1〜図3の工程と同様の工程により、シリコン基板100に、空洞102、SON領域103及び素子分離領域104を形成する。続いて、熱酸化により、シリコン基板100の表面に、シリコン酸化膜からなる保護絶縁膜301を形成する。
【0038】
次に、図16(a)、図16(b)及び図16(c)に示すように、シリコン基板100のSON領域103に、空洞102に達する穴109を形成する。なお、図では、2つの穴109を形成しているが、穴の数は1個でもよいし、3個以上でもよい。
【0039】
次に、図17(a)、図17(b)及び図17(c)に示すように、応力発生膜302として、シリコン窒化膜を減圧CVDによって形成する。シリコン窒化膜302は、シリコン基板100の表面上、及び空洞102の内面全体に形成される。また、シリコン窒化膜302は、穴109全体を埋めるように形成される。すでに説明したように、N型MISトランジスタ領域に対しては引っ張り応力を有する応力発生膜302を形成し、P型MISトランジスタ領域に対しては圧縮応力を有する応力発生膜302を形成する。
【0040】
次に、図18(a)、図18(b)及び図18(c)に示すように、シリコン基板100の表面上に形成された応力発生膜302及び保護絶縁膜301を、ウェットエッチング等によって除去する。その結果、空洞102内及び穴109内に応力発生膜302が残った状態となる。
【0041】
次に、図19(a)、図19(b)及び図19(c)に示すように、第1の実施形態の図4、図5、図7及び図8と同様の工程を行い、ゲート絶縁膜105、ゲート電極106、ゲート側壁部107、ソース及びドレイン領域108及びNiシリサイド膜111を形成する。これにより、MISトランジスタが形成される。なお、MISトランジスタを形成した後、MISトランジスタが形成された基板の表面を覆うように、さらに応力発生膜(シリコン窒化膜)を形成してもよい。
【0042】
以後の工程については特に図示しないが、層間絶縁膜の形成工程や、ソース領域及びドレイン領域にそれぞれ接続されるコンタクトの形成工程等が行われ、最終的な構造が得られる。
【0043】
以上のように、本実施形態においても、第1の実施形態で述べたのと同様に、応力発生膜302の第1の部分(空洞102の上面に形成された部分)の下には空洞102が形成されているため、第1の部分の下面には外部から直接的に応力は加わらない。すなわち、第1の部分は、基本的にはシリコン基板100と接しているだけであるため、応力発生膜302とシリコン基板100との間に働く応力が、他の外力によって制限されるといった問題を防止することができる。したがって、第1の実施形態と同様に、チャネル領域に十分な歪みを与えることができ、MISトランジスタのチャネル移動度が向上した、性能に優れた半導体装置を得ることが可能となる。
【0044】
なお、上述した第1〜第3の実施形態では、応力発生膜としてシリコン窒化膜(より一般的に言えば、シリコン及び窒素を含んだ膜)を用いたが、応力発生膜として他の膜を用いることも可能である。例えば、アルミニウム酸化物膜(アルミナ)を応力発生膜として用いることも可能である。
【0045】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【0046】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図2】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図9】本発明の第1の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図10】本発明の第2の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図11】本発明の第2の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図12】本発明の第2の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図13】本発明の第2の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図14】本発明の第2の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図15】本発明の第3の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図16】本発明の第3の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図17】本発明の第3の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図18】本発明の第3の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【図19】本発明の第3の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。
【符号の説明】
【0047】
100…シリコン基板 101…溝
102…空洞 103…SON領域
104…素子分離領域 105…ゲート絶縁膜
106…ゲート電極 107…ゲート側壁部
108…ソース及びドレイン領域 109…穴
110…ニッケル膜 111…Niシリサイド膜
112…応力発生膜
201、203…応力発生膜 202…エッチングストッパー膜
301…保護絶縁膜 302…応力発生膜




 

 


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