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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−103769(P2007−103769A)
公開日 平成19年4月19日(2007.4.19)
出願番号 特願2005−293440(P2005−293440)
出願日 平成17年10月6日(2005.10.6)
代理人 【識別番号】100075812
【弁理士】
【氏名又は名称】吉武 賢次
発明者 山 川 晃 司 / 山 崎 壮 一
要約 課題
素子が微細化された場合においても、強誘電体キャパシタの特性劣化を抑制し、あるいは、その特性を向上させることができる半導体装置を提供する。

解決手段
半導体装置は、半導体基板と、半導体基板の上方に設けられた強誘電体キャパシタと、強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、保護膜を介して強誘電体キャパシタの側面に設けられ、強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とを備え、側壁膜はシリコン窒化膜からなる。
特許請求の範囲
【請求項1】
半導体基板と、
前記半導体基板の上方に設けられた強誘電体キャパシタと、
前記強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、
前記保護膜を介して前記強誘電体キャパシタの側面に設けられ、前記強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とを備え、
前記側壁膜はシリコン窒化膜からなることを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板の上方に設けられた複数の強誘電体キャパシタと、
隣り合う前記強誘電体キャパシタ間に埋め込まれ、前記強誘電体キャパシタにかかる電界方向に対して垂直方向へ該強誘電体キャパシタに圧縮応力を与える埋込み膜とを備えた半導体装置。
【請求項3】
前記強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、
前記保護膜を介して前記強誘電体キャパシタの側面に隣接し、前記強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とをさらに備えたことを特徴とする請求項2に記載の半導体装置。
【請求項4】
半導体基板と、
前記半導体基板の上方に設けられた強誘電体キャパシタと、
前記強誘電体キャパシタの側面を被覆し、強誘電体膜からなる強誘電体側壁膜と、
前記強誘電体側壁膜に隣接し、前記強誘電体側壁膜へ電界を与えることによって前記強誘電体側壁膜を膨張させる側壁電極とを備えた半導体装置。
【請求項5】
半導体基板と、
前記半導体基板の上方に設けられた第1の電極と、
前記第1の電極の側面に設けられた強誘電体層と、
前記強誘電体層に隣接し、前記強誘電体層にかかる電界方向に対して垂直方向へ該強誘電体層に圧縮応力を与える第2の電極とを備えた半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
強誘電体キャパシタを備えた強誘電体メモリは、益々、高集積化されている。これに伴い、強誘電体キャパシタのサイズが、数ミクロンからサブミクロンへと微細化されている。このように強誘電体キャパシタを微細化すると、強誘電体キャパシタの残留分極量が低下する。また、微細な強誘電体キャパシタは、その製造工程において、CVD(Chemical Vapor Deposition)でのハードマスク形成、RIE(Reactive Ion Etching)でのキャパシタの加工、CVDでの層間絶縁膜の形成等においてプロセスダメージを受けやすい。このプロセスダメージによっても、強誘電体キャパシタの残留分極量が低下する。残留分極量の低下は、強誘電体キャパシタの強誘電体膜の内部、あるいは、電極と強誘電体膜との界面に生じる水素トラップや酸素欠損などの固定電荷が原因である。残留分極量の低下等の特性劣化は、強誘電体メモリの信頼性を低下させる。
【0003】
また、強誘電体キャパシタがサブミクロンレベルのサイズになると、その周辺部からの影響により、強誘電体キャパシタの分極量が不安定になる。特に、低電圧で強誘電体キャパシタを動作させる場合、強誘電体膜を薄膜化する必要がある。このように薄膜化された強誘電体膜を用いる場合、強誘電体キャパシタの分極量を熱的および時間的に安定化させることが重要となる。
【特許文献1】特開2005−64342号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
素子が微細化された場合においても、強誘電体キャパシタの特性劣化を抑制し、あるいは、その特性を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの側面を被覆する絶縁性の保護膜と、前記保護膜を介して前記強誘電体キャパシタの側面に設けられ、前記強誘電体キャパシタにかかる電界方向へ該強誘電体キャパシタに引張応力を与える側壁膜とを備え、
前記側壁膜はシリコン窒化膜からなることを特徴とする。
【0006】
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた複数の強誘電体キャパシタと、隣り合う前記強誘電体キャパシタ間に埋め込まれ、前記強誘電体キャパシタにかかる電界方向に対して垂直方向へ該強誘電体キャパシタに圧縮応力を与える埋込み膜とを備えている。
【0007】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの側面を被覆し、強誘電体膜からなる強誘電体側壁膜と、前記強誘電体側壁膜に隣接し、前記強誘電体側壁膜へ電界を与えることによって前記強誘電体側壁膜を膨張させる側壁電極とを備えている。
【0008】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の上方に設けられた第1の電極と、前記第1の電極の側面に設けられた強誘電体層と、前記強誘電体層に隣接し、前記強誘電体層にかかる電界方向に対して垂直方向へ該強誘電体層に圧縮応力を与える第2の電極とを備えている。
【発明の効果】
【0009】
本発明に従った半導体装置は、素子が微細化された場合においても、強誘電体キャパシタの特性劣化を抑制し、あるいは、その特性を向上させることができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、強誘電体メモリは、例えば、「TC並列ユニット直列接続型強誘電体メモリ」である。TC並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ(T)のソース−ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリである。
【0011】
(第1の実施形態)
図1は、本発明に係る実施形態に従った強誘電体メモリ100の構成を示す断面図である。強誘電体メモリ100は、半導体基板10と、層間絶縁膜12、22と、強誘電体キャパシタFCと、絶縁性の保護膜20と、側壁膜30とを備えている。本実施形態による強誘電体メモリ100は、図1に示すキャパシタ構造がユニットセルに含まれ、このユニットセルが複数直列に接続されている。
【0012】
半導体基板10は、例えば、p型シリコン基板である。半導体基板10には、STI(Shallow Trench Isolation)(図示せず)が形成されている。STI以外のアクティブ領域には、セルトランジスタ(図示せず)が形成されている。セルトランジスタは、ゲート絶縁膜、ゲート電極(ワード線)、シリコン窒化膜からなるゲートキャップ膜、ゲート側壁膜、および、ソース・ドレイン拡散層によって構成されている。ゲート電極は、例えば、ポリシリコンおよびWSi膜からなるポリサイド構造を有する。ソース・ドレイン拡散層は、不純物拡散層14と電気的に接続されている。ソース・ドレイン拡散層は不純物拡散層14の一部であってもよい。
【0013】
シリコン窒化膜およびシリコン酸化膜を含む多層の層間絶縁膜12がセルトランジスタを被覆するように形成されている。
【0014】
層間絶縁膜12内には、コンタクトプラグ16が形成されている。コンタクトプラグ16は、強誘電体キャパシタFCの底部電極BEと不純物拡散層14との間を電気的に接続している。バリア膜が設けられている場合には、コンタクトプラグ16は、バリア膜と不純物拡散層14との間を電気的に接続している。
【0015】
強誘電体キャパシタFCは、層間絶縁膜12上に設けられている。強誘電体キャパシタFCは、底部電極BE、強誘電体膜FFおよび上部電極TEを含み、底部電極BEおよび上部電極TEに電圧を与えることによって、強誘電体膜FFに電界を与えることができるように構成されている。強誘電体膜FFは、PZT(Pb(ZrTi1−x)O)、BIT(BiTi12)、SBT(SrBiTa)、SBTにNbを添加した材料、BLT(Bi,La)Ti12等の強誘電体材料からなる。また、強誘電体膜FFは、様々な添加元素を加えたPZTまたは様々な添加元素を加えたPLZTのような強誘電体複合酸化物であってもよい。これらの強誘電体材料は、ペロブスカイト構造を基本とした結晶構造を有し、不揮発性メモリとして利用可能な残留分極を有する。強誘電体膜FFは、他の半導体メモリ製造工程と整合がとれたスパッタ法、MOCVD法、あるいは、ゾルゲル法などを用いて成膜すればよい。尚、底部電極BEの下に導電性のバリア膜(図示せず)を設けてもよい。
【0016】
酸化物強誘電体を酸素雰囲気を用いて形成し、かつ、疲労特性、リテンション特性、インプリント特性などのキャパシタの信頼性を向上させるために、底部電極BEは、例えば、Pt、Ir、IrO、Ru、RuOなどの貴金属、貴金属酸化物、導電性酸化物から成る。上部電極TEは、例えば、Pt、Ir、IrO、Ru、RuO、SrRuO(SRO)、LaNiO(LNO)、(La、Sr)CoO、YBCO(超伝導体)、SROとIrOxとの積層体などの貴金属、貴金属酸化物、ペロブスカイト構造に代表される導電性複合酸化物から成る。特に、IrOは、側壁膜30の形成時あるいは層間絶縁膜形成などのキャパシタへのプロセスダメージを抑制するために、PZT膜の上部電極として広く用いられている。
【0017】
強誘電体キャパシタFCは次のように形成される。まず、層間絶縁膜12上に、下部電極BE、強誘電体膜FFおよび上部電極TEの各材料を堆積する。次に、上部電極TEの材料上にハードマスクの材料を堆積する。フォトリソグラフィ技術およびRIEを用いて、このハードマスクを強誘電体キャパシタFCのパターンに加工する。このとき、RIEは、CHF、CFなどのハロゲン系のガスを用いて室温にて実行される。
【0018】
次に、ハードマスクを用いて、上部電極TEをRIEで加工する。上部電極TEがIrO膜である場合、RIEは、Cl、O、Arなどの混合ガスの雰囲気中において、250から400℃の温度で実行される。
【0019】
次に、ハードマスクを用いて、強誘電体膜FFをRIEで加工する。強誘電体膜FFがPZTである場合、RIEは、Cl、CF、O、Arなどのハロゲンガスをベースとした混合ガスの雰囲気中において、250から400℃の温度で実行される。
【0020】
さらに、ハードマスクを用いて、底部電極BEをRIEで加工する。下部電極BEがIr膜の場合、RIEは、ハロゲンガスをベースとした混合ガスの雰囲気中において、250から400℃の温度で実行される。下部電極BEがTi膜である場合には、RIEは、ClおよびArの混合ガスの雰囲気中で実行される。このようにして、強誘電体キャパシタFCが形成される。高温のRIEにより強誘電体膜の構成元素、電極材料に用いられる貴金属元素の化合物の蒸気圧を増加させることができ、フェンスを形成せずにキャパシタ側壁のテーパ角度をあげることができる。
【0021】
保護膜20は、強誘電体キャパシタFCの側面を被覆するように形成されている。保護膜20は、上部電極TEと底部電極BEとの絶縁性を維持するために絶縁性の材料から成る。保護膜20は、例えば、アルミナ(Al)、Si酸化膜、チタニア(TiOx)、Si窒化膜(SiN)、などである。PZTなどの強誘電体膜、BSTなどの高誘電体膜を使用してもよい。保護膜20は、側壁膜30が形成される際に、還元性のある水素が強誘電体膜FFに混入することを防止する。これにより、強誘電体膜FFの分極特性の劣化が抑制される。
【0022】
側壁膜30は、保護膜20を介して強誘電体キャパシタFCの側面に設けられている。側壁膜30は、強誘電体キャパシタFCにかかる電界方向へ、強誘電体キャパシタFCに引張応力を与える。この電界方向は、上部電極TEから底部電極BEへの方向、あるいは、底部電極BEから上部電極TEへの方向である。さらに換言すると、側壁膜30は、強誘電体膜FFの分極軸の方向に引張応力を与える。例えば、側壁膜30は、1ギガパスカルを超える圧縮応力を有するシリコン窒化膜等である。
【0023】
側壁膜30自体は膨張しようとするが、側壁膜30に隣接する保護膜20および強誘電体キャパシタFGは膨張しない。そのため、側壁膜30はその内部に圧縮応力を有し、側壁膜30に隣接する保護膜20および強誘電体キャパシタFGに対して相対的に引張応力を与える。
【0024】
側壁膜30は、プラズマCVD(Chemical Vapor Deposition)で形成されたシリコン窒化膜(プラズマナイトライド)でもよいが、ポリシリコンの堆積後、このポリシリコンを窒化することによって形成されたシリコン窒化膜であってもよい。
【0025】
強誘電体キャパシタFCは、さらに層間絶縁膜22によって被覆されている。層間絶縁膜22内には、コンタクトプラグ26が設けられている。コンタクトプラグ26は、強誘電体キャパシタFCの上部電極TEと層間絶縁膜22上の配線40との間を電気的に接続している。
【0026】
図1のキャパシタ構造では、隣り合う強誘電体キャパシタFCの上部電極が配線40によって電気的に接続されている。また、図示された強誘電体キャパシタFCは、その右側または左側に隣接する図示されていない強誘電体キャパシタと不純物拡散層14を介して電気的に接続されている。このようなキャパシタ構造が繰り返されることによって、TC並列ユニット直列接続型強誘電体メモリが構成される。
【0027】
本実施形態では、プラズマナイトライドから成る側壁膜30が強誘電体キャパシタFCの側壁に引張応力を与える。側壁膜30は、プラズマCVDを用いて強誘電体キャパシタFCを被覆するようにナイトライドを堆積した後、このナイトライドをRIEで異方的にエッチングすることによって形成される。プラズマナイトライドは、プラズマCVDでの成膜圧力、プラズマパワー、後処理を変化させると、応力状態が変化する。これを利用して、強誘電体キャパシタFCの側壁に引張応力を与えるようなプロセス条件で側壁膜30を成膜する。圧縮応力をもつプラズマナイトライドの成膜条件としてはSiH/NH/N系のガスにおいて0.5〜1.0kW以下の低RF電力、低圧力、400kHzの低放電周波数などを使用する。このような成膜条件下ではイオン衝撃が増加し、膜中の残留水素濃度が減少し、緻密な圧縮応力を有する膜が形成できる。
【0028】
従来、水素ラジカルにより分極量が劣化するので、強誘電体キャパシタの側面にナイトライドを設けることはできなかった。しかし、本実施形態では、保護膜20が強誘電体キャパシタFCの側壁を被覆している。よって、側壁膜30の成膜時に発生する水素ラジカルは、強誘電体キャパシタFCに侵入せず、その結果、強誘電体キャパシタFCの分極量の劣化が抑制される。
【0029】
さらに、側壁膜30が強誘電体キャパシタFCの側壁に設けられていることによって、側壁膜30が強誘電体キャパシタFCに電界を印加する方向(分極軸の方向)へ引張応力を与える。これにより、強誘電体膜FFの格子にひずみを与え、強誘電体キャパシタFCの分極量を増加させることができる。例えば、強誘電体キャパシタFCのサイズが0.5μm×0.5μmである場合に、その分極量(残留分極量、分極反転電荷量、スイッチング・チャージ量など)は、約30μC/cm以上であった。この分極量は、通常の使用による疲労、リテンション、インプリント特性を考慮したとしても、充分に大きな分極量である。また、このキャパシタの疲労特性をアレイ状としたテストパターンを用いて評価した。分極量は、1×1012サイクルまで変化しなかった。1サイクルは、書込み/消去(W/E)の1回の実行を意味する。リーク電流は2.5V印加時で10−7A/cm程度と低かった。これらのことからSi窒化膜をストレス印加膜として用いてもキャパシタのプロセス劣化が生じず、疲労特性などの信頼性劣化、リーク電流増加などの電気特性の劣化が起こらないことが確認できた。
【0030】
このように、本実施形態は、強誘電体キャパシタFCの分極量の劣化を抑制しつつ、その分極量の増大を図ることができる。また、本実施形態は、強誘電体キャパシタの疲労特性を改善することができる。その結果、強誘電体メモリの信頼性が向上する。
【0031】
(第2の実施形態)
図2は、本発明に係る第2の実施形態に従った強誘電体メモリ200の構成を示す断面図である。第2の実施形態は、埋込み膜60が隣り合う強誘電体キャパシタFC間に埋め込まれている点で第1の実施形態と異なる。
【0032】
埋込み膜60は、強誘電体キャパシタFCにかかる電界方向に対して垂直方向へ、強誘電体キャパシタFDに圧縮応力を与える。この電界方向に対して垂直方向とは、換言すると、強誘電体キャパシタFCの側面に対して垂直方向であり、図2の矢印Aで示した方向である。
【0033】
埋込み膜60は、膨張する材料であればよく、絶縁性材料または導電性材料のいずれてもよい。例えば、埋込み膜60は、チタン(Ti)、ニオブ(Nb)、モリブデン(Mo)、タングステン(W)、シリコン(Si)、アルミニウム(Al)のいずれかの酸化膜、あるいは、これらのいずれかの窒化膜でよい。より詳細には、側壁膜30の形成後、強誘電体キャパシタFCおよび側壁膜30を被覆するように、ポリシラザン、SOG(Spin On Glass)、またはポリシリコン等のいずれかを塗布する。あるいは、ポリシラザン、SOG(Spin On Glass)、またはポリシリコン、あるいはこれらの成分を含む混合物等のいずれかを堆積してもよい。その後、堆積された材料を酸化または窒化することによって膨張させる。
【0034】
これにより、強誘電体キャパシタFCの側面に対して垂直方向へ膨張しようとする埋込み膜60が形成される。すなわち、埋込み膜60は、強誘電体キャパシタFCに対して側面から圧縮応力を与えるように形成される。この圧縮応力は、側壁膜30が強誘電体キャパシタFCに与える引張応力と同様に、分極量を増加させる。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。
【0035】
第2の実施形態では、側壁膜30による電界方向の引張応力と、埋込み膜60による強誘電体キャパシタFCの側面に対して垂直方向への圧縮応力とを組み合わせることによって、強誘電体キャパシタFCの分極量をさらに増加させることができる。
【0036】
第2の実施形態は、埋込み膜60による圧縮応力のみを利用しても、分極量増大の効果を得ることができる。すなわち、側壁膜30として応力を有しない材料を採用してもよい。あるいは、側壁膜30を省略してもよい。
【0037】
第2の実施形態において、上部電極TEおよび底部電極BEが保護膜20および/または側壁膜30によって被覆されているので、埋込み膜60は導電性の材料であってもよい。埋込み膜60が導電性の材料であっても、保護膜20および/または側壁膜30が上部電極TEと底部電極BEとの短絡を防止するからである。なお、メモリのように、埋込み膜60をセルフアラインコンタクトとして設ける場合には、埋込み膜60は、少なくとも部分的に導電性の材料でなければならない。
【0038】
酸化または窒化後に導電性を有する材料としては、例えば、窒化チタン、窒化ニオブ、窒化タングステン等がある。酸化または窒化後に絶縁性を有する材料としては、例えば、酸化チタン、酸化ニオブ、酸化モリブデン、酸化タングステン、シリコン酸化膜、シリコン窒化膜、アルミナ、窒化アルミニウム等がある。
【0039】
(第3の実施形態)
図3は、本発明に係る第3の実施形態に従った強誘電体メモリ300の構成を示す断面図である。第3の実施形態は、底部応力膜70および上部応力膜80を備えている点で第1の実施形態と異なる。
【0040】
底部応力膜70および上部応力膜80は、強誘電体キャパシタFCにかかる電界方向(分極軸の方向)に対して垂直方向へ、強誘電体キャパシタFCに圧縮応力を与える。底部応力膜70自体および上部応力膜80自体は、強誘電体キャパシタFCから引張応力を受けている。
【0041】
上部応力膜80は、例えば、プラズマナイトライドでよい。プラズマナイトライドは、上述のとおり、プラズマCVDでの成膜圧力、プラズマパワーを変化させると、応力状態が変化する。これを利用して、強誘電体キャパシタFCの側壁に引張応力を与えるようなプロセス条件で側壁膜30を成膜する。引張り応力をもつプラズマナイトライドの成膜条件としてはSiH/NH/N系のガスにおいて0.3kW以下の低RF電力、高圧力、13.56MHzなどの高放電周波数などを使用する。このような成膜条件下ではイオン衝撃が低減し、膜中の残留水素濃度が増加し、後の熱処理、プラズマ処理などにより引っ張り応力を有する膜が形成できる。
【0042】
水素による分極量の劣化を抑制するために、上部応力膜80は、保護膜20上に形成されている。また、上部応力膜80は、強誘電体キャパシタFCを成形する際に用いられるハードマスク(図示せず)上に設けてもよい。あるいはハードマスク材料を上部応力膜をして利用することも可能である。
【0043】
ハードマスク上に上部応力膜80を形成する場合、例えば、まず、酸化膜、保護膜、シリコン窒化膜を順に上部電極TEの材料上に堆積する。次に、RIEを用いて、酸化膜、保護膜、シリコン窒化膜の積層膜をハードマスクのパターンに加工する。上部電極TE、強誘電体膜FFおよび底部電極BEの各材料は、この積層膜をハードマスクとして用いてRIEでエッチングされる。これにより、強誘電体キャパシタFFが形成される。シリコン窒化膜を上部応力膜80として残留させる。上部応力膜80は、プラズマナイトライドでもよいが、積層膜、導電性物質、混合膜であってもよい。
【0044】
底部応力膜70は、例えばプラズマナイトライドであれば前述したように引っ張り応力をもつ成膜条件にて形成すればよい。あるいはアモルファス状態の酸化物(アルミナ、チタニア、ハフニア、Si酸化膜、アモルファス高誘電体膜などを成膜し、RTA、RTOなどの後熱処理により緻密化するものでもよい。但しアモルファス状態の酸化物の場合は、強誘電体膜を形成した後に収縮させる工程が必要である。底部応力膜70はスパッタ法などのPVD法、CVD法、塗布法などによって形成され得る。
【0045】
第3の実施形態では、上部応力膜80および底部応力膜70が強誘電体キャパシタFCの上面および底面に対して圧縮応力を印加する。その結果、強誘電体キャパシタFCの分極量が増大する。
【0046】
第3の実施形態は、第1の実施形態または第2の実施形態と組み合わせてもよい。それによって、強誘電体キャパシタFCの分極量がさらに大きく増大する。
【0047】
また、第3の実施形態では、上部応力膜80および底部応力膜70が両方とも設けられていた。しかし、上部応力膜80または底部応力膜70のいずれか一方のみが設けられてもよい。それによって、強誘電体メモリ300の製造工程が短縮される。
【0048】
(第4の実施形態)
図4は、本発明に係る第4の実施形態に従った強誘電体メモリ400の構成を示す断面図である。第4の実施形態は、保護膜20および側壁膜30に代えて、強誘電体キャパシタFCの側面に強誘電体側壁膜410および側壁電極420を備えている点で第1の実施形態と異なる。第4の実施形態のその他の構成は、第1の実施形態と同様でよい。
【0049】
強誘電体膜FFはデータを記憶するためのメモリの要素として用いられている。しかし、強誘電体側壁膜410は強誘電体キャパシタFCに応力を与えるための圧電材料として利用される。
【0050】
強誘電体側壁膜410は、強誘電体キャパシタの側面を被覆している。強誘電体側壁膜410は、強誘電体膜FFと同じ強誘電体材料で形成されていてよい。もちろん、強誘電体側壁膜410は、強誘電体膜FFと異なる強誘電体材料で形成されていてもよい。
【0051】
側壁電極420は、強誘電体側壁膜410に隣接するように形成されている。強誘電体側壁膜410へ電界を与えることによって強誘電体側壁膜410は圧電効果により膨張する。側壁電極420は、上部電極TEまたは底部電極BEと同じ導電性材料で形成されていてよい。もちろん、側壁電極420は、上部電極TEまたは底部電極BEと異なる導電性材料で形成されていてもよい。
【0052】
強誘電体側壁膜410および側壁電極420は次のように形成される。まず、強誘電体キャパシタFCを被覆するように強誘電体側壁膜410および側壁電極420の各材料を堆積する。次に、強誘電体側壁膜410および側壁電極420の各材料をRIEで異方的にエッチングすることによって、強誘電体側壁膜410および側壁電極420を強誘電体キャパシタFCの側壁に残存させる。このように、強誘電体側壁膜410および側壁電極420は形成され得る。
【0053】
図4に示すように、互いに接続された隣り合う上部電極TE間には、セルフアラインコンタクト28が設けられている。セルフアラインコンタクト28は、側壁電極420aと、配線40とを電気的に接続している。側壁電極420aは、配線40を介して互いに接続された隣り合う上部電極TEの間に存在する。
【0054】
また、コンタクトプラグ18が層間絶縁膜12に設けられている。コンタクトプラグ18は、側壁電極420bと、不純物拡散層14とを電気的に接続している。側壁電極420bは、不純物拡散層14を介して互いに接続された隣り合う底部電極BEの間に存在する。
【0055】
側壁電極420、上部電極TEおよび底部電極BEに電圧が印加されていない履歴をもつ初期状態のときには、強誘電体側壁膜410は、強誘電体キャパシタFCに何ら応力を与えない。一方、側壁電極420、上部電極TEおよび底部電極BEに電圧がひとたび印加されると、強誘電体側壁膜410は、側壁電極420と、上部電極TEまたは底部電極BEとの間にかかる電界によって圧電効果により膨張する。側壁電極420は層間絶縁膜12、22によって固定されているため、強誘電体キャパシタFCの両側にある強誘電体側壁膜410は、強誘電体キャパシタFCの側面に対して垂直方向へ、強誘電体キャパシタFCを圧縮する。これにより、第2の実施形態と同様に、強誘電体キャパシタFCの分極量を増加させることができる。したがって、第4の実施形態は、第1および第2の実施形態と同様の効果を得ることができる。
【0056】
第4の実施形態は、第3の実施形態と組み合わせることができる。すなわち、第4の実施形態において、底部電極BEの下に底部応力膜を設け、および/または、上部電極TEの上に上部応力膜を設けてもよい。これによって、第4の実施形態は、強誘電体キャパシタFCの分極量をさらに増加させることができる。
【0057】
(第5の実施形態)
図5は、本発明に係る第5の実施形態に従った強誘電体メモリ500の構成を示す断面図である。第5の実施形態では、強誘電体キャパシタFCが半導体基板の表面に対して水平方向に積層されている点で第1の実施形態と異なる。
【0058】
強誘電体キャパシタFCは、第1の電極E1と、強誘電体膜FFと、第2の電極E2を備えている。第1の電極E1は、上記実施形態の底部電極BEと同様に形成すればよい。あるいはめっき法を用いて第1の電極を形成する。第1の電極E1の形成後、強誘電体膜FFを第1の電極E1を被覆するようにMOCVD法により形成される。次に、第2の電極E2の材料が強誘電体膜FF上に堆積される。続いて、リソグラフィ技術およびRIEあるいはCMPを用いて、第2の電極E2の上面上にある第2の電極E2の材料を除去する。これにより、強誘電体キャパシタFCが形成される。第2の電極E2は、強誘電体層FFに隣接するように形成される。
【0059】
第2の電極E2は、強誘電体層FFにかかる電界方向に対して垂直方向へ、強誘電体層FFに圧縮応力を与える。第2の電極E2は、例えば導電性ペロブスカイト(SRO、LNO,YBCO、SRTO、LSCOなど)、RuO、IrO、あるいはPt、Irなどの貴金属から成る。導電性酸化物の場合にはアモルファス状態にて成膜を行い、後熱処理による結晶化・緻密化により強誘電体膜に圧縮応力を付与する。
【0060】
第5の実施形態の強誘電体キャパシタFCは、他の実施形態の強誘電体キャパシタFCを90°回転させたものである。このように、強誘電体キャパシタFCの向きが異なっても、第5の実施形態によれば、強誘電体キャパシタFCに応力を印加することができる。その結果、強誘電体キャパシタFCの分極量を増大させることができる。
【0061】
(第6の実施形態)
図6は、本発明に係る第6の実施形態に従った強誘電体メモリ600の構成を示す断面図である。第6の実施形態では、強誘電体キャパシタFCの上面および側面の両方が応力膜で被覆されている点で第1の実施形態と異なる。
【0062】
強誘電体キャパシタFCの形成後、第1の応力膜610が強誘電体キャパシタFCの上面および側面を被覆するように堆積される。第1の応力膜610は、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)またはALD(Atomic Layer Deposition)によって堆積されたアルミナ(Al)またはプラズマナイトライドである。第1の応力膜610は、圧縮応力を有し、従って、強誘電体キャパシタFCに対して引張応力を与える。
【0063】
次に、第2の応力膜620が強誘電体キャパシタFCの上面にスパッタリングされる。第2の応力膜620は、例えばプラズマナイトライドであれば前述したように引っ張り応力をもつ成膜条件にて形成すればよい。あるいはアモルファス状態の酸化物(アルミナ、チタニア、ハフニア、Si酸化膜、アモルファス高誘電体膜などを成膜し、RTA、RTOなどの後熱処理により緻密化するものでもよい。但しアモルファス状態の酸化物の場合は、強誘電体膜を形成した後に収縮させる工程が必要である。第2の応力膜620は、スパッタにより異方的に堆積されるため、強誘電体キャパシタFCの上面上に堆積されるが、その側面にはほとんど堆積しない。第2の応力膜620は、引張応力を有し、従って、強誘電体キャパシタFCおよび第1の応力膜610に対して圧縮応力を与える。
【0064】
第2の応力膜620は強誘電体キャパシタFCの側面には堆積していないので、第1の応力膜610が強誘電体キャパシタFCの側面に引張応力を与える。この引張応力は、強誘電体キャパシタFCの分極量を増大させるので好ましい。
【0065】
しかし、第1の応力膜610は、強誘電体キャパシタFCの上面上においても引張応力を与える。この引張応力は、分極量を低減させるので好ましくない。そこで、第2の応力膜620を強誘電体キャパシタFCの上面上にさらに堆積することによって、第1の応力膜610の応力を緩和あるいは相殺している。これにより、強誘電体キャパシタFCの分極量の減少を抑制することができる。より好ましくは、第2の応力膜620は、第1の応力膜610による引張応力よりも大きな圧縮応力を強誘電体キャパシタFCの上面に与える。これにより、強誘電体キャパシタFCの分極量をさらに増大させることができる。
【0066】
第6の実施形態では、第1および第2の応力膜610および620の形成に際して、フォトリソグラフィ技術およびRIEを必要としない。よって、強誘電体メモリ600の製造工程が短縮される。また、強誘電体キャパシタFCへ与えるプロセスダメージが比較的小さくなるので、強誘電体メモリ600の信頼性が高くなる。
【0067】
第6の実施形態は、第3の実施形態における底部応力膜70を備えていてもよい。これにより、さらに強誘電体キャパシタFCの分極量を増大させることができる。
【図面の簡単な説明】
【0068】
【図1】本発明に係る第1の実施形態に従った強誘電体メモリ100の構成を示す断面図。
【図2】本発明に係る第2の実施形態に従った強誘電体メモリ200の構成を示す断面図。
【図3】本発明に係る第3の実施形態に従った強誘電体メモリ300の構成を示す断面図。
【図4】本発明に係る第4の実施形態に従った強誘電体メモリ400の構成を示す断面図。
【図5】本発明に係る第5の実施形態に従った強誘電体メモリ500の構成を示す断面図。
【図6】本発明に係る第6の実施形態に従った強誘電体メモリ600の構成を示す断面図。
【符号の説明】
【0069】
100 強誘電体メモリ
FC 強誘電体キャパシタ
10 半導体基板
14 不純物拡散層
20 絶縁性の保護膜
30 側壁膜
60 埋込み膜
70 底部応力膜
80 上部応力膜
410 強誘電体側壁膜
420 側壁電極
E1 第1の電極
E2 第2の電極
FF 強誘電体膜
610 第1の応力膜
620 第2の応力膜




 

 


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