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DC−DCコンバータ - 株式会社東芝
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発明の名称 DC−DCコンバータ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−103721(P2007−103721A)
公開日 平成19年4月19日(2007.4.19)
出願番号 特願2005−292531(P2005−292531)
出願日 平成17年10月5日(2005.10.5)
代理人 【識別番号】100077849
【弁理士】
【氏名又は名称】須山 佐一
発明者 中村 和敏 / 中川 明夫
要約 課題
内部のスイッチングをより高速化することが可能なDC−DCコンバータを提供すること。

解決手段
駆動用pチャネルMOSFETのドレインと駆動用nチャネルMOSFETのドレインとの接続ノードから第1のスイッチング制御信号を出力する第1のスイッチング制御部と、第1のスイッチング制御信号が供給されるゲートと、2次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、駆動用pチャネルMOSFETのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用pチャネルMOSFETと、第2のスイッチング制御信号を出力する第2のスイッチング制御部と、第2のスイッチング制御信号が供給されるゲートと、2次側のローパスフィルタの入力に接続され得るドレインとを有する出力用nチャネルMOSFETとを具備する。
特許請求の範囲
【請求項1】
高電位側にソースが接続され得る駆動用pチャネルMOSFETと低電位側にソースが接続され得る駆動用nチャネルMOSFETとを有し、かつ、該駆動用pチャネルMOSFETのドレインと該駆動用nチャネルMOSFETのドレインとの接続ノードから第1のスイッチング制御信号を出力する第1のスイッチング制御部と、
前記第1のスイッチング制御信号が供給されるゲートと、1次側電位に接続され得るソースと、2次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、前記駆動用pチャネルMOSFETのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用pチャネルMOSFETと、
第2のスイッチング制御信号を出力する第2のスイッチング制御部と、
前記第2のスイッチング制御信号が供給されるゲートと、グラウンド電位に接続され得るソースと、前記2次側のローパスフィルタの前記入力に接続され得るドレインとを有する出力用nチャネルMOSFETと
を具備することを特徴とするDC−DCコンバータ。
【請求項2】
前記駆動用pチャネルMOSFETが、第1のn型ウェル層と、該第1のn型ウェル層上に選択的に形成された第1のp型ソース層と、該第1のp型ソース層と離間して前記第1のn型ウェル層上に選択的に形成された第1のp型ドレイン層と、前記第1のp型ソース層と前記第1のp型ドレイン層と挟まれて前記第1のn型ウェル層に埋め込み設けられた第1のp型埋め込みチャネル拡散層と、前記第1のp型ソース層の一部、前記第1のp型埋め込みチャネル拡散層、および前記第1のp型ドレイン層の一部に第1の絶縁膜を介して対向形成された第1のゲート電極とを有し、
前記出力用pチャネルMOSFETが、第2のn型ウェル層と、該第2のn型ウェル層上に選択的に形成された第2のp型ソース層と、該第2のp型ソース層と離間して前記第2のn型ウェル層上に選択的に形成された第2のp型ドレイン層と、前記第2のp型ソース層と前記第2のp型ドレイン層とに挟まれる領域の前記第2のn型ウェル層に選択的に埋め込み設けられた第2のp型埋め込みチャネル拡散層と、前記第2のp型ソース層の一部、前記第2のp型埋め込みチャネル拡散層、前記第2のn型ウェル層の一部、および前記第2のp型ドレイン層の一部に第2の絶縁膜を介して対向形成された第2のゲート電極とを有すること
を特徴とする請求項1記載のDC−DCコンバータ。
【請求項3】
前記出力用pチャネルMOSFETが、複数のpチャネルMOSFETの並列接続からなっており、
前記第1のスイッチング制御部が少なくとも2つあり、そのひとつの第1のスイッチング制御部が、前記複数のpチャネルMOSFETの各ゲートを共通接続するための配線の第1の部位を介して前記第1のスイッチング制御信号を前記複数のpチャネルMOSFETの前記各ゲートに供給し、別の第1のスイッチング制御部が、前記複数のpチャネルMOSFETの各ゲートを共通接続するための前記配線の、前記第1の部位とは対極の位置の第2の部位を介して前記第1のスイッチング制御信号を前記複数のpチャネルMOSFETの前記各ゲートに供給すること
を特徴とする請求項1記載のDC−DCコンバータ。
【請求項4】
前記出力用nチャネルMOSFETが、チャネル領域となり得る半導体領域を有し、
前記2次側のローパスフィルタに流れる電流の大きさを検出する電流検出部と、
前記検出された電流の大きさに基づき該電流が小さくなるに従ってソース電位に対して低くなる電圧を発生し、該発生された電圧を前記出力用nチャネルMOSFETの前記半導体領域に供給するチャネル半導体領域可変バイアス電圧発生部と
をさらに具備することを特徴とする請求項1記載のDC−DCコンバータ。
【請求項5】
前記第2のp型ドレイン層が、比較的不純物濃度の高い第1の部位と、比較的不純物濃度の低い第2の部位とを有し、該第2の部位の一部が前記第2の絶縁膜を介して前記第2のゲート電極に対向し、該第1の部位は前記第2の絶縁膜を介して前記第2のゲート電極に対向しないことを特徴とする請求項2記載のDC−DCコンバータ。
発明の詳細な説明
【技術分野】
【0001】
本発明は、直流電圧を降圧するDC−DCコンバータに係り、特に、内部のスイッチングを高速化するのに好適なDC−DCコンバータに関する。
【背景技術】
【0002】
パソコン等で用いられる電源にはDC−DCコンバータが多用されている。このような電源は、出力電圧ではその値をより小さく、出力電流ではその対応できる変化率をより大きくすることが仕様として求められる傾向にある。さらに、電源としてリップル成分を小さくして安定な電圧を供給する必要から内部スイッチングの高速化が求められている。
【0003】
また一般に、DC−DCコンバータは、ワンチップ構成の半導体装置として供給されている。その回路的な構成は、1次側の電圧をあるデューティ比でスイッチング(チョッピング)して2次側に伝える出力側のMOSFETと、このMOSFETがオフのときの出力電流を還流させるための出力側のMOSFETと、これらのMOSFETのオンオフを制御する、駆動側のMOSFETを有するドライバ回路とである。このような構成でワンチップとするため、出力側のMOSFETと駆動側のMOSFETとでは製造プロセス上の整合性があることが必要である。
【0004】
なお、本願で開示するDC−DCコンバータ、特にそこで使用されるMOSFETの構造に関して参考となるものには下記特許文献1に記載のものがある。
【特許文献1】特開2003−86790号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、直流電圧を降圧するDC−DCコンバータにおいて、内部のスイッチングをより高速化することが可能なDC−DCコンバータを提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様に係るDC−DCコンバータは、高電位側にソースが接続され得る駆動用pチャネルMOSFETと低電位側にソースが接続され得る駆動用nチャネルMOSFETとを有し、かつ、該駆動用pチャネルMOSFETのドレインと該駆動用nチャネルMOSFETのドレインとの接続ノードから第1のスイッチング制御信号を出力する第1のスイッチング制御部と、前記第1のスイッチング制御信号が供給されるゲートと、1次側電位に接続され得るソースと、2次側のローパスフィルタの入力に接続され得るドレインとを有し、かつ、前記駆動用pチャネルMOSFETのしきい値電圧の絶対値より大きな絶対値のしきい値電圧を有する出力用pチャネルMOSFETと、第2のスイッチング制御信号を出力する第2のスイッチング制御部と、前記第2のスイッチング制御信号が供給されるゲートと、グラウンド電位に接続され得るソースと、前記2次側のローパスフィルタの前記入力に接続され得るドレインとを有する出力用nチャネルMOSFETとを具備する。
【発明の効果】
【0007】
本発明によれば、内部のスイッチングをより高速化することが可能なDC−DCコンバータを提供することができる。
【発明を実施するための最良の形態】
【0008】
本発明の一態様に係るDC−DCコンバータによれば、駆動用pチャネルMOSFETと出力用pチャネルMOSFETとでしきい値電圧の絶対値を意図的に異ならせている。すなわち、駆動用pチャネルMOSFETより出力用pチャネルMOSFETの方がしきい値電圧の絶対値が大きい。
【0009】
このようにすることで、出力用pチャネルMOSFETがオン状態からオフ状態に遷移する時間を効果的に小さくできる。これは、オフ状態に遷移するときには、しきい値電圧が実効的にゲートに蓄積された電荷を放電させる駆動電圧になるためである。しきい値電圧を高くすればゲートに蓄積された電荷をより早く放電でき、より高速にオフ状態に遷移できる。なお、出力用pチャネルMOSFETをオン状態に遷移させる駆動電圧としては、駆動側からの供給電圧が支配的であり、供給電圧がある程度大きい限りオフ状態に遷移させるときほどには問題とならない。
【0010】
本発明の実施態様として、前記駆動用pチャネルMOSFETが、第1のn型ウェル層と、該第1のn型ウェル層上に選択的に形成された第1のp型ソース層と、該第1のp型ソース層と離間して前記第1のn型ウェル層上に選択的に形成された第1のp型ドレイン層と、前記第1のp型ソース層と前記第1のp型ドレイン層と挟まれて前記第1のn型ウェル層に埋め込み設けられた第1のp型埋め込みチャネル拡散層と、前記第1のp型ソース層の一部、前記第1のp型埋め込みチャネル拡散層、および前記第1のp型ドレイン層の一部に第1の絶縁膜を介して対向形成された第1のゲート電極とを有し、前記出力用pチャネルMOSFETが、第2のn型ウェル層と、該第2のn型ウェル層上に選択的に形成された第2のp型ソース層と、該第2のp型ソース層と離間して前記第2のn型ウェル層上に選択的に形成された第2のp型ドレイン層と、前記第2のp型ソース層と前記第2のp型ドレイン層とに挟まれる領域の前記第2のn型ウェル層に選択的に埋め込み設けられた第2のp型埋め込みチャネル拡散層と、前記第2のp型ソース層の一部、前記第2のp型埋め込みチャネル拡散層、前記第2のn型ウェル層の一部、および前記第2のp型ドレイン層の一部に第2の絶縁膜を介して対向形成された第2のゲート電極とを有する、とすることができる。
【0011】
これは、駆動用pチャネルMOSFETのしきい値電圧の絶対値と、出力用pチャネルMOSFETのしきい値電圧の絶対値とを、上記のように意図的に異ならせるための具体的構成の例である。駆動用pチャネルMOSFETには第1のp型埋め込みチャネル拡散層が、出力用pチャネルMOSFETには第2のp型埋め込みチャネル拡散層が選択的に、それぞれ形成されている。すなわち、p型埋め込みチャネル拡散層の形成が選択的か選択的でないかによりしきい値電圧の絶対値を異ならせる。選択的な形成では、形成されていない領域での電子の蓄積が生じるためこれをホールのチャネルとするのに必要なゲート電圧が増加する。すなわち、しきい値電圧が増加する。なお、p型埋め込みチャネル拡散層の形成が選択的か選択的でないかの違いであるため、プロセス的な整合性は高く工程の複雑化を生じさせない。
【0012】
また、実施態様として、前記出力用pチャネルMOSFETが、複数のpチャネルMOSFETの並列接続からなっており、前記第1のスイッチング制御部が少なくとも2つあり、そのひとつの第1のスイッチング制御部が、前記複数のpチャネルMOSFETの各ゲートを共通接続するための配線の第1の部位を介して前記第1のスイッチング制御信号を前記複数のpチャネルMOSFETの前記各ゲートに供給し、別の第1のスイッチング制御部が、前記複数のpチャネルMOSFETの各ゲートを共通接続するための前記配線の、前記第1の部位とは対極の位置の第2の部位を介して前記第1のスイッチング制御信号を前記複数のpチャネルMOSFETの前記各ゲートに供給する、としてもよい。
【0013】
このようにすれば、出力用pチャネルMOSFETを構成する複数のpチャネルMOSFETのゲートそれぞれへ連なる配線抵抗が均一化し、スイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、一部のpチャネルMOSFETへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【0014】
また、実施態様として、前記出力用pチャネルMOSFETが、複数のpチャネルMOSFETの並列接続からなっており、前記複数のpチャネルMOSFETの各ゲートを共通接続するための配線が、前記第1のスイッチング制御部から前記第1のスイッチング制御信号が伝送される距離としてみたときに遠いほど細くなる断面積の部位を有する、としてもよい。
【0015】
スイッチング制御部直近の配線にはゲート電荷がすべて流れ、電流が集中する。電流集中する箇所の抵抗を低減しないと制御部から見たゲート抵抗は小さくならない。したがって、スイッチング制御部から離れた箇所は流れるゲート電荷が少ないため細くし、スイッチング制御部直近の配線にはゲート電荷がすべて流れるため配線を太くする。これにより、各pチャネルMOSFETのスイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、一部のpチャネルMOSFETへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【0016】
また、実施態様として、前記出力用nチャネルMOSFETが、チャネル領域となり得る半導体領域を有し、前記2次側のローパスフィルタに流れる電流の大きさを検出する電流検出部と、前記検出された電流の大きさに基づき該電流が小さくなるに従ってソース電位に比べ低い電圧(ソースに対して負の電位)を発生し、該発生された電圧を前記出力用nチャネルMOSFETの前記半導体領域に供給するチャネル半導体領域可変バイアス電圧発生部とをさらに具備する、としてもよい。
【0017】
出力用nチャネルMOSFETは、出力用pチャネルMOSFETがオフ状態のとき出力電流を還流させるためのものである。したがって、還流電流による損失(導通損失)を低減するためオン抵抗が小さいほうが好ましい。しかしながら、オン抵抗を小さくするためしきい値電圧の小さなnチャネルMOSFETを使用すると、そのゲートに異常発生する電圧のためオフ時にセルフターンオンが起こり1次側電流がショートし損失(スイッチング損失)が生じる恐れがある。
【0018】
ここで、このようなスイッチング損失と導通損失とを比較すると、スイッチング損失は負荷電流が小さいときに支配的となり、導通損失は負荷電流が大きいとき支配的となる。そこで、負荷電流を、2次側のローパスフィルタに流れる電流の大きさとして検出し、この検出された電流の大きさに基づき該電流が小さくなるに従ってソース電位に比べ低くなる電圧を発生し、この発生された電圧を出力用nチャネルMOSFETのチャネル半導体領域に供給する。このようにすればnチャネルMOSFETのしきい値電圧を、発生する損失がより小さくなるように負荷電流に応じて変化させることができ、DC−DCコンバータとして高効率化が実現する。
【0019】
また、実施態様として、前記出力用nチャネルMOSFETが、複数のnチャネルMOSFETの並列接続からなっており、前記第2のスイッチング制御部が少なくとも2つあり、そのひとつの第2のスイッチング制御部が、前記複数のnチャネルMOSFETの各ゲートを共通接続するための配線の第1の部位を介して前記第2のスイッチング制御信号を前記複数のnチャネルMOSFETの前記各ゲートに供給し、別の第2のスイッチング制御部が、前記複数のnチャネルMOSFETの各ゲートを共通接続するための前記配線の、前記第1の部位とは対極の位置の第2の部位を介して前記第2のスイッチング制御信号を前記複数のnチャネルMOSFETの前記各ゲートに供給する、としてもよい。
【0020】
これは、出力用nチャネルMOSFETについての限定であるが、すでに述べた出力用pチャネルMOSFETの場合と理屈は同じである。
【0021】
また、実施態様として、前記出力用nチャネルMOSFETが、複数のnチャネルMOSFETの並列接続からなっており、前記複数のnチャネルMOSFETの各ゲートを共通接続するための配線が、前記第2のスイッチング制御部から前記第2のスイッチング制御信号が伝送される距離としてみたときに遠いほど細くなる断面積の部位を有する、としてもよい。
【0022】
これも、出力用nチャネルMOSFETについての限定であるが、すでに述べた出力用pチャネルMOSFETの場合と理屈は同じである。
【0023】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係るDC−DCコンバータの構成を示す回路図である。図1に示すように、このDC−DCコンバータは、pチャネルMOSFET1(出力用)、nチャネルMOSFET2(出力用)、スイッチング制御部3、4、インダクタ5、コンデンサ6を有する。スイッチング制御部3は、少なくとも、スイッチング制御信号を出力する最終段としてpチャネルMOSFET31(駆動用)およびnチャネルMOSFET32(駆動用)を有する。スイッチング制御部4は、少なくとも、スイッチング制御信号を出力する最終段としてpチャネルMOSFET41(駆動用)およびnチャネルMOSFET42(駆動用)を有する。
【0024】
pチャネルMOSFET1は、ソースが1次側となる電位に接続され、ドレインが2次側にあるローパスフィルタ(インダクタ5とコンデンサ6で構成)の入力に接続され、ゲートがスイッチング制御部3の出力に接続されている。スイッチング制御部3からのスイッチング制御信号によりpチャネルMOSFET1はオンオフ制御され、これによりpチャネルMOSFET1は、1次側からの電流をスイッチング(チョッピング)して不連続にローパスフィルタの側に伝える。スイッチングのデューティ比によりDC−DCコンバータとしての降圧比が決定される。
【0025】
インダクタ5とコンデンサ6とで構成されるローパスフィルタによりコンデンサ6の両端に発生する電圧はほぼ一定になる。この電圧が不図示の負荷に印加されると負荷の重さに基づき負荷電流が流れる。pチャネルMOSFET1がオフにされているときには、負荷電流はpチャネルMOSFET1からは供給されず、代わりにオン状態に制御されたnチャネルMOSFET2のソースからドレインに向かって還流する電流が流れることにより負荷電流は途切れず流れる。nチャネルMOSFET2は、ソースがグラウンド電位に接続され、ドレインが上記ローパスフィルタの入力に接続され、ゲートがスイッチング制御部4の出力に接続されている。
【0026】
以上により、pチャネルMOSFET1を制御するスイッチング制御信号とnチャネルMOSFET2を制御するスイッチング制御信号とは、図示するように、同時にオンを避けるようにそれぞれpチャネルMOSFET1またはnチャネルMOSFET2に印加される。ただし、pチャネルMOSFET1とnチャネルMOSFET2とが同時にオンすると、1次側の電圧による電流が負荷に流れることなくショート状態になり1次側となる電位からグラウンド電位に向かって無効電流が流れる。pチャネルMOSFET1とnチャネルMOSFET2とがともにオフになっているとき(デッドタイム)には、nチャネルMOSFET2内部に寄生的に構成されるpnダイオードがオンし電流を還流させる。
【0027】
スイッチング制御部3(4)は、高電位側にソースが接続されたpチャネルMOSFET31(41)と、低電位側にソースが接続されたnチャネルMOSFET32(42)とを有し、pチャネルMOSFET31(41)およびnチャネルMOSFET32(42)それぞれのドレインが接続されたノードからスイッチング制御信号を出力する。出力されたスイッチング制御信号は上記のように、pチャネルMOSFET1またはnチャネルMOSFET2の各ゲートに供給される。
【0028】
以上構成および動作を説明したDC−DCコンバータは、ローパスフィルタの部分を除いて例えばワンチップの半導体装置して構成することができる。そこで特徴的な点は、駆動側のpチャネルMOSFET31のしきい値電圧の絶対値より出力側のpチャネルMOSFET1のそれの方を大きくしたことである。このようにした理由は、pチャネルMOSFET1のスイッチング時間、とくにオン状態からオフ状態に遷移する時間を短くするためである。このような遷移時間を短くすれば、スイッチング損失が低減できる。するとスイッチング周波数を高周波化することができ、出力される電圧のリップル成分を小さくするなどDC−DCコンバータとしての品質が向上される。
【0029】
図2は、図1中に示したpチャネルMOSFET1のゲート電圧Vgsの変化を示す模式的な波形図である。図2を用いてpチャネルMOSFET1がオフ状態からオン状態、またはオン状態からオフ状態に遷移する過程を説明する。
【0030】
スイッチング制御部3からの駆動電圧(図2)がpチャネルMOSFET1のゲートに供給されるとき、実際には配線の抵抗やpチャネルMOSFET31またはnチャネルMOSFET32のオン抵抗が駆動側の抵抗として見えるためこれらを加味したpチャネルMOSFET1の真のゲート電圧は図2に示すように駆動電圧に遅れて推移する。真のゲート電圧が電圧変動する途上でほぼ一定電圧Vmになる期間はミラー期間と呼ばれ、電圧Vmはミラー電圧と呼ばれる。ミラー電圧Vmの絶対値はこのpチャネルMOSFET1のしきい値電圧の絶対値にほぼ等しい。
【0031】
スイッチングの完了には、ミラー期間からの脱却が含まれており、この脱却に必要なゲートへの(からの)電荷量をQとし、これを充電または放電するゲート電流をIとすると、
ミラー期間(オフ→オン)=Q/I=Q・R/(Vdriv−Vm) (1)
ミラー期間(オン→オフ)=Q/I=Q・R/Vm (2)
となる。ここで、Rはゲートの駆動側に見える抵抗、VdrivはpチャネルMOSFET1をオン状態にしているときの駆動電圧である。これらの式から、オンに遷移するときには、駆動電圧を大とすることにより短いスイッチング時間が得られるが、オフに遷移するときには、ミラー電圧Vmすなわちしきい値電圧の小ささからスイッチング時間があまり短くできないことがわかる。
【0032】
そこで、この実施形態では、駆動側のpチャネルMOSFET31のしきい値電圧より出力側のpチャネルMOSFET1のそれの方を意図的に大きくしている。これにより、pチャネルMOSFET1のオン→オフの遷移時間(すなわち遷移に時間を要する方のスイッチング時間)を短くし、もってスイッチング周波数の高周波化を可能にしている。
【0033】
なお、駆動側のpチャネルMOSFET31のしきい値電圧をも大きくしないのは、スイッチング制御部3の動作がその供給される電源電圧がより低い電圧でよいなどの利点を保つためである。スイッチング制御部3、4に供給される電源電圧は、他の回路の電源電圧と共通化されることがあり、高い電圧を要すると整合性がなくなる。また、しきい値電圧の小さなMOSFETの方が、アナログ回路として利用する場合にカスケード接続が可能になるなど利点が多い。
【0034】
また、式(1)、(2)からは、さらに、ゲートの駆動側に見える抵抗Rを小さくすることがスイッチング時間の短縮に直接に効果があることがわかる。しかし、このため例えばpチャネルMOSFET31またはnチャネルMOSFET32のオン抵抗を下げるには、それらのチャネル密度を向上するなどして、面積的に大きなMOSFETとする必要が生じる。このような方策はチップ面積として大型化を招き好ましくない。本実施形態ではこのようなチップ面積の大型化を招かずともスイッチングの高速化が可能である。
【0035】
なお、pチャネルMOSFET1のゲートの駆動側に見える抵抗Rとして配線抵抗があるが、pチャネルMOSFET1が多数のゲート電極を有する場合には、その配線をいかに行うかは重要である。配線の仕方によっては、各ゲート電極への抵抗がばらつきよって内部での微視的なスイッチング時間がばらつきpチャネルMOSFET1内の一部に電流が集中して破壊しやすくなる。この点については好ましい例を後述する(図4、図5)。
【0036】
図3は、図1中に示したpチャネルMOSFET31の構造を模式的に示す仮想断面図(図3(a))、図1中に示したpチャネルMOSFET1の構造の一例を模式的に示す仮想断面図(図3(b))、および図1中に示したpチャネルMOSFET1の構造の他の例を模式的に示す仮想断面図(図3(c))である。これらの図を用いて、しきい値電圧の異なるMOSFETをチップ上に容易に共存させることが可能でプロセス的な負担を重くしない例を説明する。
【0037】
図3(a)に示すように、駆動側のpチャネルMOSFET31は、n型半導体層311、n型ウェル層312、p型ソース層313、p型ドレイン層314、p型埋め込みチャネル拡散層315、ゲート電極316、ソース電極317、ドレイン電極318、絶縁膜319を有する。不図示の左右方向には、鏡面対称に各領域のパターンが繰り返し形成されている。
【0038】
位置的には、n型ウェル層312と、このn型ウェル層312上に選択的に形成されたp型ソース層313と、このp型ソース層313と離間してn型ウェル層312上に選択的に形成されたp型ドレイン層314と、p型ソース層313とp型ドレイン層314と挟まれてn型ウェル層312に埋め込み設けられたp型埋め込みチャネル拡散層315と、p型ソース層313の一部、p型埋め込みチャネル拡散層315、およびp型ドレイン層314の一部に絶縁膜319を介して対向形成されたゲート電極316とがある。また、p型ソース層313の一部の上にはソース電極317が、p型ドレイン層314の一部の上にはドレイン電極318がそれぞれある。p型埋め込みチャネル拡散層315は、n型ウェル層312の表面に形成されている。なお不図示であるが、ソース電極317の電位がn型ウェル層312に伝えられるように接続がされている。
【0039】
このpチャネルMOSFET31は、p型埋め込みチャネル拡散層315を有することから一見デプレッション型(ノーマリオン型)に見えるが、ゲート・ソース間電圧が0のとき、n型半導体層311とゲート電極316との仕事関数差からp型埋め込みチャネル拡散層315が空乏化されるエンハンスメント型(ノーマリオフ型)にされている。なおしきい値電圧は、p型埋め込みチャネル拡散層315の不純物のドーズ量で制御できる。
【0040】
また、図3(b)に示すように、出力側のpチャネルMOSFET1(一例)は、n型半導体層101、n型ウェル層102、p型ソース層103、p型ドレイン層104、p型埋め込みチャネル拡散層105、ゲート電極106、ソース電極107、ドレイン電極108、絶縁膜109、n型コンタクト層110を有する。不図示の左右方向には、鏡面対称に各領域のパターンが繰り返し形成されている。
【0041】
位置的には、n型ウェル層102と、このn型ウェル層102上に選択的に形成されたp型ソース層103と、このp型ソース層103と離間してn型ウェル層102上に選択的に形成されたp型ドレイン層104と、p型ソース層103とp型ドレイン層104とに挟まれる領域のn型ウェル層102に選択的に埋め込み設けられたp型埋め込みチャネル拡散層105と、p型ソース層103の一部、p型埋め込みチャネル拡散層105、n型ウェル層102の一部、およびp型ドレイン層104の一部に絶縁膜109を介して対向形成されたゲート電極106とがある。また、p型ソース層103の一部の上にはソース電極107が、p型ドレイン層104の一部の上にはドレイン電極108がそれぞれある。p型埋め込みチャネル拡散層315は、n型ウェル層312の表面に形成されている。ソース電極107は、n型コンタクト層110を介してn型ウェル層102にも接続されている。
【0042】
このpチャネルMOSFET1は、p型ソース層103とp型ドレイン層104とに挟まれる領域のn型ウェル層102の一部にp型埋め込みチャネル拡散層105があるので、図3(a)に示したものよりしきい値電圧の絶対値を大きくすることができる。これは、p型埋め込みチャネル拡散層105のないn型ウェル層102の領域では、実効的にゲート電圧が、このpチャネルMOSFET1をオフにする電圧の側に振られているのと等価だからである。
【0043】
よって、図3(a)、図3(b)に示す構造により、しきい値電圧に関して図1で説明したような異ならせた設定が容易に可能である。すなわち、図3(a)、図3(b)に示す構造は、それぞれ、p型埋め込みチャネル拡散層315、同105を有する点で共通しており、それらの形成領域が異なるのみなので、これらのpチャネルMOSFETをチップ上に共存させてもプロセス的な負担は増加せず、プロセス的合理性がある。
【0044】
図3(c)は、pチャネルMOSFET1の構造の他の例を模式的に示す仮想断面図であり、主要な部分は図3(b)と共通している。図3(b)と同一符号により同一相当の部分を示しその部分の説明は省略する。この例は、p型ドレイン層104aに延長するようにLDD(lightly doped drain)層104bを設けている。LDD層104bは、その一部が絶縁膜109を介してゲート電極106に対向している。LDD層104bを有する構造により、ソース・ドレイン間の耐圧を向上することができる。1次側の電圧が比較的高いDC−DCコンバータに適用する場合に向いている。
【0045】
図4は、図1中に示したpチャネルMOSFET1とスイッチング制御部との接続態様の一例を示すレイアウト図である。図4において、すでに説明した図中に示したものと同一相当のものには同一符号を付してある。なお説明の都合上、ソース電極107、ドレイン電極108をそれぞれ共通接続する各配線は図示省略している。
【0046】
この例では、スイッチング制御部3としてスイッチング制御部3a、3bの2つが設けられ、かつ、ゲート電極配線106Wの対極的な部位でスイッチング制御部3a、3bからの接続がされている。このようにすれば、pチャネルMOSFET1を構成する複数のpチャネルMOSFETのゲートそれぞれへ連なる配線抵抗が均一化し、内部的なスイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、内部の一部pチャネルMOSFETへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【0047】
なお、ゲート電極配線106Wは、ゲート電極106が例えば多結晶シリコンで構成されるところ、抵抗値を抑制するため金属とすると好ましい。図示するように、ゲート電極配線106Wの図示で横方向では、図示縦方向に形成されたゲート電極106との交点でこれら間のコンタクトがされる。この例ではスイッチング制御部としてスイッチング制御部3a、3bの2つを設けたが、同様の目的で3つ以上のスイッチング制御部を設けるようにしてもよく、その場合にもゲート電極配線106Wへの接続は互いに等間隔に離れた部位で行う。
【0048】
図5は、図1中に示したpチャネルMOSFETとスイッチング制御部3との接続態様の別の例を示すレイアウト図である。図5において、すでに説明した図中に示したものと同一相当のものには同一符号を付してある。なお説明の都合上、ソース電極107、ドレイン電極108をそれぞれ共通接続する各配線は図示省略している。
【0049】
この例では、pチャネルMOSFET1Aのゲート電極配線106Xが、スイッチング制御部3からスイッチング制御信号が伝送される距離としてみたときに遠いほど細くなる断面積の部位を有するようになっている。スイッチング制御部直近の配線にはゲート電荷がすべて流れ、電流が集中する。電流集中する箇所の抵抗を低減しないと制御部から見たゲート抵抗は小さくならない。したがって、スイッチング制御部から離れた箇所は流れるゲート電荷が少ないため細くし、スイッチング制御部直近の配線にはゲート電荷がすべて流れるため配線を太くする。これにより、各pチャネルMOSFETのスイッチング時間のばらつきを抑制することができる。また、ばらつきを抑制する結果、一部のpチャネルMOSFETへのスイッチング電流の集中を抑制することができ、過電流による破壊を防止することができる。
【0050】
以上の図4、図5の説明は、図1におけるp型MOSFET1とスイッチング制御部3との関係として主に述べたが、図1におけるn型MOSFET2とスイッチング制御部4との関係としてもほぼ同様である。
【0051】
次に、本発明の別の実施形態について図6を参照して説明する。図6は、本発明の別の実施形態に係るDC−DCコンバータの構成を示す回路・ブロック図である。図6において、すでに説明した図中に示したものと同一のもには同一番号を付してある。その部分の説明は省略する。
【0052】
この実施形態では、pチャネルMOSFET1にゲートおよびドレインが共通に接続されたpチャネルMOSFET17と、pチャネルMOSFET17のソースと1次側電位との間に挿入・接続された電流検出用抵抗18とが新たに設けられる。さらに、電流検出用抵抗18の端子電圧が供給されて出力電流(負荷電流)を検出する電流検出部71と、電流検出部71で検出された出力電流に応じてチャネル半導体領域用のバイアス電圧を発生してこれをnチャネルMOSFET2のチャネル半導体領域に供給するチャネル半導体領域可変バイアス電圧発生部72とが加えられる。チャネル半導体領域とは、半導体領域であってチャネルの形成され得る領域である。(なお、図1に示した実施形態では図示したようにnチャネルMOSFET2のチャネル半導体領域は低電位側(ソース側)に電圧固定されている。)
【0053】
pチャネルMOSFET17は例えばpチャネルMOSFET1よりサイズが小さい(ゲート幅が狭い)MOSFETであり、pチャネルMOSFET1に流れる電流をスケールダウンした電流が流れる。pチャネルMOSFET17がオンのとき流れる電流は、よって、出力電流に基づいたそのスケールダウンされた電流となり、この電流に基づく電圧が電流検出抵抗18の一端に発生する。この電圧を電流検出部71に導き、ローパスフィルタ(インダクタ5、コンデンサ6で構成)に流れる出力電流として換算・検出する。この電流検出では、電流検出抵抗18の一端に発生する電圧が、電流のオンオフでパルス状なのでこれを連続化する作用が含まれる。
【0054】
電流検出部71で検出された電流値は、チャネル半導体領域可変バイアス電圧発生部72に導かれる。チャネル半導体領域可変バイアス電圧発生部72では、図7に示すような特性、すなわち出力電流が大きくなるに従い絶対値が小さくなる特性でチャネル半導体領域可変バイアス電圧を発生させる。
【0055】
このような構成により、出力側のnチャネルMOSFET2に流れる還流電流による損失(導通損失)を低く抑えつつ、さらに、そのゲートに異常発生する電圧のためオフ時にセルフターンオンが起こることを防ぎ1次側電流がショートし損失(スイッチング損失)となることを防止する。ゲートに電圧が異常発生するのは、ゲートに対して駆動抵抗があるためドレイン電圧の変動がドレイン・ゲート間の容量によりゲートに伝送するためである。この実施形態では、このようなスイッチング損失が生じないように、nチャネルMOSFET2のしきい値電圧がDC−DCコンバータとしての動作状態により増大化される。
【0056】
スイッチング損失と導通損失とを比較すると、スイッチング損失は負荷電流が小さいときに支配的となり、導通損失は負荷電流が大きいとき支配的となる。そこで、この実施形態では、負荷電流を電流検出部71で検出し、この検出された電流の大きさに基づき該電流が大きくなるに従って小さくなる電圧をチャネル半導体領域可変バイアス電圧発生部72で発生する。この発生された電圧は出力側のnチャネルMOSFET2のチャネル半導体領域に供給される。
【0057】
このようにすればnチャネルMOSFET2のしきい値電圧を、発生する損失がより小さくなるように負荷電流に応じて変化させることができる。すなわち、負荷電流が小さい場合はスイッチング損失が支配的なので、チャネル半導体領域のバイアスを増加させてしきい値電圧を増加させる。これによりセルフターンオンを防ぎスイッチング損失を低減する。また、負荷電流がある程度以上に大きい場合には、導通損失が支配的なので、nチャネルMOSFET2のチャネル半導体領域のバイアスを減少(=0)させてしきい値電圧を減少させる。これによりオン電圧を低減し導通損失を低減する。以上によりDC−DCコンバータとしてより高効率化が実現する。
【図面の簡単な説明】
【0058】
【図1】本発明の一実施形態に係るDC−DCコンバータの構成を示す回路図。
【図2】図1中に示したpチャネルMOSFET1のゲート電圧Vgsの変化を示す模式的な波形図。
【図3】図1中に示したpチャネルMOSFET31の構造を模式的に示す仮想断面図(図3(a))、図1中に示したpチャネルMOSFET1の構造の一例を模式的に示す仮想断面図(図3(b))、および図1中に示したpチャネルMOSFET1の構造の他の例を模式的に示す仮想断面図(図3(c))。
【図4】図1中に示したpチャネルMOSFET1とスイッチング制御部との接続態様の一例を示すレイアウト図。
【図5】図1中に示したpチャネルMOSFETとスイッチング制御部3との接続態様の別の例を示すレイアウト図。
【図6】本発明の別の実施形態に係るDC−DCコンバータの構成を示す回路・ブロック図。
【図7】図6中に示したnチャネルMOSFET2のチャネル半導体領域に印加されるバイアスを出力電流との関係で示す図。
【符号の説明】
【0059】
1,1A…pチャネルMOSFET(出力用)、2…nチャネルMOSFET(出力用)、33a,3b…スイッチング制御部、4…スイッチング制御部、5…インダクタ、6…コンデンサ、17…pチャネルMOSFET(電流検出用)、18…電流検出用抵抗、31…pチャネルMOSFET(駆動用)、32…nチャネルMOSFET(駆動用)、41…pチャネルMOSFET(駆動用)、42…nチャネルMOSFET(駆動用)、71…電流検出部、72…チャネル半導体領域可変バイアス電圧発生部、101…n型半導体層、102…n型ウェル層、103…p型ソース層、104…p型ドレイン層、104a…p型ドレイン層、104b…LDD層、105…p型埋め込みチャネル拡散層、106…ゲート電極、106W,106X…ゲート電極配線、107…ソース電極、108…ドレイン電極、109…絶縁膜、110…n型コンタクト層、311…n型半導体層、312…n型ウェル層、313…p型ソース層、314…p型ドレイン層、315…p型埋め込みチャネル拡散層、316…ゲート電極、317…ソース電極、318…ドレイン電極、319…絶縁膜。




 

 


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