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発明の名称 半導体記憶装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−103574(P2007−103574A)
公開日 平成19年4月19日(2007.4.19)
出願番号 特願2005−289972(P2005−289972)
出願日 平成17年10月3日(2005.10.3)
代理人 【識別番号】100075812
【弁理士】
【氏名又は名称】吉武 賢次
発明者 浜 本 毅 司
要約 課題
本発明は、メモリセルのセルサイズを縮小することができる半導体記憶装置及びその方法を提供する。

解決手段
半導体基板30上に埋め込み絶縁膜40を介して形成された第1導電型の半導体層45と、第1導電型の半導体層45上に、ゲート絶縁膜60を介して形成されたゲート電極70と、第1導電型の半導体層45内において、ゲート電極70の下方に形成され、第1導電型のコレクタ領域としても動作する第1導電型のフローティングボディ領域50と、第1導電型の半導体層45内において、第1導電型のフローティングボディ領域50の両側に形成された第2導電型のソース領域90、及び第2導電型のベース領域としても動作する第2導電型のドレイン領域100と、第1導電型の半導体層45内において、第2導電型のドレイン領域100における第1導電型のフローティングボディ領域50側と反対側に隣接するように形成された第1導電型のエミッタ領域110と、少なくとも第2導電型のソース領域90の表面部分に形成されたシリサイド130Bとを備える。
特許請求の範囲
【請求項1】
半導体基板上に埋め込み絶縁膜を介して形成された第1導電型の半導体層と、
前記第1導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型の半導体層内において、前記ゲート電極の下方に形成され、第1導電型のコレクタ領域としても動作する第1導電型のフローティングボディ領域と、
前記第1導電型の半導体層内において、前記第1導電型のフローティングボディ領域の両側に形成された第2導電型のソース領域、及び第2導電型のベース領域としても動作する第2導電型のドレイン領域と、
前記第1導電型の半導体層内において、前記第2導電型のドレイン領域における前記第1導電型のフローティングボディ領域側と反対側に隣接するように形成された第1導電型のエミッタ領域と、
少なくとも前記第2導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする半導体記憶装置。
【請求項2】
前記第2導電型のソース領域における、前記シリサイドと前記埋め込み絶縁膜との間の間隔は、80nm以下になるように形成されたことを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記第1導電型の半導体層の厚さは、100nm以下になるように形成されたことを特徴とする請求項1記載の半導体記憶装置。
【請求項4】
半導体基板上に埋め込み絶縁膜を介して形成された第1導電型の半導体層と、
前記第1導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型の半導体層内において、前記ゲート電極の下方に形成され、第1導電型のコレクタ領域としても動作する第1導電型のフローティングボディ領域と、
前記第1導電型の半導体層内において、前記第1導電型のフローティングボディ領域の両側に形成された第2導電型のソース領域、及び第2導電型のベース領域としても動作する第2導電型のドレイン領域と、
前記第1導電型の半導体層内において、前記第2導電型のドレイン領域における前記第1導電型のフローティングボディ領域側と反対側に隣接するように形成された第1導電型のエミッタ領域と
を備え、前記第2導電型のソース領域は、結晶欠陥を有することを特徴とする半導体記憶装置。
【請求項5】
半導体基板上に埋め込み絶縁膜を介して第1導電型の半導体層を形成するステップと、
前記第1導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第1のマスクを形成し、当該形成された前記第1のマスク及び前記ゲート電極をマスクとして、前記第1導電型の半導体層に所定の不純物をイオン注入することにより、第2導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第2のマスクを形成し、当該形成された前記第2のマスクを用いて、前記第1導電型の半導体層に所定の不純物をイオン注入することにより、前記第2導電型のドレイン領域に隣接するように第1導電型のエミッタ領域を形成するステップと、
少なくとも前記第2導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする半導体記憶装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、DRAMに代わる半導体メモリとして、FBC(Floating Body Cell)メモリが開発されている。このFBCメモリは、SOI(Silicon On Insulator)基板上にトランジスタを形成し、当該形成されたトランジスタのフローティングボディにホールを蓄積することにより、データ“1”を記憶し、フローティングボディからホールを放出することにより、データ“0”を記憶する。
【0003】
ところで、FBCにデータ“1”を書き込む方法としては、バイポーラトランジスタを用いて、フローティングボディにホールを注入して蓄積する方法が提案されている(例えば特許文献1参照)。
【0004】
かかるFBCは、例えばSOI基板上に形成されたNMOSFETに隣接するように、PNPバイポーラトランジスタを形成することにより構築される。
【0005】
具体的には、このFBCでは、半導体基板上に、埋め込み絶縁膜を介して、電気的に浮遊状態にあるP型フローティングボディが形成され、さらにこのP型フローティングボディ上には、ゲート絶縁膜を介してゲート電極が形成される。さらにこのFBCでは、P型フローティングボディの表面部分にチャネル領域が形成されると共に、当該P型フローティングボディの両側には、N型ソース領域及びN型ドレイン領域が形成される。
【0006】
さらに、N型ドレイン領域におけるP型フローティングボディ側と反対側に隣接するように、P型エミッタ領域が形成され、FBCのN型ドレイン領域をN型ベース領域として動作させると共に、P型フローティングボディをP型コレクタ領域として動作させることにより、PNPバイポーラトランジスタを形成する。
【0007】
かかるFBCの場合、PNPバイポーラトランジスタのP型エミッタ領域をエミッタ線に接続し、当該エミッタ線に正の電位を印加することにより、P型エミッタ領域から、N型ベース領域(N型ドレイン領域)を介して、P型コレクタ領域(P型フローティングボディ)に、ホールを注入することにより、P型フローティングボディにホールを蓄積することができる。
【0008】
しかし、FBCにバイポーラトランジスタを付加すると、メモリセルのセルサイズが大きくなるという問題があった。
【0009】
以下、バイポーラトランジスタを用いて、FBCにデータ“1”を書き込む方法に関する文献名を記載する。
【特許文献1】特開2005−79314号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、メモリセルのセルサイズを縮小することができる半導体記憶装置及びその方法を提供する。
【課題を解決するための手段】
【0011】
本発明の一態様による半導体記憶装置は、
半導体基板上に埋め込み絶縁膜を介して形成された第1導電型の半導体層と、
前記第1導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型の半導体層内において、前記ゲート電極の下方に形成され、第1導電型のコレクタ領域としても動作する第1導電型のフローティングボディ領域と、
前記第1導電型の半導体層内において、前記第1導電型のフローティングボディ領域の両側に形成された第2導電型のソース領域、及び第2導電型のベース領域としても動作する第2導電型のドレイン領域と、
前記第1導電型の半導体層内において、前記第2導電型のドレイン領域における前記第1導電型のフローティングボディ領域側と反対側に隣接するように形成された第1導電型のエミッタ領域と、
少なくとも前記第2導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする。
【0012】
また本発明の一態様による半導体記憶装置は、
半導体基板上に埋め込み絶縁膜を介して形成された第1導電型の半導体層と、
前記第1導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型の半導体層内において、前記ゲート電極の下方に形成され、第1導電型のコレクタ領域としても動作する第1導電型のフローティングボディ領域と、
前記第1導電型の半導体層内において、前記第1導電型のフローティングボディ領域の両側に形成された第2導電型のソース領域、及び第2導電型のベース領域としても動作する第2導電型のドレイン領域と、
前記第1導電型の半導体層内において、前記第2導電型のドレイン領域における前記第1導電型のフローティングボディ領域側と反対側に隣接するように形成された第1導電型のエミッタ領域と
を備え、前記第2導電型のソース領域は、結晶欠陥を有することを特徴とする。
【0013】
また本発明の一態様による半導体記憶装置の製造方法は、
半導体基板上に埋め込み絶縁膜を介して第1導電型の半導体層を形成するステップと、
前記第1導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第1のマスクを形成し、当該形成された前記第1のマスク及び前記ゲート電極をマスクとして、前記第1導電型の半導体層に所定の不純物をイオン注入することにより、第2導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第2のマスクを形成し、当該形成された前記第2のマスクを用いて、前記第1導電型の半導体層に所定の不純物をイオン注入することにより、前記第2導電型のドレイン領域に隣接するように第1導電型のエミッタ領域を形成するステップと、
少なくとも前記第2導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする。
【発明の効果】
【0014】
本発明の半導体記憶装置及びその方法によれば、メモリセルのセルサイズを縮小することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
(1)第1の実施の形態
図1に、本発明の第1の実施の形態によるFBC10A〜10Nをマトリクス状に配置することによって形成されたメモリセルアレイ20の一部の構成を示し、図2に、この第1の実施の形態によるFBC10Aの構成を示す。
【0017】
なお、図1は、メモリセルアレイ20のうち、4つのFBC10A〜10Dが形成された領域を上方から視認した場合の平面図を示し、図2(a)は、1つのFBC10Aが形成されている領域を上方から視認した場合の平面図を示し、図2(b)は、FBC10AをA−A線に沿って切断した場合の縦断面図を示す。
【0018】
かかるFBC10Aは、SOI基板上に形成されたNMOSFETに隣接するように、PNPバイポーラトランジスタを形成することにより構築される。
【0019】
具体的には、このFBC10Aでは、半導体基板30上に埋め込み絶縁膜40を介して形成された半導体層45には、電気的に浮遊状態にあるP型フローティングボディ50が形成される。なお、この半導体層50は、膜厚が100nm以下になるように形成されている。さらにP型フローティングボディ50上には、ゲート絶縁膜60を介して、ワード線としてのゲート電極70が形成され、当該ゲート電極70の側面には、側壁絶縁膜80A及び80Bが形成されている。
【0020】
このFBC10Aでは、P型フローティングボディ50の表面部分にチャネル領域(図示せず)が形成されると共に、当該P型フローティングボディ50の両側には、N型ソース領域90及びN型ドレイン領域100が形成される。
【0021】
このN型ドレイン領域100におけるP型フローティングボディ50側と反対側に隣接するように、P型エミッタ領域110が形成され、FBC10AのN型ドレイン領域100をN型ベース領域として動作させると共に、P型フローティングボディ50をP型コレクタ領域として動作させることにより、PNPバイポーラトランジスタを形成する。なお、P型フローティングボディ50、N型ソース領域90、N型ドレイン領域100及びP型エミッタ領域110からなる素子領域の周囲には、素子分離絶縁膜120が形成されている。
【0022】
ゲート電極70、N型ソース領域90及びP型エミッタ領域110の表面には、寄生抵抗を低減するためのシリサイド130A〜130Cが形成され、当該シリサイド130A〜130Cは、例えばコバルト(Co)やニッケル(Ni)などからなり、その膜厚は、例えば25nm程度である。これらのうち、シリサイド130Bが形成されたN型ソース領域90における、当該シリサイド130Bの底面と埋め込み絶縁膜40の上面との間の間隔(すなわちN型ソース領域90の厚さ)は、80nm以下になるように形成される。
【0023】
シリサイド130Bは、シリコンからなる半導体層45を消費することにより形成される。このため、例えばシリサイド130Bの膜厚が25nm程度であると共に、半導体層45の膜厚が55nm程度である場合には、N型ソース領域90の厚さは、30nm程度となる。なお、シリサイド130A〜130Cの上面には、層間絶縁膜140が形成されている。
【0024】
N型ソース領域90の表面に形成されたシリサイド130Bは、コンタクトプラグ150を介してアース線としてのソース線160に接続され、N型ドレイン領域100は、コンタクトプラグ170を介してビット線180に接続され、P型エミッタ領域110の表面に形成されたシリサイド130Cは、コンタクトプラグ190を介してエミッタ線200に接続されている。
【0025】
ところで、FBC10Aにデータ“1”を書き込む場合には、エミッタ線200に正の電位を印加し、N型ドレイン領域100をN型ベース領域として動作させると共に、P型フローティングボディ50をP型コレクタ領域として動作させることにより、P型エミッタ領域110からN型ドレイン領域100を介してP型フローティングボディ50にホールを注入することにより、当該P型フローティングボディ50にホールを蓄積する。
【0026】
本実施の形態の場合、半導体層45の厚さは、100nm以下になるように形成され、また、N型ソース領域90の厚さは、80nm以下になるように形成され、いずれも薄い厚さで形成されている。このように、少なくとも、半導体層45の厚さを100nm以下にするか、又はN型ソース領域90の厚さを80nm以下にすれば、P型フローティングボディ50に蓄積されたホールは、N型ソース領域90に流れ込んでも、当該N型ソース領域90に存在するエレクトロンと結合して消滅する。
【0027】
これにより、ホールが、N型ソース領域90を突き抜けて、当該N型ソース領域90に隣接するFBC10BのP型フローティングボディ(図示せず)に流れ込む現象、いわゆるバイポーラ・ディスターブ(Bipolar Disturb)が発生することを抑制することができる。
【0028】
従って、本実施の形態のように、FBC10Aは、ビット線180方向に隣接するFBC10Bとの間で、N型ソース領域90、シリサイド130B、コンタクトプラグ150及びソース線160を共有することができる。
【0029】
なお、半導体層45の厚さが100nmを超え、かつN型ソース領域90の厚さが80nmを超えると、ホールが、N型ソース領域90を突き抜けて、当該N型ソース領域90に隣接するFBC10BのP型フローティングボディに流れ込むバイポーラ・ディスターブが発生するという問題が生じる。
【0030】
因みに、N型ドレイン領域100の表面には、シリサイドが形成されていないため、当該N型ドレイン領域100の厚さは、N型ソース領域90よりシリサイド130の膜厚分だけ厚い。このため、P型エミッタ領域110からP型フローティングボディ50に移動中のホールが、当該N型ドレイン領域100に存在するエレクトロンと結合して消滅することを抑制することができる。
【0031】
ここで、図3に、比較例として、ビット線180方向に隣接するFBC300毎に独立してソース線350を設けた場合のメモリセルアレイ310の構成を示し、図4に、この比較例によるFBC300Aの構成を示す。因みに、図1及び図2に示された要素と同一のものには同一の符号を付して説明を省略する。
【0032】
なお、図3は、メモリセルアレイ310のうち、4つのFBC300A〜300Dが形成された領域を上方から視認した場合の平面図を示し、図4(a)は、1つのFBC300Aが形成されている領域を上方から視認した場合の平面図を示し、図4(b)は、FBC300AをA−A線に沿って切断した場合の縦断面図を示す。
【0033】
この比較例のメモリセル310の場合、FBC300AのN型ソース領域320と、当該FBDC300Aに隣接するFBC300BのN型ソース領域360とは、素子分離絶縁膜330によって電気的に分離される。これにより、N型ソース領域320に流れ込んだホールが、ビット線180方向に隣接するFBC300BのP型フローティングボディ(図示せず)に流れ込むバイポーラ・ディスターブが発生することを抑制する。
【0034】
ところで、N型ソース領域320にコンタクトプラグ340を介して接続されたアース線であるソース線350の電位は、0Vであるため、隣接するFBC300A及び300B間で、ソース線350を共有することが可能である。
【0035】
そこで、本実施の形態のように、バイポーラ・ディスターブの発生を抑制した上で、ビット線180方向に隣接するFBC10A及び10B間で、N型ソース領域90、シリサイド130B、コンタクトプラグ150及びソース線160を共有することにより、比較例の場合と比較して、セルサイズを15%程度縮小することができる。
【0036】
ここで、本実施の形態によるFBC10Aの製造方法について図5〜図12を用いて説明する。図5に示すように、まず、半導体基板400上に、埋め込み絶縁膜410及びP型半導体層420が順次積層されたSOI(Silicon on Insulator)基板430を用意する。なお、半導体基板400及びP型半導体層420は、例えばシリコンからなる。また、埋め込み絶縁膜410の膜厚は例えば25nmであり、P型半導体層420の膜厚は例えば55nmである。
【0037】
STI(Shallow Trench Isolation)法を用いて、P型半導体層420にエッチングを行って素子分離溝(図示せず)を形成し、当該素子分離溝に絶縁膜を埋め込むことにより、素子分離絶縁膜440を形成する。
【0038】
半導体層420及び素子分離絶縁膜440上に、熱酸化膜に数%の窒素を導入したオキシナイトライド膜と、ポリシリコン膜とを順次形成する。そして、ポリシリコン膜に例えばリン(P)などをイオン注入することにより、当該ポリシリコン膜を電気的に活性化する。図6に示すように、リソグラフィ及びRIEによって、ポリシリコン膜及びオキシナイトライド膜に順次パターニングを行うことにより、ゲート電極450及びゲート絶縁膜460を形成する。
【0039】
所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスク及びゲート電極450をマスクとして、例えばリンなどをイオン注入した後、リン(P)を拡散させるような熱処理を行うことにより、N型ソースエクステンション領域470A及びN型ドレインエクステンション領域470Bを形成する。なお、この場合、リンを例えば加速エネルギー15keV、ドーズ量1×1015cm−2でイオン注入する。
【0040】
半導体層420の全面にシリコン窒化膜などの絶縁膜を成膜した後、RIEによって、ゲート電極450の側面に側壁絶縁膜480A及び480Bを形成する。
【0041】
図7に示すように、所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスク、ゲート電極450及び側壁絶縁膜480A及び480Bをマスクとして、例えばヒ素(As)などをイオン注入した後、ヒ素を拡散させるような熱処理を行うことにより、N型ソース領域490A及びN型ドレイン領域490Bを形成する。なお、この場合、ヒ素を例えば加速エネルギー15keV、ドーズ量1×1015cm−2でイオン注入する。
【0042】
所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスクをマスクとして、例えばボロン(B)をイオン注入した後、ボロンを拡散させるような熱処理を行うことにより、P型エミッタ領域500を形成する。なお、この場合、ボロンを例えば加速エネルギー10keV、ドーズ量1×1015cm−2でイオン注入する。
【0043】
図8に示すように、素子分離絶縁膜440、半導体層420、側壁絶縁膜480A及び480B並びにゲート電極450の全面に、シリコン窒化(SiN)膜510及びシリコン酸(SiO)膜520を順次形成する。
【0044】
図9に示すように、リソグラフィ及びRIEによって、シリコン酸化膜520及びシリコン窒化膜510に順次パターニングを行うことにより、素子分離絶縁膜440、P型エミッタ領域500、ゲート電極450、側壁絶縁膜480B及びN型ソース領域490A上に形成されているシリコン酸化膜520及びシリコン窒化膜510を除去することにより、N型ドレイン領域490B上に形成されているシリコン窒化膜510及びシリコン酸化膜520のみを残置する。
【0045】
図10に示すように、コバルト、ニッケルなどの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、P型エミッタ領域500、ゲート電極450及びN型ソース領域490Aの表面部分に、シリサイド530A〜530Cを形成する。続いて、シリコン酸化膜520上に存在する未反応の金属膜を、例えばウエットエッチングによって除去した後、シリコン窒化膜510及びシリコン酸化膜520を除去する。
【0046】
図11に示すように、層間絶縁膜540を全面に形成した後、リソグラフィ及びRIEによって、所望の領域を除去し、コンタクトホール(図示せず)を形成する。そして、このコンタクトホールを埋め込むように、タングステン(W)を堆積して成膜することにより、タングステン膜を形成する。その後、CMP法によって、タングステン膜を平坦化し、コンタクトプラグ550及び560を形成する。
【0047】
層間絶縁膜570を全面に形成した後、リソグラフィ及びRIEによって、所望の領域を除去し、配線溝(図示せず)を形成する。そして、この配線溝を埋め込むように、銅(Cu)を堆積して成膜することにより、銅膜を形成する。続いて、CMP法によって、銅膜を平坦化し、エミッタ線580及びソース線590を形成する。
【0048】
図12に示すように、層間絶縁膜600を全面に形成した後、リソグラフィ及びRIEによって、層間絶縁膜540、570及び600のうちの所望の領域を除去し、コンタクトホール(図示せず)を形成する。そして、このコンタクトホールを埋め込むように、タングステン(W)を堆積して成膜することにより、タングステン膜を形成する。その後、CMP法によって、タングステン膜を平坦化し、コンタクトプラグ610を形成する。
【0049】
図示しない層間絶縁膜を全面に形成した後、リソグラフィ及びRIEによって、所望の領域を除去し、配線溝(図示せず)を形成する。そして、この配線溝を埋め込むように、銅(Cu)を堆積して成膜することにより、銅膜を形成する。続いて、CMP法によって、銅膜を平坦化してビット線620を形成することにより、FBC630を製造する。
【0050】
(2)第2の実施の形態
図13に、本発明の第2の実施の形態によるFBC700の構成を示す。なお、図13(a)は、FBC700を上方から視認した場合の平面図を示し、図13(b)は、FBC700をA−A線に沿って切断した場合の縦断面図を示す。また、図2に示された要素と同一のものには同一の符号を付して説明を省略する。
【0051】
かかるFBC700は、第1の実施の形態と同様に、SOI基板上に形成されたNMOSFETに隣接するように、PNPバイポーラトランジスタを形成することにより構築される。
【0052】
本実施の形態の場合、N型ドレイン領域100は、コンタクトプラグ710を介してパッド電極720に接続され、当該パッド電極720は、コンタクトプラグ730を介してビット線180に接続されている。
【0053】
パッド電極720は、ソース線160及びエミッタ線200が形成された配線層に形成される。また、コンタクトプラグ710は、第1の実施の形態の図11に相当する工程を実行することにより、コンタクトプラグ150及び190を形成する際に形成される。
【0054】
この場合、N型ドレイン領域100上に形成されているコンタクトプラグ710のアスペクト比(深さ/幅)は、第1の実施の形態におけるコンタクトプラグ170と比較して、半分程度に低減することが可能になる。例えば、第1の実施の形態におけるコンタクトプラグ170のアスペクト比が、10程度である場合には、本実施の形態におけるコンタクトプラグ710のアスペクト比は、5程度に低減することが可能になる。
【0055】
ところで、本実施の形態の場合、半導体層45の膜厚は、例えば55nm程度になるように薄い膜厚で形成されている。この場合、第1の実施の形態のように、コンタクトプラグ170のアスペクト比が大きいと、コンタクトホールを形成する際、オーバエッチングによってN型ドレイン領域100の表面部分が除去されるおそれがある。
【0056】
N型ドレイン領域100の表面部分が除去され、N型ドレイン領域100の厚さがさらに薄くなると、P型エミッタ領域110からP型フローティングボディ50に移動中のホールが、当該N型ドレイン領域100内に存在するエレクトロンと結合して消滅し、P型フローティングボディ50に到達しない不都合が生じることがある。
【0057】
これに対して、本実施の形態のように、N型ドレイン領域100上に形成されているコンタクトプラグ710のアスペクト比を、第1の実施の形態におけるコンタクトプラグ170と比較して、半分程度に低減することにより、N型ドレイン領域100上にコンタクトホールを形成する際に、オーバエッチングを抑制することができ、従ってN型ドレイン領域100の厚さを確保することができる。これにより、P型エミッタ領域110からP型フローティングボディ50に移動中のホールが、当該N型ドレイン領域100に存在するエレクトロンと結合して消滅することを抑制することができる。
【0058】
また、本実施の形態によれば、第1の実施の形態と同様に、ビット線180方向に隣接するFBC700間で、N型ソース領域90、シリサイド130B、コンタクトプラグ150及びソース線160を共有することができ、これによりセルサイズを縮小することができる。
【0059】
(3)第3の実施の形態
図14に、本発明の第3の実施の形態によるFBC800の構成を示す。なお、図13(a)は、FBC800を上方から視認した場合の平面図を示し、図14(b)は、FBC800をA−A線に沿って切断した場合の縦断面図を示す。また、図13に示された要素と同一のものには同一の符号を付して説明を省略する。
【0060】
かかるFBC800は、第1の実施の形態と同様に、SOI基板上に形成されたNMOSFETに隣接するように、PNPバイポーラトランジスタを形成することにより構築される。
【0061】
本実施の形態の場合、N型ソース領域810内には、いわゆる結晶欠陥820が形成されている。なお、結晶欠陥には、線状の線欠陥(転位)や点状の点欠陥などがあり、点欠陥には、原子が格子点にない空孔タイプと、格子点の間に余分な原子が入った格子間原子タイプとがある。
【0062】
これにより、FBC800にデータ“1”を書き込む際、P型フローティングボディ50に蓄積されたホールは、N型ソース領域810に流れ込んでも、結晶欠陥820の存在によって、当該結晶欠陥820が形成された位置でエレクトロンと結合して消滅する。
【0063】
よって、ホールが、N型ソース領域810を突き抜けて、当該N型ソース領域810に隣接するFBCのP型フローティングボディ(図示せず)に流れ込む現象、いわゆるバイポーラ・ディスターブが発生することを抑制することができる。
【0064】
このように、N型ソース領域810内に形成された結晶欠陥820によって、バイポーラ・ディスターブの発生を抑制することにより、第1及び第2の実施の形態のように、シリサイド130B及び半導体層45の膜厚に対する制約がなくなり、その分、トランジスタの設計を行い易くすることができる。
【0065】
また、本実施の形態の場合、N型ドレイン領域100の表面には、シリサイド130Dが形成されている。このように、N型ドレイン領域100の表面にシリサイド130Dを形成しても、半導体層45の厚さを厚くすれば、P型エミッタ領域110からP型フローティングボディ50に移動中のホールが、当該N型ドレイン領域100に存在するエレクトロンと結合して消滅することを抑制することができる。なお、本実施の形態の場合には、P型エミッタ領域110の表面には、シリサイドは形成されていない。また、シリサイド130A、130B及び130Dは形成しなくても良い。
【0066】
さらに、本実施の形態によれば、第1の実施の形態と同様に、ビット線180方向に隣接するFBC800間で、N型ソース領域810、シリサイド130B、コンタクトプラグ150及びソース線160を共有することができ、これによりセルサイズを縮小することができる。
【0067】
ここで、本実施の形態によるFBC800の製造方法について図15〜図18を用いて説明する。本実施の形態の場合、第1の実施の形態の図5〜図7における工程と同一の工程を実行した後、図15に示すように、N型ドレイン領域490B、ゲート電極450及びN型ソース領域490Aの表面部分に、シリサイド900A〜900Cを形成する。そして、層間絶縁膜910を全面に形成した後、リソグラフィ及びRIEによって、所望の領域を除去し、コンタクトホール920A〜920Cを形成する。
【0068】
図16に示すように、リソグラフィによって、コンタクトホール920Cを通じて、N型ソース領域490Aのみに選択的にゲルマニウム(Ge)のイオン注入を行うことにより、N型ソース領域490Aに結晶欠陥930を形成する。なお、この場合、ゲルマニウムを例えば加速エネルギー15keV、ドーズ量1×1015cm−2でイオン注入する。また、ゲルマニウムではなく、シリコン(Si)やキセノン(Xe)など、他の種々の不純物を注入しても良い。
【0069】
図17に示すように、コンタクトホール920A〜920Cを埋め込むように、タングステン(W)を堆積して成膜することにより、タングステン膜を形成する。その後、CMP法によって、タングステン膜を平坦化し、コンタクトプラグ930A〜930Cを形成する。
【0070】
層間絶縁膜940を全面に形成した後、リソグラフィ及びRIEによって、所望の領域を除去し、溝(図示せず)を形成する。そして、この溝を埋め込むように、銅(Cu)を堆積して成膜することにより、銅膜を形成する。続いて、CMP法によって、銅膜を平坦化し、エミッタ線950、パッド電極960及びソース線970を形成する。
【0071】
図18に示すように、層間絶縁膜980を全面に形成した後、リソグラフィ及びRIEによって、層間絶縁膜980のうちの所望の領域を除去し、コンタクトホール(図示せず)を形成する。そして、このコンタクトホールを埋め込むように、タングステン(W)を堆積して成膜することにより、タングステン膜を形成する。その後、CMP法によって、タングステン膜を平坦化し、コンタクトプラグ990を形成する。
【0072】
図示しない層間絶縁膜を全面に形成した後、リソグラフィ及びRIEによって、所望の領域を除去し、配線溝(図示せず)を形成する。そして、この配線溝を埋め込むように、銅(Cu)を堆積して成膜することにより、銅膜を形成する。続いて、CMP法によって、銅膜を平坦化してビット線1000を形成することにより、FBC1010を製造する。
【0073】
(4)第4の実施の形態
図19に、本発明の第4の実施の形態によるFBC1020の構成を示す。なお、図19(a)は、FBC1020を上方から視認した場合の平面図を示し、図13(b)は、FBC1020をA−A線に沿って切断した場合の縦断面図を示す。また、図2に示された要素と同一のものには同一の符号を付して説明を省略する。
【0074】
かかるFBC1020は、第1の実施の形態と同様に、SOI基板上に形成されたNMOSFETに隣接するように、PNPバイポーラトランジスタを形成することにより構築される。
【0075】
本実施の形態の場合、N型ドレイン領域1030に選択シリコン成長を行うことにより、当該N型ドレイン領域1030の厚さは、N型ソース領域90より厚くなるように形成されている。この場合、N型ソース領域90の厚さは、30nm程度であるのに対して、N型ドレイン領域1030の厚さは、100nm程度にすることができる。
【0076】
また、本実施の形態の場合、N型ドレイン領域1030の表面には、シリサイド130Eが形成されている。このように、N型ドレイン領域1030の表面にシリサイド130Eを形成しても、N型ドレイン領域1030の厚さが厚いため、P型エミッタ領域110からP型フローティングボディ50に移動中のホールが、当該N型ドレイン領域1030に存在するエレクトロンと結合して消滅することを抑制することができる。なお、本実施の形態の場合には、P型エミッタ領域110の表面には、シリサイドは形成されていない。
【0077】
また、本実施の形態によれば、第1の実施の形態と同様に、ビット線180方向に隣接するFBC1020間で、N型ソース領域90、シリサイド130B、コンタクトプラグ150及びソース線160を共有することができ、これによりセルサイズを縮小することができる。
【0078】
(5)他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、SOI基板上に形成されたPMOSFETに隣接するように、NPNバイポーラトランジスタを形成しても良い。
【図面の簡単な説明】
【0079】
【図1】本発明の第1の実施の形態によるメモリセルアレイの構成を示す平面図である。
【図2】本発明の第1の実施の形態によるFBCの構成を示す平面図及び断面図である。
【図3】比較例によるメモリセルアレイの構成を示す平面図である。
【図4】比較例によるFBCの構成を示す平面図及び断面図である。
【図5】本発明の第1の実施の形態によるFBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図6】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図7】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図8】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図9】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図10】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図11】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図12】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図13】本発明の第2の実施の形態によるFBCの構成を示す平面図及び断面図である。
【図14】本発明の第3の実施の形態によるFBCの構成を示す平面図及び断面図である。
【図15】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図16】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図17】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図18】同FBCの製造方法における工程別素子の断面構造を示す縦断面図である。
【図19】本発明の第4の実施の形態によるFBCの構成を示す平面図及び断面図である。
【符号の説明】
【0080】
10、700、800、1020 FBC
30 半導体基板
40 埋め込み絶縁膜
45 半導体層
50 P型フローティングボディ
60 ゲート絶縁膜
70 ゲート電極
90、810 N型ソース領域
100、1030 N型ドレイン領域
110 N型エミッタ領域
130 シリサイド
150、170、190、710、730 コンタクトプラグ
160 ソース線
180 ビット線
200 エミッタ線
720 パッド電極
820 結晶欠陥




 

 


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