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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−19177(P2007−19177A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−197835(P2005−197835)
出願日 平成17年7月6日(2005.7.6)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 小野 瑞城
要約 課題
電流駆動力の揺らぎが抑制されたショットキー型MOSFETを提供する。

解決手段
半導体層と、前記半導体基板上に対向して形成された、金属または金属珪化物よりなる1対のソース領域およびドレイン領域と、少なくとも前記ソース領域およびドレイン領域の間の前記半導体層上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成され、且つ前記第一の絶縁膜よりも誘電率が高い第二の絶縁膜と、前記第二の絶縁膜上に形成されたゲート電極とを含み、前記ソース領域と前記ドレイン領域との対向方向に測った前記第二の絶縁膜の長さが、前記ソース領域と前記ドレイン領域との前記対向方向に測った前記ゲート電極の長さよりも短い事を特徴とする。
特許請求の範囲
【請求項1】
半導体層と、
前記半導体基板上に対向して形成された、金属または金属珪化物よりなる1対のソース領域およびドレイン領域と、
少なくとも前記ソース領域およびドレイン領域の間の前記半導体層上に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成され、且つ前記第一の絶縁膜よりも誘電率が高い第二の絶縁膜と、
前記第二の絶縁膜上に形成されたゲート電極と、
を含み、前記ソース領域と前記ドレイン領域との対向方向に測った前記第二の絶縁膜の長さが、前記ソース領域と前記ドレイン領域との前記対向方向に測った前記ゲート電極の長さよりも短い事を特徴とする半導体装置。
【請求項2】
前記第二の絶縁膜は、前記ソース領域および前記ドレイン領域と互いの端部が一致するか重なる領域を有する事を特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート電極は、前記ソース領域および前記ドレイン領域の少なくとも一部と重なる領域を有し、その重なる領域に空隙を有する事を特徴とする請求項1または2の何れかに記載の半導体装置。
【請求項4】
前記ソース領域と前記ドレイン領域の前記対向方向に測った前記第一の絶縁膜の長さが、前記ソース領域と前記ドレイン領域の前記対向方向に測った前記第二の絶縁膜の長さよりも長い事を特徴とする請求項1から3の何れかに記載の半導体装置。
【請求項5】
前記第一の絶縁膜が酸化シリコン膜または窒化シリコン膜であり、前記第二の絶縁膜は金属を含む事を特徴とする請求項1から4の何れかに記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、ショットキー型電界効果トランジスタに関する。
【背景技術】
【0002】
MOS型電界効果トランジスタを数十nmまでスケールダウンするためには、解決しなければならない問題がいくつかある。第1は、極薄のゲート絶縁膜の大きなトンネル電流であり、第2はポリシリコンゲート電極からの不純物元素のB(硼素)等の拡散であり、第3の問題は極薄で且つ低抵抗のソース/ドレイン領域の形成である。
【0003】
第1と第2の問題は、高誘電率ゲート絶縁膜と金属ゲート電極で解決されると考えれており、第3の問題については、ショットキー障壁シリサイドソース・ドレイン構造が提案されている(例えば非特許文献1参照)。この構造は、シリサイドとシリコンの界面が急峻な原子界面を有していることを利用したものである。
【非特許文献1】Solid-State Electronics 48 (2004) 1987-1992
【発明の開示】
【発明が解決しようとする課題】
【0004】
まず、上述したショットキー型電界効果トランジスタの、本発明者の知見に基づく問題点について説明する。従来知られたショットキー型電界効果トランジスタの代表的な断面図を図24に示す。ここではNチャネル電界効果トランジスタを例に取って示す。図24に示すように、従来の電界効果トランジスタは、半導体基板1上にトレンチ素子分離法により素子分離領域2が形成されている。半導体基板1内には、B(硼素)イオン注入によりNチャネル領域3が形成されている。Nチャネル領域3上には酸化シリコンより高い誘電率を有する金属酸化物等の絶縁膜によりゲート絶縁膜4が形成されており、ゲート絶縁膜4上には、スパッタ法により厚さ100nmの高融点金属が堆積されゲート電極5が形成されている。また、ゲート電極5を挟む様にシリサイド層の形成によりソース・ドレイン領域6が形成されている。ゲート電極は電流駆動力確保のため、通常ソース・ドレイン領域の端部と重なるように形成される。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【0005】
上述した従来の電界効果トランジスタに於いては、素子の動作速度を速める事を目的として、ゲート電極は低抵抗の高融点金属で形成されている。さらに、ゲート絶縁膜は電流駆動力を増す為、およびチャネル領域の電位に対するゲート電極の制御性を向上させる為と、厚く形成する事によりゲート電流を抑制する為に、酸化シリコンより誘電率の高い材料、すなわち金属酸化物等の高誘電体材料で形成されている。
【0006】
チャネル領域とゲート電極との間の容量結合の強さは、絶縁膜の幾何学的な意味での膜厚と酸化シリコンの誘電率(3.9)との積をその絶縁膜の誘電率で割った「酸化膜換算膜厚」で決まる。そのため、絶縁膜を高誘電体材料で形成すると、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート絶縁膜を厚く形成する事が可能となる。それ故、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート電流を抑制する事が可能となる。
【0007】
ところで、ゲート絶縁膜に従来の酸化シリコンと異なる誘電率の高い材料を用いた場合の、ゲート電圧に対するドレイン電流の依存性のシミュレーション結果を図1に示す。この図より、ソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜端とが揃っていれば(図中に□で示す場合)最も大きなドレイン電流が得られるが、両者が揃っていないと、両者が重なっている場合(図中に○で示す場)も、両者の間にオフセットがある場合(図中に△で示す場合)も、電流値の減少を引き起こしてしまうことがわかる。それ故、両者の位置関係には微妙な調整が要求される。この事は、高電流駆動力化の妨げとなっている。
【0008】
なお、このシミュレーションに用いた素子は、チャネル長35nm、ソース・ドレイン領域とゲート電極との重なり長3nm、ゲート絶縁膜の酸化膜換算膜厚1nm、ソース・ドレインは接合深さ10nmの金属で形成されており、図1はドレイン電圧(VD)=0.6Vに於けるドレイン電流の単位幅(1μm)あたりの値を示す。なお、ソース電圧(Vs)=基板電圧(VSUB)=0Vとしている。ゲート絶縁膜の誘電率は19.5(従来の酸化シリコンの誘電率の5倍)とする。
【0009】
ソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜端との相対的な位置関係により電流駆動力が影響される事は、次の理由に依る。先ず、ソース・ドレイン領域とゲート絶縁膜との間にオフセットがある場合を考える。この場合には図2に断面模式図を示す様に、ゲート絶縁膜とソース・ドレイン領域との間に於いて、ゲート電極と半導体基板との間の領域7は層間絶縁膜またはゲート側壁(不図示)等の、ゲート絶縁膜よりも誘電率の低い物質により充填されている。この事は、この領域のみゲート絶縁膜が誘電率の低い材料で形成されている事と等価である。すなわち、この領域のみはチャネルの他の領域と比べるとゲート電極の制御性が低く、その結果として素子がオンとなる状態すなわちゲートにn型電界効果トランジスタの場合には正の電位を、p型電界効果トランジスタの場合には負の電位を印加した場合に、チャネルの他の領域に比べて抵抗が高い。その結果として、素子のオン状態の抵抗値が高くなり電流駆動力が低くなってしまう。図1に示した、ソース・ドレイン領域とゲート絶縁膜との間にオフセットがある場合に、電流駆動力が低下する事はこの様な理由に依る。
【0010】
次にソース・ドレイン領域とゲート絶縁膜との間に重なりがある場合を考える。図24のAに相当する箇所の模式的拡大図を図3に示す様に、この場合にはゲート絶縁膜4を貫く電気力線によりソース領域6とチャネル領域3との間に容量結合が形成される。ゲート絶縁膜に高誘電率材料を用いた場合には、従来の酸化シリコンをゲート絶縁膜に用いた場合と比べて絶縁膜の誘電率は高く、且つ上に記した様にゲート絶縁膜の幾何学的な意味での膜厚は厚いので、ソース領域6とチャネル領域3との間に形成される容量結合は強い。その結果として、チャネル領域3の電位はソース領域6の電位に近づけられる事になる。この事により、ソース領域6とチャネル領域3との間に形成されるショットキー障壁は厚くなるので、キャリアがその障壁をトンネル効果で透過する確率は低下する。すなわち、その領域の抵抗が増す。その結果として電流駆動力は低下してしまう。図1に示した、ソース・ドレイン領域とゲート絶縁膜の端部との間に重なりがある場合に、電流駆動力が低下する事はこの様な理由に依る。
【0011】
それ故、ショットキー電界効果トランジスタに於いて高い電流駆動力を得る為には、ソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜端との相対的な位置関係に微妙な調節が要求される。ここに例を示した様に、ソース・ドレイン領域とゲート電極との間に通常は重なりがあるので、最も大きな電流駆動力を実現する為には、ゲート絶縁膜はゲート電極よりも短く形成されている必要がある。ソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜端との相対的な位置関係を変えた場合の、ドレイン電流のシミュレーション結果を図4に示す。
【0012】
このシミュレーションに用いた素子は、チャネル長35nm、ソース・ドレイン領域とゲート電極との重なり長3nm、ゲート絶縁膜の酸化膜換算膜厚1nm、ソース・ドレインは接合深さ10nmの金属からなるものであり、図4は、素子のドレイン電圧(VD)=ゲート電圧(VG )=0.6Vに於けるドレイン電流の単位幅(1μm)あたりの値を示す。なお、ソース電圧(Vs)=基板電圧(VSUB)=0Vとしている。ゲート絶縁膜の誘電率は19.5(従来の酸化シリコンの誘電率の5倍)としている。
【0013】
図4において、縦軸はドレイン電流値、横軸はソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜端との相対的な位置関係を表し、横軸の値のゼロを境に、右は両者の間にオフセットのある場合で値はオフセット長を表し、左は両者の間に重なりのある場合で値は重なり長を表す。図4の場合には、上に記した二つの理由の拮抗により電流値が最大となるのはオフセットが1nmある場合、即ちゲート絶縁膜がゲート電極よりも左右各々、2nm凹んでいる場合であるが、この状態から両者の位置関係が僅か1nmずれただけで電流値は急激に減少している。
【0014】
この様にショットキー電界効果トランジスタに於いて高い電流駆動力を得る為には、ソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜端との相対的な位置関係に微妙な調節が要求される。電流駆動力が最大となる様に両者の位置関係を指定したとしても、製造工程の揺らぎに起因して両者の位置関係にも揺らぎが生ずる。製造工程の揺らぎを原子が数ケ、典型的には1nm程度以下に抑える事は極めて困難であり、この事は図4に示す様に電流駆動力の急激な減少を引き起こすので、素子の電流駆動力の平均値は大幅に減少し、その結果として高電流駆動力化の障害となっていた。
【0015】
本発明は、上記問題点を解決するために成されたもので、その目的はソース・ドレイン領域とチャネル領域との境界と、ゲート絶縁膜との相対的な位置関係の変動に伴う電流駆動力の低下を抑制し、その結果として十分な高速動作の可能な高性能の微細半導体装置を提供する事にある。
【課題を解決するための手段】
【0016】
上記目的を達成する為に本発明の半導体装置は、半導体層と、前記半導体基板上に対向して形成された、金属または金属珪化物よりなる1対のソース領域およびドレイン領域と、少なくとも前記ソース領域およびドレイン領域の間の前記半導体層上に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成され、且つ前記第一の絶縁膜よりも誘電率が高い第二の絶縁膜と、前記第二の絶縁膜上に形成されたゲート電極とを含み、前記ソース領域と前記ドレイン領域との対向方向に測った前記第二の絶縁膜の長さが、前記ソース領域と前記ドレイン領域との前記対向方向に測った前記ゲート電極の長さよりも短い事を特徴とする。
【発明の効果】
【0017】
本発明の半導体装置は、ショットキー型電界効果トランジスタであり、ゲート絶縁膜はゲート電極に近い側は誘電率が高く、基板に近い側は誘電率が低い積層絶縁膜であり、且つ少なくとも誘電率の高い層は、ゲート電極よりも短く形成されている。
【0018】
その結果としてゲート絶縁膜を従来の酸化シリコンのみで形成した場合と比べるとゲート絶縁膜の幾何学的な意味の厚さを厚く形成する事が可能になる為に、チャネル領域の電位に対するゲート電極の制御性を高く保ちつつゲート絶縁膜を貫いて流れる電流を抑制する事が可能となる。
【0019】
その一方で、ゲート絶縁膜を誘電率の高い材料のみで形成した場合と比べると、誘電率の高い材料よりなる膜が半導体基板から離れて形成されているので、ソース・ドレイン領域とチャネル領域との境界と、誘電率の高い材料よりなる膜の端との相対的な位置が電流駆動力に及ぼす影響が抑制される。この事により、加工の揺らぎに起因する電流駆動力の揺らぎが抑制され、その結果として高速動作の可能な高性能の微細半導体装置が実現される。
【発明を実施するための最良の形態】
【0020】
実施形態の説明に先立ち、本発明について概説する。図5は、本発明の電界効果トランジスタの模式的な構造を示す断面図である。本発明の電界効果トランジスタのゲート絶縁膜10は、半導体基板側絶縁膜8の誘電率が低くゲート電極側絶縁膜9の誘電率が高い積層膜よりなる。ゲート絶縁膜構造以外は、図4にシミュレーション結果を示した素子(即ち図2)と同様である。
【0021】
図5に示した素子に対する、ドレイン電圧(VD)=ゲート電圧(VG)=0.6Vに於けるドレイン電流の単位幅(1μm)あたりの値のシミュレーション結果を、図6に示す。なお、ソース電圧(VS)=基板電圧(VSUB)=0Vとしている。また、ソース・ドレイン領域とゲート電極との重なりは、夫々3nmである。
【0022】
図6において、縦軸はドレイン電流値、横軸はソース・ドレイン領域とチャネル領域との境界と、高誘電率ゲート絶縁膜端との相対的な位置関係を表す。横軸の値のゼロを境に、右は両者の間にオフセットのある場合で値はオフセット長を表し、左は両者の間に重なりのある場合で値は重なり長を表す。
【0023】
また、図6において、○で示すのは誘電率19.5の単層ゲート絶縁膜の場合(図4に示したものと同一)、□で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.9nm)の膜と、半導体基板側が誘電率=3.9(酸化膜換算膜厚=0.1nm)の膜との積層ゲート絶縁膜の場合、△で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.8nm)の膜と、半導体基板側が誘電率=3.9(酸化膜換算膜厚=0.2nmの膜)との積層ゲート絶縁膜の場合、▽で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.7nm)の膜と、半導体基板側が誘電率=3.9(酸化膜換算膜厚=0.3nm)の膜との積層ゲート絶縁膜の場合、である。
【0024】
このシミュレーションに於いては、半導体基板側にある誘電率=3.9の膜の端はゲート電極に揃えて加工されているとしたが、ゲート電極の周囲を覆っている層間絶縁膜の誘電率=3.9として計算を行ったので、半導体基板側にある誘電率=3.9の膜の端がどこにあるとしても、図6に示した結果は影響を受けない。
【0025】
図6を見るとゲート絶縁膜を、半導体基板側は誘電率が低くゲート電極側は誘電率が高い積層膜とすると、ソース・ドレイン領域とチャネル領域との境界と、高誘電率膜の端(上述の理由により、半導体基板側の低誘電率膜の端がどこにあるかは結果に影響しないので、これはゲート絶縁膜の端と言い換えても良い)との相対的な位置関係を変える事に伴うドレイン電流値の変動は、ゲート絶縁膜が高誘電率膜の単層構造である場合(図中に○で示す場合)に比べて極めて効果的に抑制されている事が判る。特に注目すべきは、高誘電率ゲート絶縁膜とソース・ドレインとの重なり長が小さい場合に、即ち高誘電率絶縁膜の端がゲート電極よりも凹んでいる場合に、その効果がより大きく現れるであることである。
【0026】
上記の理由は次の通りである。図5に模式的に断面を示した構造に於いては、ゲート絶縁膜の内で誘電率の高い材料よりなる領域は半導体基板より離れている。それ故、ソース・ドレイン領域とチャネル領域との境界と、高誘電率材料よりなる膜の端との相対的な位置関係のドレイン電流に与える影響は抑制される。この事は今回の検討で新たに得られた知見である。
【0027】
また、図6を見ると、ゲート絶縁膜を積層にした場合には、ゲート絶縁膜が高誘電率材料の単層膜である場合と比べて、特にソース・ドレイン領域と高誘電率ゲート絶縁膜とが重なっている場合に於ける電流駆動力の向上が著しい。この事の理由は次の通りである。
【0028】
図5の構造に於いては、ゲート絶縁膜の半導体基板側は低誘電率材料で形成されている。それ故、従来の素子に於いてソース・ドレイン領域とゲート絶縁膜とが重なっている場合に電流駆動力が低下する理由であるところの、ゲート絶縁膜を貫く電気力線に依るソース領域とチャネル領域との間に形成される容量結合は、ゲート絶縁膜が高誘電率材料よりなる単層膜である場合に比べると弱くなる。それ故、ソース・ドレイン領域と高誘電率ゲート絶縁膜とが重なっている場合における電流駆動力は、ゲート絶縁膜が高誘電率材料の単層膜である場合に比べて大幅に向上している。
【0029】
その結果として、ゲート絶縁膜を積層膜とした場合には、殊にソース・ドレイン領域と、ゲート絶縁膜の内で高誘電率材料よりなる層とが重なっている場合に、ソース・ドレイン領域とチャネル領域との境界と、高誘電率ゲート絶縁膜端との相対的な位置に対するドレイン電流値の依存性が抑制されている。従って、ソース・ドレイン領域の端部と、ゲート絶縁膜の内で高誘電率材料よりなる層の端部とが一致する、或いは重なっている事が望ましい。この事もまた今回の検討で新たに得られた知見である。
【0030】
この様にゲート絶縁膜を、ゲート電極側が高誘電率材料、半導体基板側が低誘電率材料、の積層絶縁膜とする事は、従来技術に関して説明したと同様に、チャネル領域の電位に対するゲート電極の制御性を保ちつつ、ゲート電流を抑制する事を可能にすると共に、図6に関して記した通りに、ゲート絶縁膜を貫く電気力線に依るソース領域とチャネル領域との間の容量結合を抑制する事が可能となると言う利点があるが、後者の利点を有効に実現する為には、ゲート絶縁膜の内で半導体基板に近い層を、誘電率の低い材料で形成する事が好ましい。それ故、この半導体基板に近い層は酸化シリコン(誘電率=3.9)で形成すると、本発明の効果が殊に有効に得られる。
【0031】
また、ゲート絶縁膜の内で半導体基板に接する層を酸化シリコンで形成すると、半導体基板との界面に形成される界面準位が低く抑えられ、その結果としてその準位に存在する電荷に依るキャリアの散乱が抑制されてキャリアの移動度が向上し、高い電流駆動力が得られると言う利点もまた得られる。
【0032】
図6を見ると、半導体基板側に形成されている酸化シリコンの層の厚さが0.2nm以上あると、ソース・ドレイン領域と高誘電率ゲート絶縁膜との端が一致し(即ち、横軸が0)、且つゲート絶縁膜が誘電率=19.5の単層膜の場合よりも大きなドレイン電流が得られ、さらに酸化シリコン層の厚さが0.3nm以上であると、ゲート絶縁膜が誘電率=19.5の単層膜である場合に最もドレイン電流の大きくなる場合よりも大きなドレイン電流が得られている事が判る。
【0033】
それ故、ゲート絶縁膜の内で半導体基板に近い層を酸化シリコンで形成する場合に、その厚さは0.2nm以上である事が好ましく、0.3nm以上であると更に好ましい。一方、ゲート絶縁膜に高誘電率材料を用いる理由は、それによりゲート絶縁膜の幾何学的な意味での膜厚を厚くする事によりゲート電流を抑制する事にある。それ故、半導体基板に近い層をあまり厚く形成すると、チャネル領域の電位に対するゲート電極の制御性を保つ事を目的としてゲート絶縁膜の全酸化膜換算膜厚を薄く保つ為には、ゲート電極側のゲート絶縁膜の膜厚を薄く形成する必要が生ずる。この事はゲート電流の増大を引き起こすので好ましくない。それ故、半導体基板に近い層の酸化膜換算膜厚は、ゲート絶縁膜の全酸化膜換算膜厚の半分程度に抑える事が好ましい。ここに示した例に於いては、ゲート絶縁膜の全酸化膜換算膜厚は1nmとしているので、半導体基板に近い層の酸化膜換算膜厚は0.5nm程度以下である事が好ましい。
【0034】
また、上に記した様にゲート絶縁膜を、ゲート電極側が高誘電率材料、半導体基板側が低誘電率材料の積層絶縁膜とすると、殊にソース・ドレイン領域とチャネル領域との境界と、高ゲート絶縁膜とが重なる場合の電流駆動力が向上し、ソース・ドレイン領域とチャネル領域との境界と、高ゲート絶縁膜の端との位置に対するドレイン電流の依存性は抑制される。
【0035】
つまり、ゲート絶縁膜を、ゲート電極側が高誘電率材料、半導体基板側が低誘電率材料の積層絶縁膜とすると、ソース・ドレイン領域とゲート絶縁膜との重なりが無いと電流駆動力が低下するが、両者に重なりがあれば、その長さのドレイン電流に対する影響は極めて小さい事が判る。図6より、ソース・ドレイン領域と高誘電率ゲート絶縁膜とのオフセットが1nmまでは高いドレイン電流が得られるが、安全を考えるとソース・ドレイン領域と高誘電率ゲート絶縁膜は、互いの端部が一致するか重なるようにするのがよい。
【0036】
それ故、高誘電率材料とソース・ドレイン領域とが重なりを持つ事は電流駆動力にとって大切であるが、その長さは本質的ではない。一方、素子の寄生容量に鑑みると、高誘電率材料とソース・ドレイン領域とが重なりを持つ事は、寄生容量の増大につながるので好ましくない。この事に鑑みると、ソース・ドレイン領域とゲート電極との重なり領域の内で、高誘電率材料で形成されたゲート絶縁膜のある領域以外の領域は、誘電率の低い材料で形成されている事が好ましい。殊に空隙であると誘電率は極めて低くなるので好ましい。このことより、高誘電率ゲート絶縁膜は、ゲート電極端部より凹んで(後退して)いることが好ましい。
【0037】
なお本発明は、従来技術の構造に於いて現れる、ゲート絶縁膜を貫く電気力線によりソース領域とチャネル領域との間に形成される容量結合に起因した電流駆動力の低下の抑制を図るものであるので、ゲート絶縁膜の内で高誘電率材料により形成された層が例えばHf(ハフニウム)、Zr(ジルコニウム)、Ti(チタン)、Sc(スカンジウム)、Y(イットリウム)、Ta(タンタル)、Al(アルミニウム)、La(ランタン)、Ce(セリウム)、Pr(プラセオジム)、またはランタノイド系列の元素等の金属を含む材料で形成された場合等の様に、誘電率が高い場合に殊に効果が著しい。
【0038】
上に於いては、ゲート絶縁膜の内で半導体基板に近い層が酸化シリコンである場合を示したが、この層に窒化シリコンまたは窒化酸化シリコンの様に窒素を含む材料を用いると、ゲート電極に不純物を含有する半導体を用いた場合に於いてゲート電極中の不純物のチャネル領域への拡散が抑制される、およびゲート絶縁膜の信頼性が向上すると言う利点が得られる。窒化シリコンの誘電率は7.8、窒化酸化シリコンの誘電率はそれと酸化シリコンの値(3.9)との間である。
【0039】
図6に結果を示したのと同様の検討を、ゲート絶縁膜の内で半導体基板に近い層の誘電率を7.8とした場合の結果を図7に示す。縦軸はドレイン電流値、横軸はソース・ドレイン領域とチャネル領域との境界と、高誘電率ゲート絶縁膜端との相対的な位置関係を表し、横軸の値のゼロを境に、右は両者の間にオフセットのある場合で値はオフセット長を表し、左は両者の間に重なりのある場合で値は重なり長を表す。
【0040】
さらに、図7において、○で示すのは誘電率19.5の単層ゲート絶縁膜の場合(図4に示したものと同一)、□で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.9nm)の膜と、半導体基板側が誘電率=7.8(酸化膜換算膜厚=0.1nm)の膜との積層ゲート絶縁膜の場合、△で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.8nmの膜)と、半導体基板側が誘電率=7.8(酸化膜換算膜厚=0.2nmの膜)との積層ゲート絶縁膜の場合、▽で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.7nm)の膜と、半導体基板側が誘電率=7.8(酸化膜換算膜厚=0.3nmの膜)との積層ゲート絶縁膜の場合、◇で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.6nm)の膜と、半導体基板側が誘電率=7.8(酸化膜換算膜厚=0.4nmの膜)との積層ゲート絶縁膜の場合、である。
【0041】
このシミュレーションに於いては、半導体基板側にある誘電率=7.8の膜の端はゲート電極側にある誘電率=19.5の膜の端に揃えて加工されているとしたが、図5に断面構造を模式的に示したのと同様に、ゲート電極端に揃えて加工されているとしても、本質的には同様の結果が得られる。図7を見ると、図6に結果を示した場合と同様に、ソース・ドレイン領域とチャネル領域との境界と、高誘電率膜の端(上述の理由により、これはゲート絶縁膜の端と言い換えても良い)との相対的な位置関係を変える事に伴うドレイン電流値の変動は、ゲート絶縁膜が高誘電率膜の単層構造である場合(図中に○で示す場合)に比べて極めて効果的に抑制されている事が判る。特に注目すべきは、高誘電率ゲート絶縁膜とソース・ドレインとの重なり長が小さい場合に、即ち高誘電率絶縁膜の端がゲート電極よりも凹んでいる場合に、その効果がより大きく現れるであることである。
【0042】
また、ゲート絶縁膜を積層にした場合には、ゲート絶縁膜が高誘電率材料の単層膜である場合と比べて、殊に、ソース・ドレイン領域と高誘電率ゲート絶縁膜とが重なっている場合に於ける電流駆動力の向上が著しい事もまた判る。この事もまた今回の検討で新たに得られた知見である。図7より、ソース・ドレイン領域と高誘電率ゲート絶縁膜とのオフセットが1nmまでは高いドレイン電流が得られるが、安全を考えるとソース・ドレイン領域と高誘電率ゲート絶縁膜は、互いの端部が一致するか重なるようにするのがよい。
【0043】
図7を見ると、半導体基板側に形成されている低誘電率層の酸化膜換算膜厚が0.2nm以上あると、ソース・ドレイン領域とチャネル領域との境界と、高ゲート絶縁膜の端とが一致し、且つゲート絶縁膜が誘電率=19.5の単層膜である場合よりも大きなドレイン電流が得られ、さらに低誘電率層の酸化膜換算膜厚が0.4nm以上であると、ゲート絶縁膜が誘電率=19.5の単層膜である場合に最もドレイン電流の大きくなる場合よりも大きなドレイン電流が得られている事が判る。
【0044】
それ故、ゲート絶縁膜の内で半導体基板に近い層を窒化シリコンまたは窒化酸化シリコンで形成する場合に、その酸化膜換算膜厚は0.2nm以上である事が好ましく、0.4nm以上であると更に好ましい。
【0045】
一方、ゲート絶縁膜に高誘電率材料を用いる理由は、それによりゲート絶縁膜の幾何学的な意味での膜厚を厚くする事により、ゲート電流を抑制する事にある。それ故、半導体基板に近い層をあまり厚く形成すると、チャネル領域の電位に対するゲート電極の制御性を保つ事を目的として、ゲート絶縁膜の全酸化膜換算膜厚を薄く保つ為には、ゲート絶縁膜の幾何学的な意味での全膜厚を、薄く形成する必要が生ずる。この事は、ゲート電流の増大を引き起こすので好ましくない。それ故、半導体基板に近い層の酸化膜換算膜厚は、ゲート絶縁膜の全酸化膜換算膜厚の半分程度に抑える事が好ましい。ここに示した例に於いては、ゲート絶縁膜の全酸化膜換算膜厚は1nmとしているので、半導体基板に近い層の酸化膜換算膜厚は0.5nm程度以下である事が好ましい。
【0046】
上に於いては、ゲート絶縁膜の内で半導体基板に近い層が、酸化シリコンまたは窒化シリコンまたは窒化酸化シリコンである場合を示したが、この層に金属シリケートの様に金属とシリコンと酸素とを含む材料を用いると、この層に酸化シリコンまたは窒化シリコンまたは窒化酸化シリコンを用いる場合と同じ酸化膜換算膜厚の実現される、幾何学的な意味の膜厚を厚くする事が可能となり、その結果としてゲート電流が抑制されると言う利点が得られる。金属シリケート材料の誘電率は、一般には元素の種類や組成に依存するが典型的には12程度である。
【0047】
図6に結果と示したのと同様の検討を、ゲート絶縁膜の内で半導体基板に近い層の誘電率を11.7とした場合の結果を図8に示す。縦軸はドレイン電流値、横軸はソース・ドレイン領域とチャネル領域との境界と、高誘電率ゲート絶縁膜端との相対的な位置関係を表し、横軸の値のゼロを境に、右は両者の間にオフセットのある場合で値はオフセット長を表し、左は両者の間に重なりのある場合で値は重なり長を表す。
【0048】
また、図8において、○で示すのは誘電率19.5の単層ゲート絶縁膜の場合(図4に示したものと同一)、□で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.9nm)の膜と、半導体基板側が誘電率=11.7(酸化膜換算膜厚=0.1nm)の膜との積層ゲート絶縁膜の場合、△で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.8nm)の膜と、半導体基板側が誘電率=11.7(酸化膜換算膜厚=0.2nm)の膜との積層ゲート絶縁膜の場合、▽で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.7nm)の膜と、半導体基板側が誘電率=11.7(酸化膜換算膜厚=0.3nm)の膜との積層ゲート絶縁膜の場合、◇で示すのはゲート電極側が誘電率=19.5(酸化膜換算膜厚=0.6nm)の膜と、半導体基板側が誘電率=11.7(酸化膜換算膜厚=0.4nm)の膜との積層ゲート絶縁膜の場合、である。
【0049】
このシミュレーションに於いては、半導体基板側にある誘電率=11.7の膜の端はゲート電極側にある誘電率=19.5の膜の端に揃えて加工されているとしたが、図5に構造を模式的に示したのと同様にゲート電極端に揃えて加工されているとしても、本質的には同様の結果が得られる。
【0050】
図8を見ると、図6に結果を示した場合と同様に、ソース・ドレイン領域とチャネル領域との境界と、高誘電率膜の端(上述の理由により、これはゲート絶縁膜の端と言い換えても良い)との相対的な位置関係を変える事に伴うドレイン電流値の変動は、ゲート絶縁膜が高誘電率膜の単層構造である場合(図中に○で示す場合)に比べて極めて効果的に抑制されている事が判る。特に注目すべきは、高誘電率ゲート絶縁膜とソース・ドレインとの重なり長が小さい場合に、即ち高誘電率絶縁膜の端がゲート電極よりも凹んでいる場合に、その効果がより大きく現れるであることである。
【0051】
また、ゲート絶縁膜を積層にした場合には、ゲート絶縁膜が高誘電率材料の単層膜である場合と比べて、殊にソース・ドレイン領域と高誘電率ゲート絶縁膜とが重なっている場合に於ける電流駆動力の向上が、著しい事もまた判る。この事もまた今回の検討で新たに得られた知見である。図8より、ソース・ドレイン領域と高誘電率ゲート絶縁膜とのオフセットが1nmまでは高いドレイン電流が得られるが、安全を考えるとソース・ドレイン領域と高誘電率ゲート絶縁膜は、互いの端部が一致するか重なるようにするのがよい。
【0052】
図8を見ると、半導体基板側に形成されている低誘電率層の酸化膜換算膜厚が0.4nm以上あると、ソース・ドレイン領域とチャネル領域との境界と、高ゲート絶縁膜の端とが一致し、且つゲート絶縁膜が誘電率=19.5の単層膜である場合よりも、大きなドレイン電流が得られている事が判る。それ故、ゲート絶縁膜の内で半導体基板に近い層を金属とシリコンと酸素とを含む材料で形成する場合に、その酸化膜換算膜厚は0.4nm以上である事が好ましい。
【0053】
一方、ゲート絶縁膜に高誘電率材料を用いる理由は、それによりゲート絶縁膜の幾何学的な意味での膜厚を厚くする事によりゲート電流を抑制する事にある。それ故、半導体基板に近い層をあまり厚く形成すると、チャネル領域の電位に対するゲート電極の制御性を保つ事を目的としてゲート絶縁膜の全酸化膜換算膜厚を薄く保つ為には、ゲート絶縁膜の幾何学的な意味での全膜厚を薄く形成する必要が生ずる。この事はゲート電流の増大を引き起こすので好ましくない。それ故、半導体基板に近い層の酸化膜換算膜厚は、ゲート絶縁膜の全酸化膜換算膜厚の半分程度に抑える事が好ましい。ここに示した例に於いては、ゲート絶縁膜の全酸化膜換算膜厚は1nmとしているので、半導体基板に近い層の酸化膜換算膜厚は0.5nm程度以下である事が好ましい。
【0054】
以下具体例を通じて、本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【0055】
(第1の実施形態)
第1の実施形態に係る電界効果トランジスタの断面図を図9に示す。本実施形態ではNチャネル電界効果トランジスタを例に取って示す。不純物の導電型を逆にすればPチャネル電界効果トランジスタの場合にも全く同様に適用できる。また、光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を注入する等の方法を用いれば、相補型電界効果トランジスタの場合にも適用でき、全く同様の効果が得られる。
【0056】
この電界効果トランジスタは、ショットキー型電界効果トランジスタであり、ゲート絶縁膜10が酸化シリコンよりなる膜11と金属酸化物等の高誘電体材料よりなる膜12との積層であり、且つ高誘電体材料からなる膜がゲート電極より凹んで形成されている事に特徴が有る。この様にするとゲート絶縁膜を全て従来の酸化シリコンで形成した場合と比較して、同一の酸化膜換算膜厚の下でゲート絶縁膜の幾何学的な意味の膜厚を厚く形成する事が可能となる為に、ゲート絶縁膜を貫いて流れる電流が抑制される。
【0057】
また、この様にすると、ゲート絶縁膜を全て金属酸化物等の高誘電体材料で形成した場合と比較して、高誘電体材料よりなる層が半導体基板から遠ざけられるので、ソース・ドレイン領域とチャネル領域との境界と、高誘電率材料で形成されたゲート絶縁膜の端との位置関係による電流駆動力の変動が抑制され、その結果として高い電流駆動力の高性能の微細半導体装置が実現される。
【0058】
また、この電界効果トランジスタは、半導体基板1上に、例えばトレンチ素子分離法により素子分離領域2が形成されている。半導体基板1内には、例えばBイオン注入によりNチャネル領域3が形成されている。Nチャネル領域3上には例えば酸化シリコン層11と例えば二酸化ハフニウム層12とにより積層ゲート絶縁膜10が形成されており、積層ゲート絶縁膜10上には、例えば厚さ100nmの、例えば多結晶シリコンが堆積されゲート電極5が形成されている。また、ゲート電極5を挟む様に例えばシリサイド層の形成によりソース・ドレイン領域6が形成されている。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【0059】
次に、この電界効果トランジスタの製造方法について以下に説明する。先ず、図10に示す様に半導体基板1に例えばトレンチ素子分離法により素子分離領域2を形成する。続いてPウエル形成領域に、例えばBイオンを100keV、2.0×1012cm-2で注入し、その後に例えば1050℃、30秒の熱工程を施す。続いてPウエル領域中に、所望のしきい値電圧を得る為に例えばBイオンを30keV、1.0×1012cm-2で注入し、Nチャネル3の表面濃度を調節する。
【0060】
次に図11に示す様に、例えば昇温状態の酸化雰囲気に半導体基板1を曝す事により、例えば厚さ1nmの酸化シリコン膜11を形成する。
【0061】
次に図12に示す様に、例えばCVD法(化学的気相成長法)等の方法を用いる事により、酸化シリコン膜11の上に例えば厚さ5nmのHfO2 (二酸化ハフニウム)膜12を形成する。
【0062】
次に図13に示す様に、HfO2 膜12の上に例えばCVD法により例えば厚さ100nmの例えばP(リン)を含む多結晶シリコン膜を堆積し、例えばRIE法(反応性イオンエッチング法)等の異方性エッチングを施す事により、多結晶シリコン膜を加工してゲート電極5を形成する。続いて、例えばRIE法等の異方性エッチングを施す事により、HfO2 膜12及び酸化シリコン膜11を加工して、積層ゲート絶縁膜10を形成する。
【0063】
次に、図14に示す様に、例えばスパッタ法等の方法により、例えばEr(エルビウム)を半導体基板1全面に堆積し、熱工程を加える事により半導体基板1の表面にエルビウム・シリサイドよりなるソース・ドレイン領域6を形成する。続いて例えば薬液に半導体基板1を浸漬する等の方法により、未反応のエルビウムを除去する。
【0064】
次に、薬液に半導体基板1を浸漬する等の方法により、前記HfO2 膜12をエッチングし、ゲート電極よりも内側にへこませる。以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て、図9に示す本発明の電界効果トランジスタを形成する。
【0065】
本実施形態に於いては、N型電界効果トランジスタを例に取って示したが、不純物の導電型を逆にすれば、P型電界効果トランジスタの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば、相補型電界効果トランジスタに対しても同様に適用できる。また、それらを一部として含む半導体装置にも用いる事ができる。
【0066】
また、電界効果トランジスタの他に、バイポーラ型トランジスタや単一電子トランジスタ等の他の能動素子、または抵抗体やダイオードやインダクタやキャパシタ等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として電界効果トランジスタを形成する場合にも用いる事ができる。OEIC(オプト・エレクトリカル・インテグレーテッド・サーキット)やMEMS(マイクロ・エレクトロ・メカニカル・システム)の一部として電界効果トランジスタを形成する場合もまた同様である。また、FIN型素子またはΠ(パイ)ゲート素子またはトライゲート素子またはゲート・オール・アラウンド素子または柱状構造の素子等にも同様に用いられ、同様の効果が得られる。
【0067】
また、本実施形態では、通常の半導体基板上に形成されたいわゆるバルク素子を例に取って説明したが、SOI型素子、更にはチャネル領域の両側にゲート電極を持つダブル・ゲートSOI型素子等にも同様に用いられ、同様の効果が得られる。
【0068】
また、本実施形態では、N型半導体層を形成する為の不純物としてはP(燐)を、P型半導体層を形成する為の不純物としてはB(硼素)を用いたが、N型/P型半導体層を形成する為の不純物として他のV族/III族不純物を用いてもよい。また、不純物の導入はそれらを含む化合物の形で行ってもよい。
【0069】
また、本実施形態では、チャネル領域への不純物の導入はイオン注入を用いて行ったが、イオン注入以外の、例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積する、または成長させる等の方法を用いてもよい。またゲート電極には不純物を含有する半導体を堆積する方法を用いたが、不純物の導入は例えばイオン注入や固相拡散や気相拡散等の方法を用いて行ってもよい。不純物を含有する半導体を堆積すれば、不純物を高濃度に導入する事が可能になり、その結果として抵抗が低減されると言う利点がある。またイオン注入の方法を用いればN型素子とP型素子とを持つ相補型素子を形成する場合に工程が簡略になると言う利点がある。
【0070】
また、本実施形態では、ソース・ドレイン領域を形成する為のシリサイド層の形成にはErを用いたが他の金属を用いてもよい。但し、N型電界効果トランジスタのソース・ドレイン領域のフェルミレベルは、基板に用いる半導体の伝導帯下端に近い値である事が好ましく、この観点に鑑みるとシリコン基板を用いる場合には、Erを用いるのが好ましい。
【0071】
また、P型電界効果トランジスタのソース・ドレイン領域のフェルミレベルは、基板に用いる半導体の価電子帯上端に近い値である事が好ましく、この観点に鑑みるとシリコン基板を用いる場合にはPt(白金)を用いるのが好ましい。但し、N型とP型との双方の素子を含む相補型素子を形成する場合には、フェルミレベルが基板に用いる半導体の禁制帯中央近傍にある材料を、N型とP型との双方に用いると工程が簡略になると言う利点がある。この観点に鑑みると基板にシリコンを用いた相補型素子を形成する場合には、Ni(ニッケル)またはCo(コバルト)が好ましい。
【0072】
また、ソース・ドレイン領域は、シリサイドではなく金属を用いて形成してもよい。その場合には、ソース・ドレイン領域の抵抗が、更に低減されると言う利点がある。但し、本実施形態に示した様に、ソース・ドレイン領域をシリサイドで形成すれば、ソース・ドレイン領域を、ゲート電極および素子分離領域に対して、自己整合的に形成する事が可能であるので、工程が簡略になると言う利点がある。
【0073】
また、本実施形態では、ソース・ドレイン形成領域への不純物導入には言及していないが、ソース・ドレイン形成領域に不純物を導入してもよい。殊に、ソース・ドレイン形成領域にチャネル領域とは逆の導電型の不純物を高濃度に導入する事は、ソース・ドレイン領域とチャネル領域との間に形成されるショットキー障壁を薄くする事により、抵抗を低下させるので好ましい。
【0074】
また、本実施形態では、ソース・ドレイン領域の形成をゲート電極およびゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。但し、本実施形態の様にソース・ドレイン領域をシリサイド層で形成する場合には、ソース・ドレイン領域の形成をゲート電極およびゲート絶縁膜の加工の後に行うと、ソース・ドレイン領域をゲート電極および素子分離領域に対して、自己整合的に形成する事が可能であるので、工程が簡略になると言う利点がある。
【0075】
また、SOI素子を形成する場合のチャネル領域の不純物濃度は、完全空乏型素子となる様に設定しても、部分空乏型素子となる様に設定しても良い。完全空乏型素子となる様に設定すると、チャネル領域の不純物濃度が低く抑えられるのでモビリティーが向上し、電流駆動能力が更に向上すると言う利点が得られるし、寄生バイポーラー効果が抑制されると言う別の利点も得られるので好ましい。
【0076】
また、本実施形態では、ゲート電極は多結晶シリコンを用いたが、単結晶シリコンや非晶質シリコン等の半導体、高融点金属または必ずしも高融点とは限らない金属、金属を含む化合物等、またはそれらの積層等で形成してもよい。金属または金属を含む化合物でゲート電極を形成すると、ゲート抵抗が抑制されるので素子の高速動作が得られ好ましい。また金属でゲートを形成すると酸化反応が進みにくいので、ゲート絶縁膜とゲート電極との界面の制御性が良いと言う利点も有る。また、ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると、仕事関数の制御が容易であるので、素子のしきい値電圧の調節が容易になると言う別の利点がある。
【0077】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極が金属を含む材料で形成されている場合等、製造工程の途中でゲート電極を保護する必要がある場合等は、ゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は大切である。
【0078】
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
【0079】
また、本実施形態では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が、下部を測った長さより長いアルファベットの「T」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【0080】
また、本実施形態では、積層ゲート絶縁膜の内で基板に近い方の膜は酸化シリコンとしたが、この事に必然性はなく、窒化シリコンまたは酸化窒化シリコン等としても良い。但し、ゲート絶縁膜を貫く電気力線により、ソース領域とチャネル領域との間に形成される容量結合を抑制する事は、電流駆動力の向上につながるので、この膜の誘電率は低い事が好ましい。また、この膜を酸化シリコンで形成すると、キャリアの移動度が向上するので電流駆動能力が更に向上すると言う利点がある。
【0081】
また、絶縁膜中や半導体基板との界面に存在する電荷や準位等が少ない事が望ましいので、この事に鑑みると半導体基板と接する膜には、酸化シリコンを用いる事が好ましい。一方、ゲート電極に不純物を含有する半導体を用いた場合に於いて、ゲート電極中の不純物がチャネル領域に拡散する事を防ぐと言う観点から考えると、窒素の存在により不純物の拡散が抑制される事が知られているので、窒化シリコンまたは酸化窒化シリコンを用いる事が好ましい。またこれらの膜の形成方法は、例えば昇温状態の酸素窒素気体に曝す、または堆積等の方法を用いる事により可能であるし、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散により濃度分布を変える事が抑制されるので好ましい。
【0082】
更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態または励起状態の窒素を含む気体に曝す事により絶縁膜中に窒素を導入してもよい。この場合に於いて、昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散により、濃度分布を変える事が抑制されるので好ましい。
【0083】
また、本実施形態では、積層ゲート絶縁膜の内で基板から遠い方の膜として、スパッタ法により形成しHfO2 膜を用いたが、Hf(ハフニウム)の異なる価数の酸化物または、Zr(ジルコニウム)、Ti(チタン)、Sc(スカンジウム)、Y(イットリウム)、Ta(タンタル)、Al(アルミニウム)、La(ランタン)、Ce(セリウム)、Pr(プラセオジム)、またはランタノイド系列の元素等の他の金属等の酸化物等、またはこれらの元素を初めとする様々な元素に加えてシリコンをも含むシリケート材料等、またはそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜またはそれらの積層等の他の絶縁膜を用いてもよい。これらの様に誘電率の高い材料を用いると、所望の酸化膜換算膜厚を実現する為に必要な、幾何学的な意味の膜厚を厚く設定する事が可能となるので、チャネル領域の電位に対するゲート電極の制御性を保ちつつ、ゲート電流が抑制されると言う利点が得られる。
【0084】
更に、絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する半導体を用いる場合に、不純物が基板中に拡散する事を抑制すると言う別の利点もあるので好ましい。
【0085】
また、絶縁膜の形成方法はCVD法に限るものではなく、蒸着法またはスパッタ法またはエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【0086】
なお、本発明の方法はゲート絶縁膜を誘電率の高い材料と低い材料との積層にする事で、誘電率の高い材料のみでゲート絶縁膜を形成した場合に比べて、ゲート絶縁膜の幾何学的な意味の膜厚を薄くする事により、ゲートから出た電気力線がゲート絶縁膜の側面から外へ漏れる事の防止を図っている。それ故、誘電率の高い膜は従来の素子のゲート絶縁膜に用いられていた酸化シリコンと比較して十分に誘電率の高い、例えば金属酸化物等の材料を用いる場合に特にその効果が著しい。
【0087】
また、本実施形態ではゲート絶縁膜は二層の積層としたが、三層以上の積層となる様に形成してもよい。また、ゲート絶縁膜を形成する絶縁膜等の厚さは、本実施形態の値に限るものではない。更に、ゲート絶縁膜は一様な厚さを持つとしたが、この事は本質的ではない。
【0088】
また、本実施形態では、ゲート電極の側壁には言及していないが、側壁を形成してもよい。ソース・ドレイン領域をシリサイド層により形成する場合には、ゲート電極に側壁を設けておくと、シリサイド層形成時にゲート電極とソース・ドレイン領域との短絡が防止されると言う利点が得られる。
【0089】
一方、本実施形態に示した様に側壁を設けずにソース・ドレイン領域を形成すれば、ソース・ドレイン領域のゲート電極下への回りこみの長さ、すなわちソース・ドレイン領域とゲート電極との重なり長、に対する制御性が良くなると言う利点が得られる。
【0090】
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【0091】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜等の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理または反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれによりゲート電極下端角部の電場が緩和されるので好ましい。
【0092】
また、本実施形態では、層間絶縁膜には言及していないが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【0093】
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【0094】
また、本実施形態では、配線の為の金属層の形成には言及していないが、例えばCu(銅)等の金属を用いる事ができる。殊にCuは抵抗率が低いので好ましい。
【0095】
なお、本実施形態に於いては単一のトランジスタのみの構造を示したが、ここに示した実施形態は単一のトランジスタの場合に限定されるものではなく、かつ同様の効果が得られる事は無論である。
【0096】
(第2の実施形態)
図15は、本発明の第2の実施形態に係る半導体装置の断面図である。この電界効果トランジスタは、ショットキー型電界効果トランジスタであり、ゲート絶縁膜10が酸化シリコンよりなる膜11と金属酸化物等の高誘電率材料よりなる膜12との積層で形成されている。このゲート絶縁膜10は、金属酸化物等の高誘電率材料よりなる膜12がゲート電極よりも短く、且つソース・ドレイン領域6と、互いの端部が一致するか若しくは重なり、酸化シリコンよりなる膜11が高誘電率材料よりなる膜12よりも長く、ソース・ドレイン領域6の対向先端部を覆って形成されている事に特徴が有る。
【0097】
またこの電界効果トランジスタは、半導体基板1上に例えばトレンチ素子分離法により素子分離領域2が形成されている。半導体基板1内には、例えばBイオン注入によりNチャネル領域3が形成されている。Nチャネル領域3上には、例えば酸化シリコン膜11と例えば二酸化ハフニウム膜12とにより、積膜ゲート絶縁膜10が形成されており、積層ゲート絶縁膜10上には、例えば厚さ100nmの、例えばW(タングステン)等の高融点金属が堆積されゲート電極5が形成されている。
【0098】
また、ゲート電極5を挟む様に、例えばシリサイド層の形成によりソース・ドレイン領域6が形成されている。そしてソース・ドレイン領域6等を覆う様に、酸化シリコン膜13が形成されている。なお、この図に於いては層間絶縁膜や配線等は省略してある。
【0099】
次に、この電界効果トランジスタの製造方法について説明する。第1の実施形態の図11に示す工程に引き続いて、図16に示す様に、酸化シリコン膜11の上に、例えばCVD法により、例えば厚さ100nmの、例えば多結晶シリコン膜を堆積し、例えばRIE法等の方法により、加工してダミーゲート電極14を形成する。続いて前記酸化シリコン膜11を加工する。
【0100】
次に図17に示す様に、例えばスパッタ法等の方法により例えばErを半導体基板1全面に堆積し、熱工程を加える事により半導体基板1の表面にエルビウム・シリサイドよりなるソース・ドレイン領域6を形成する。続いて、例えば薬液に半導体基板1を浸漬する等の方法により、未反応のエルビウムを除去する。
【0101】
次に図18に示す様に、例えばCVD法等の方法により、前記半導体基板1全面に、例えば酸化シリコン膜13を形成し、続いて例えばCMP法等の方法により、表面を平坦化して、前記ダミーゲート電極14の頂上を露出させる。
【0102】
次に図19に示す様に、例えばCDE法等の方法により前記ダミーゲート電極14を除去する。
【0103】
次に図20に示す様に、例えばCVD法等の方法を用いる事により、例えば厚さ5nmのHfO2膜12を形成する。続いて例えばCVD法等の方法を用いる事により、例えば厚さ100nmのタングステン膜15を形成する。
【0104】
次に図21に示す様に、例えばCMP法等の方法を用いる事により前記タングステン膜15および前記HfO2膜12の表面を平坦化し、ゲート電極5を形成する。
【0105】
次に、薬液に半導体基板1を浸漬する等の方法により、前記HfO2膜12をエッチングし、ゲート電極よりも内側にへこませる。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て、図15に示す本発明の電界効果トランジスタが完成する。
【0106】
本実施形態の方法は、第1の実施形態に示した形成方法と異なり、予め形成されているソース・ドレイン領域が、ゲート絶縁膜の内の高誘電率層を加工する工程では絶縁膜に覆われているので、その工程においてソース・ドレイン領域の受けるダメージが、抑制されると言う利点を有する。
【0107】
本実施形態に於いては、層間絶縁膜の形成に関しては言及していないが、酸化シリコン膜13を層間絶縁膜の一部に用いても良い。また、本実施形態に於いては、ダミーゲート電極形成に先立って半導体基板表面に形成した酸化シリコン膜をゲート絶縁膜の一部に用いているが、ダミーゲート電極の除去に引き続いてこの膜をも除去し、ゲート絶縁膜の内の低誘電率層は新たに形成してもよい。その様に新たに形成すれば、ダミーゲート電極除去の工程に依るダメージを受けていない絶縁膜をゲート絶縁膜に用いる事が可能となると言う利点がある。
【0108】
一方、本実施形態に示した様に、ダミーゲート電極形成に先立って半導体基板表面に形成した絶縁膜を、ゲート絶縁膜の一部に用いれば、工程が簡略化されると言う利点がある。加えて、ソース・ドレイン領域が形成後の工程で受けるダメージが低減されると言う利点もある。
【0109】
また、本実施形態では、ダミーゲート電極形成に先立って、半導体基板表面に形成する絶縁膜およびダミーゲート電極形成後に、ソース・ドレイン領域上等に形成する絶縁膜として酸化シリコンを用いたが、この事は本質的ではなく、例えば窒化シリコン等の他の材料を用いてもよい。これらに窒化シリコンを用い、且つゲート電極材料として弗化水素酸に侵食されない材料を用いる、またはゲート電極材料を弗化水素酸に侵食されない材料で覆う様に形成すれば、ゲート絶縁膜の内の高誘電率層を除去する工程に於いて、従来の半導体装置の製造工程でしばしば用いられている為に、性質の良く知られているところの弗化水素酸を用いる事が可能になると言う利点が得られる。
【0110】
本実施形態に於いても、第1の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【0111】
(第3の実施形態)
図22は、本発明の第3の実施形態に係る半導体装置の断面図である。この電界効果トランジスタは、ショットキー型電界効果トランジスタであり、ゲート絶縁膜10が酸化シリコンよりなる膜11と金属酸化物等の高誘電率材料よりなる膜12との積層で形成されている。更に、金属酸化物等の高誘電率材料よりなる膜12がゲート電極よりも短い事と、ゲート側壁16があり、ゲート側壁16とゲート電極5とゲート絶縁膜10とにより空隙17が形成されている事とに特徴がある。
【0112】
上記の様に構成すると、ゲート電極とソース・ドレイン領域との重なる領域に空隙を設けてあるので、素子の寄生容量が低減される。その結果として、高い電流駆動力が得られると共に負荷容量が低減されて、更なる高速動作が実現されると言う利点がある。なお、本実施例においても、高誘電率材料よりなる膜12は、ソース・ドレイン領域9と、互いの端部が一致するか重なるように構成されている。また、この図に於いては層間絶縁膜や配線等は省略してある。
【0113】
次に、この電界効果トランジスタの製造方法について説明する。第1の実施形態の図14に示す工程に引き続いて、図23に示す様に、薬液に半導体基板1を浸漬する等の方法により前記HfO2膜12をエッチングし、ゲート電極5よりも内側にへこませる。続いて、例えばCVD等の方法で半導体基板全面に、例えば酸化シリコン膜18を堆積する。この時、ゲート電極端部の下に空隙17が生ずる様に堆積の条件を調節する。
【0114】
続いて、例えばRIE法等の方法を用いる事により、前記酸化シリコン膜18を加工して、ゲート側壁16を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て、図22に示す本発明の電界効果トランジスタが完成する。
【0115】
本実施形態に於いては、ゲート側壁16があり、ゲート側壁16とゲート電極5とゲート絶縁膜10とにより空隙17が形成されている。この様にゲート電極とソース・ドレイン領域との重なる領域に空隙を設けてあるので、素子の寄生容量が低減され、その結果として高い電流駆動力が得られると共に、負荷容量が低減されて更なる高速動作が実現されると言う利点がある。
【0116】
本実施形態に於いては、積層ゲート絶縁膜の内で半導体基板に近い方の低誘電率層はゲート電極に揃えて加工されているが、この事は本質では無く、この層をもゲート端から凹ませる様に加工しても良い。この場合には、空隙17はゲート側壁16とゲート電極5とゲート絶縁膜10と半導体基板1とにより囲まれて形成される。
【0117】
但し、積層ゲート絶縁膜の内で半導体基板に近い方の低誘電率層を、ゲート電極よりも凹ませずに残しておくと、予め形成されているソース・ドレイン領域が、ゲート絶縁膜の内の高誘電率層を加工する工程で絶縁膜に覆われているので、その工程に伴うソース・ドレイン領域の受けるダメージが抑制されると言う利点を有する。
【0118】
本実施形態に於いても、第1の実施形態において記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【0119】
【図1】本発明が解決しようとする電界効果トランジスタの問題点を説明する為の特性図。
【図2】ゲート絶縁膜とソース・ドレイン領域との間にオフセットのある場合を説明するための電界効果トランジスタの断面図。
【図3】ソース・ドレイン領域とゲート絶縁膜に重なりがある状態を説明する為の断面図。
【図4】ソース・ドレイン領域端部とゲート絶縁膜端部の位置関係とドレイン電流との関係を示す特性図。
【図5】本発明の半導体装置の構成を説明する為の断面図。
【図6】本発明における、ソース・ドレイン領域端部とゲート絶縁膜端部の位置関係とドレイン電流との関係を示す特性図。
【図7】本発明における、ソース・ドレイン領域端部とゲート絶縁膜端部の位置関係とドレイン電流との関係を示す他の特性図。
【図8】本発明における、ソース・ドレイン領域端部とゲート絶縁膜端部の位置関係とドレイン電流との関係を示すさらに他の特性図。
【図9】本発明の第1の実施形態にかかる電界効果トランジスタの構造を説明する為の断面図。
【図10】本発明の第1の実施形態にかかる電界効果トランジスタの製造工程を説明する為の断面図。
【図11】図10に続く製造工程を説明する為の断面図。
【図12】図11に続く製造工程を説明する為の断面図。
【図13】図12に続く製造工程を説明する為の断面図。
【図14】図13に続く製造工程を説明する為の断面図。
【図15】本発明の第2の実施形態にかかる電界効果トランジスタの構造を説明する為の断面図。
【図16】本発明の第2の実施形態にかかる電界効果トランジスタの製造工程を説明する為の断面図。
【図17】図16に続く製造工程を説明する為の断面図。
【図18】図17に続く製造工程を説明する為の断面図。
【図19】図18に続く製造工程を説明する為の断面図。
【図20】図19に続く製造工程を説明する為の断面図。
【図21】図20に続く製造工程を説明する為の断面図。
【図22】本発明の第3の実施形態にかかる電界効果トランジスタの構造を説明する為の断面図。
【図23】本発明の第3の実施形態にかかる電界効果トランジスタの製造工程を説明する為の断面図
【図24】従来のショットキー型電界効果トランジスタの断面図。
【符号の説明】
【0120】
1…半導体基板
2…素子分離領域
3…チャネル領域
4…金属酸化物よりなるゲート絶縁膜
5…ゲート電極
6…ソース・ドレイン領域
7…ゲート電極と半導体基板表面との間の領域
8…誘電率の低い材料よりなるゲート絶縁膜
9…誘電率の高い材料よりなるゲート絶縁膜
10…積層ゲート絶縁膜
11…酸化シリコン膜
12…二酸化ハフニウム
13…酸化シリコン膜
14…ダミーゲート電極
15…タングステン膜
16…ゲート側壁
17…空隙
18…酸化シリコン膜




 

 


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