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発明の名称 半導体素子
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−19146(P2007−19146A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−197329(P2005−197329)
出願日 平成17年7月6日(2005.7.6)
代理人 【識別番号】100092820
【弁理士】
【氏名又は名称】伊丹 勝
発明者 齋藤 渉 / 大村 一郎
要約 課題
高い耐圧を有し低オン抵抗なスーパージャンクション構造を有する半導体素子を提供する。

解決手段
このMOSFETは、n+型ドレイン層12上に、第1n型ピラー層13と、p型ピラー層14と、n型ピラー層15とを周期的に交互に配置してなるスーパージャンクション構造を有している。ピラー層14,15は、ドレイン電極11の側よりもソース電極20の側の方が不純物濃度が大きい。
特許請求の範囲
【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層と第1導電型の第3半導体ピラー層とを周期的に交互に配置してなるピラー層と、
前記第1半導体層に電気的に接続された第1の主電極と、
前記第2半導体ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第1導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第2の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第1半導体ピラー層に沿って絶縁膜を介して形成された制御電極と
を備え、
前記第2及び第3半導体ピラー層は、前記第1の主電極の側よりも前記第2の主電極の側の方が不純物濃度が大きい不純物濃度分布を有するように形成されている
ことを特徴とする半導体素子。
【請求項2】
前記第2半導体ピラー層の前記第2の主電極側における不純物濃度が、前記第1半導体ピラー層の前記第2の主電極側における不純物濃度と前記第3半導体ピラー層の前記第2の主電極側における不純物濃度との平均値以上に設定されていることを特徴とする請求項1記載の半導体素子。
【請求項3】
前記第2半導体ピラー層の不純物濃度は、前記第1主電極から前記第2主電極に向かうに従って階段状に増加するようにされた請求項1記載の半導体素子。
【請求項4】
前記第2半導体ピラー層の深さ方向における不純物濃度の濃度変化が、前記第3半導体ピラー層の深さ方向における濃度変化よりも大きいことを特徴とする請求項1記載の半導体素子。
【請求項5】
前記第2半導体ピラー層が前記第1半導体層に到達する深さまで形成されていることを特徴とする請求項1記載の半導体素子。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体素子に関し、より詳しくはドリフト層にp型ピラー層とn型ピラー層を横方向に交互に埋め込んだスーパージャンクション構造を備えた半導体素子に関する。
【背景技術】
【0002】
縦型パワーMOSFETのオン抵抗は、伝導層(ドリフト層)部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するPN接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【0003】
この問題を解決するMOSFETの一例として、ドリフト層にスーパージャンクション構造と呼ばれるp型ピラー層とn型ピラー層を横方向に交互に埋め込んだ構造が知られている(例えば、特許文献1参照)。スーパージャンクション構造はp型ピラー層とn型ピラー層に含まれるチャージ量(不純物量)を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたn型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【0004】
このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗/耐圧トレードオフを実現することが可能であるが、このトレードオフを改善する、つまり、オン抵抗を低減するためにはスーパージャンクション構造の横方向周期を狭くする必要がある。横方向周期を縮めることによりスーパージャンクション構造が空乏化し易くなるため、p/nピラー濃度を増加させることが可能になる。これにより、オン抵抗を低減することが可能となる。
【0005】
横方向周期の狭いスーパージャンクション構造を形成する方法として、例えばn型の半導体層にトレンチを形成した後、このトレンチ内にp型の半導体層を結晶成長により埋め込む方法が知られている。更に狭い周期を実現する方法として、トレンチを形成した後、トレンチ側壁への斜め方向からのイオン注入によりp型ピラーをトレンチ側壁に形成し、その後、トレンチ内にn型半導体層を結晶成長する方法が特許文献2に開示されている。この方法を用いることで、斜め方向からのイオン注入を行わない場合に比べて周期を半分にすることが可能となる。
【0006】
しかし、このように半導体層を結晶成長によりトレンチ内に埋め込む方法の場合、その埋め込みによるn型半導体層は、不純物濃度が表面側で高く、底面側で低い不純物濃度を有する。このような分布は、半導体素子の最大耐圧を低下させる。また、このような分布は、隣接するピラー層間でチャージアンバランスが生じた場合に最大耐圧を低下させる原因となる。
【特許文献1】特開2003−273355号公報
【特許文献2】特開2002−368216号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、高い耐圧を有し低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様に係る半導体素子は、第1導電型の第1半導体層と、前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層と第1導電型の第3半導体ピラー層とを周期的に交互に配置してなるピラー層と、前記第1半導体層に電気的に接続された第1の主電極と、前記第2半導体ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第1導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第2の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第1半導体ピラー層の上に絶縁膜を介して形成された制御電極とを備え、前記第2及び第3半導体ピラー層は、前記第1の主電極の側よりも前記第2の主電極の側の方が不純物濃度が大きい不純物濃度分布を有するように形成されていることを特徴とする。
【発明の効果】
【0009】
この発明によれば、高い耐圧を有し低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することが可能となる。
【発明を実施するための最良の形態】
【0010】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第1導電型をn型、第2導電型をp型としている。
【0011】
(第1の実施形態) 図1は本発明の第1の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。このMOSFETでは、n+型ドレイン層12上に、第1n型ピラー層13と、p型ピラー層14と、第2n型ピラー層15とが横方向に交互に周期的に形成されてなるピラー層が形成されている。各ピラー層13〜15は、ここでは紙面直交方向に延びるストライプ形状を有するものとする。しかし、ストライプ形状でなく、例えば各ピラー層13〜15が、n+型ドレイン層12の面に沿った断面において格子状、又は千鳥状に形成されるものに置き換えることも可能である。なお、n+型ドレイン層12の裏面にはドレイン電極11が形成されている。
【0012】
p型ピラー層14の表面には、p型ベース層16が形成され、このp型ベース層16の表面にはn型ソース拡散層17が、各々選択的に、且つストライプ形状に形成されている。また、p型ベース層16及びn型ソース拡散層17から、第1n型ピラー層13又は第2n型ピラー層15を介して隣接する別のp型ベース層16およびn型ソース拡散層17に至る領域上には、膜厚約0.1μmの例えばシリコン酸化膜からなるゲート絶縁膜18を介してゲート電極19がストライプ形状に形成されている。また、p型ベース層16及びn型ソース拡散層17に接するように、ソース電極20がストライプ形状に形成されている。
【0013】
第1n型ピラー層13は、後述するようにn+型ドレイン層12上の全面に亘る結晶成長により形成されているため、図1右側のグラフ中の直線a−a'に示すように、深さ方向の濃度分布は一定とされている。一方、第2n型ピラー層15は、狭いトレンチ内に結晶成長により埋め込まれることで形成されるため、図1中のグラフの2点鎖線c−c'で示すようにソース電極20側で不純物濃度が高く、ドレイン電極11に向かうに従って不純物濃度が濃度が低くなるような分布を有する。この実施の形態において特徴的なことは、p型ピラー層14もまた、第2n型ピラー層15と同様に、ソース電極20側で不純物濃度が高く、ドレイン電極11に向かうに従って不純物濃度が濃度が低くなるような分布を有することである。p型ピラー層14がこのような分布を有することにより、不純物量のバランスを深さ方向において保つことができ、パワーMOSFETの最大耐圧を高く保つことができる。
【0014】
n型ピラー層13、15の濃度が図1のグラフに示すような不純物濃度分布を有している状況において、p型ピラー層14の深さ方向の不純物濃度分布が一定であった場合を考える。この場合、スーパージャンクション構造全体の不純物総量が等しくされているとしても、その表面側(ソース電極20側)ではn型の不純物濃度が、p型の不純物濃度よりも高くなる。逆に、底面側(ドレイン電極11側)では、n型(ドナー)の不純物濃度がp型(アクセプタ)の不純物濃度よりも低くなる。すなわち、不純物量のバランスが深さ方向で変化してしまう。すると、理想的なスーパージャンクション構造の電界分布である平坦な分布が得られず、スーパージャンクション構造の上下端部で電界が集中し易くなり、これにより耐圧が低下してしまう。
【0015】
このような耐圧低下を抑制するために、本実施の形態では、p型ピラー層14の不純物濃度を第2n型ピラー層15と同様に、ソース電極20側で不純物濃度が高く、ドレイン電極11に向かうに従って不純物濃度が濃度が低くなるような分布としている。好ましくは、各深さ方向の位置におけるp型ピラー層14の不純物濃度が、同じ深さの位置における第1n型ピラー層13の不純物濃度と第2n型ピラー層15の不純物濃度との平均と等しくなるようにする。これにより、不純物量のバランスが深さ方向で変化しなくなり、平坦な電界分布を実現し、耐圧の低下を抑制することができる。さらに、深さ方向のp/nピラー層の不純物量のバランスを一定とすると、図2に示すように横方向において不純物濃度のバラツキ即ちチャージアンバランスが生じた場合の耐圧低下も抑制することができる。
【0016】
次に、この実施の形態のパワーMOSFETの製造工程の一例を、図3〜図8を参照して説明する。まず、図3に示すように、n+型ドレイン層12の上の全面に、第1n型ピラー層13となるn型層13'をエピタキシャル成長させ、このn型層13'の上に、フォトリソグラフィ法により、レジストM1を第1n型ピラー層13の形状に沿って形成する。続いて、このレジストM1をマスクとして、反応性イオンエッチング(RIE)により、第2n型ピラー層15を埋め込み形成するためのトレンチ15'を形成する。
【0017】
次に、図4に示すように、このトレンチ15'の側壁に向けて斜め方向からボロン(B)をイオン注入する。その後、図5に示すようにイオン注入の角度を変化させて複数回のイオン注入を行う。これにより、ボロンの注入量は、上側即ちソース電極20側に向かう程大きくなる。
【0018】
その後、例えば1150℃×8時間程度の熱工程を実行することによりボロンを拡散させ、これにより、p型ピラー層14をトレンチ15'の側壁に沿って形成する。p型ピラー層14は、上記のようにボロンの注入量を変化させたことにより、上側において不純物濃度が大きく、下側において不純物濃度が小さい不純物濃度を有するものとなる。
【0019】
続いて、レジストM1を剥離させた後、図7に示すように、トレンチ15'に対し、エピタキシャル成長によりn型半導体層を埋め込み形成し、第2n型ピラー層15を形成する。この埋め込み工程の途中においては、図5の点線で示すような空洞(ボイド)がp型ピラー層15に形成されるのを防止するため、適宜エッチングを行ってトレンチ内の埋め込み層をテーパ状に保つのが好適である。このため、第2n型ピラー層15の幅は、ソース電極20が形成される表面側が広く、ドレイン電極11が形成される底部側が狭くなる。スーパージャンクション構造におけるチャージバランスは、ピラー層に含まれるチャージ量、つまり、不純物濃度とピラー層の幅の積で決まる。このため、ピラー層の幅が変化することは、不純物濃度が変化するのと同義である。トレンチ15’を形成した後、エッチングによりテーパ状にすると、深さ方向にトレンチ幅を変化し、第2n型ピラー層15の不純物濃度を変化させたのと同様になる。
その後、化学機械研磨法(CMP)を用いて、トレンチ15'の外に形成されたn型半導体層をCMP法等により除去して平坦化させる。最後に、図8に示すように、周知のMOSFET製造工程を行うことでMOSFETを形成する。
【0020】
図4、及び図5のイオン注入角度を変更する回数を多くし、更に熱工程の時間を十分に長くすることにより、ほぼ図1の直線b−b'に示すような略直線上の不純物濃度分布を有するp型ピラー層14を形成することができる。
【0021】
図9及び図10に、第1の実施の形態の変形例を示す。図4、図5の工程に示すようなイオン注入角度を変更する回数を減らし、更に熱工程の時間を短くすると、p型ピラー層14の不純物濃度分布はドレイン電極11側からソース電極12の側に向かう方向で不純部濃度が階段状に増加する分布となる。注入角度の変更回数を2回とした場合は、図9の変形例に示すように、点線b−b'に示すような不純物濃度分布となる。このような不純物濃度分布であっても、電界の集中し易いピラー層の上端部等における不純物量のバランスが保たれていれば、p型ピラー層14の不純物濃度が深さ方向で一定の場合に比べ、耐圧を十分大きなものとすることが出来る。
【0022】
なお、また、図10の変形例のように、トレンチ15'をn+型ドレイン層12に到達する深さまで形成することも可能である。この場合、斜め方向からのイオン注入により溝の底部にボロンが注入されてもpピラー層14と接続されることはなく、スーパージャンクション構造には影響を及ぼさない。
【0023】
(第2の実施形態) 図11は、本発明の第2の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。この実施の形態では、p型ピラー層14の不純物濃度b−b'が、第2n型ピラー層15の不純物濃度分布c−c'よりも大きくなっている。これにより、スーパージャンクション構造のソース電極20側では、p型ピラー層14の不純物濃度が、n型ピラー層13及び14の平均の不純物濃度より高く、ドレイン電極11側では、p型ピラー層14の不純物濃度が、n型ピラー層13及び15の平均の不純物濃度より低くなる。これにより、スーパージャンクション構造の上下端の電界が低下する。平坦な電界分布ではなくなるために最大耐圧は第1の実施の形態に比べ低下してしまうが、上下端での電界集中が第1の実施の形態に比べ緩和される。これにより横方向における不純物濃度のバラツキ即ちチャージアンバランスによる耐圧低下を低減することが可能となり、広いプロセスマージンを得ることが可能となる。このようにp型ピラー層14の深さ方向の不純物濃度分布(傾斜)をn型ピラー層13及び15の平均の深さ方向の不純物濃度分布(傾斜)よりも大きくすることでアバランシェ耐量を大きくすることも可能である。深さ方向の不純物濃度分布が大きくなることで、スーパージャンクション構造の上下端での電界集中が弱まり、アバランシェ降伏がスーパージャンクション構造の中央部で起こりやすくなるため、アバランシェ耐量を大きくすることが可能となる。
【0024】
また、図12に示すようにp型ピラー層14の不純物濃度分布を階段状とすることで、ソース電極20側でp型不純物濃度が高く、ドレイン電極11側でn型不純物濃度が高くなるようにすることも可能である。この場合、図示は省略するが、p型ピラー層14がn+ドレイン層12に到達するように構成することも可能である。
【0025】
図12では、n型ピラー層15の不純物濃度(c−c’)よりもp型ピラー層14の不純物濃度(b−b’)の方が大きい不純物濃度分布を示しているが、第1n型ピラー層13と第2n型ピラー層15の平均不純物濃度と比べて、p型ピラー層14の不純物濃度がスーパージャンクション構造のソース電極20側で大きく、ドレイン電極11側で小さければ、上記実施の形態と同様な効果が得られる。
【0026】
(第3の実施形態) 図13は、本発明の第3の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。この実施の形態では、MOSFETセルが形成される素子形成領域だけでなく、これを囲う終端領域にもスーパージャンクション構造が形成されている。そして、スーパージャンクション構造の表面にはp型半導体層であるリサーフ層24が形成されている。これにより、高電圧が印加された場合、速やかに横方向に空乏層を伸ばし、p型ベース層16端部での電界集中を抑制し、高耐圧のMOSFETを得ることができる。リサーフ層14の表面はフィールド絶縁膜25が形成される。また、終端領域の端部には、空乏層の伸びを遮断するためのn型フィールドストップ層27が形成され、その上部にはフィールドストップ電極26が形成される。
【0027】
図14に示すように、リサーフ層24に代えて又はこれに加えて、フィールド絶縁膜25上にフィールドプレート電極28を形成することもできる。このフィールドプレート電極28は、リサーフ層24と同様に、高電圧が印加された場合、速やかに横方向に空乏層を伸ばす作用をする。図14では、フィールドプレート電極18はソース電極20に接続さているが、ゲート電極19に接続されたものとすることもできる。
【0028】
(第4の実施形態) 図15は、本発明の第4の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【0029】
この実施の形態では、終端領域にはスーパージャンクション構造は形成されておらず、n−型の高抵抗層30が形成され、その表面にはp型のガードリング層29が形成されている。これにより、p型ベース層16端部での電界集中が緩和され、高耐圧のMOFETを得ることが可能となる。このような構造は、n−型の高抵抗エピタキシャル成長層を有する基板表面にトレンチ溝を形成し、斜め方向からのイオン注入により第1n型ピラー層13を形成した後、p型ピラー層14を斜め方向からのイオン注入及び熱拡散により形成し、更に埋め込み成長により第2n型ピラー層15を形成することで形成することが可能である。なお、図15では3本のガードリング層29を有するMOSFETの例を示しているが、ガードリング層の数は特に限定されるものではなく、1本以上形成されていれば実施可能である。
【0030】
(第5の実施形態) 図16は、本発明の第5の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。この実施の形態では、MOSFETセルのゲート電極19の構造がいわゆるトレンチゲート構造となっている点において、前述の実施の形態と異なっている。すなわち、p型ベース層16に第2n型ピラー層15に達するトレンチを形成し、このトレンチにゲート絶縁膜18を介してゲート電極を埋め込み形成した構造とされている。スーパージャンクション構造の微細化に伴い、MOSFETセルのゲート構造の横方向周期も微細化することが低オン抵抗化のためには必要となる。トレンチゲート構造の場合、プレナーゲート構造よりも更にMOSFETのゲート構造の微細化を行うことが可能となる。トレンチゲート構造を用いることで、スーパージャンクション構造と同一の横方向周期でMOSFETセルを形成することが可能となり、スーパージャンクション構造の微細化に伴いオン抵抗を低減することが可能となる。
【0031】
(第6の実施形態) 図17は、本発明の第6の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。この実施の形態では、MOSFETセルのゲート電極構造と、スーパージャンクション構造とが共にストライプ状に形成され、その延在方向が直交するように配置されている。このような構造とすることによりスーパージャンクション構造の横方向周期とMOSゲート構造の周期を同一にする必要がなくなり、後者よりも前者を小さくすることもできる。このため、微細化が困難なプレナーゲート構造よりもスーパージャンクション構造の横方向周期を狭くすることが可能となり、MOSFETセルのゲート電極構造の微細化をしなくても低オン抵抗化することが可能となる。
【0032】
以上、本発明の実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第1の導電型をn型、第2の導電型をp型として説明をしたが、第1の導電型をp型、第2の導電型をn型としても実施可能である。
【0033】
また、半導体としてシリコン(Si)を用いたMOSFETを説明したが、半導体としては、例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するMOSFETで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、SBDやMOSFETとSBDとの混載素子、SIT、IGBTなどの素子でも適用可能である。
その他、次のような改変、追加等が可能である。
(1)前記第2半導体ピラー層の前記第2の主電極側における不純物濃度が、前記第1半導体ピラー層の前記第2の主電極側における不純物濃度と前記第3半導体ピラー層の前記第2の主電極側における不純物濃度との平均値以上に設定されていることを特徴とする請求項1記載の半導体素子。
(2)前記第2半導体ピラー層の前記第1の主電極側における不純物濃度が、前記第1半導体ピラー層の前記第1の主電極側における不純物濃度と前記第3半導体ピラー層の前記第1の主電極側における不純物濃度との平均値以下に設定されていることを特徴とする(1)記載の半導体素子。
(3)前記第2半導体ピラー層の不純物濃度は、前記第1主電極から前記第2主電極に向かうに従って階段状に増加するようにされた請求項1記載の半導体素子。
(4)前記第2半導体ピラー層の深さ方向における不純物濃度の濃度変化が、前記第3半導体ピラー層の深さ方向における濃度変化よりも大きいことを特徴とする請求項1記載の半導体素子。
(5)前記ピラー層が、素子終端部にも形成されていることを特徴とする請求項1記載の半導体素子。
(6)前記素子終端部に形成された前記ピラー層の上部に第2導電型の半導体層が形成されている(5)記載の半導体素子。
(7)前記第2の主電極又は前記制御電極に電気的に接続されたフィールドプレート電極が素子終端部に形成されていることを特徴とする請求項1記載の半導体素子。
(8)前記第1乃至第3半導体ピラー層が、それぞれストライプ構造を有し横方向に所定の周期で交互に形成されていることを特徴とする請求項1記載の半導体素子。
(9)前記半導体ベース層と前記第1及び第3半導体ピラー層は表面が略一致するように形成され、前記制御電極は、この略一致された表面上に形成された絶縁膜を介して形成される請求項1記載の半導体素子。
(10)前記制御電極は、前記第1半導体ピラー層の表面側に形成されたトレンチに埋め込み形成された絶縁膜を介して前記半導体ベース層及び前記半導体拡散層に隣接するトレンチゲート構造を有することを特徴とする請求項1記載の半導体素子。
(11)前記第1乃至第3半導体ピラー層が横方向に周期的に交互にストライプ形状に形成されている方向と、
前記制御電極がストライプ形状に所定の間隔で形成される方向とが同一方向であることを特徴とする請求項1記載の半導体素子。
(12)前記第1乃至第3半導体ピラー層が横方向に周期的に交互にストライプ形状に形成されている方向と、
前記制御電極がストライプ形状に所定の間隔で形成される方向とが略直交することを特徴とする請求項1記載の半導体素子。
(13)前記第1乃至第3半導体ピラー層が横方向に形成される周期が、前記制御電極が形成される周期よりも小さいことを特徴とする(12)記載の半導体素子。
【図面の簡単な説明】
【0034】
【図1】本発明の第1の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【図2】第1の実施の形態に係るパワーMOSFETの利点を説明する説明図である。
【図3】第1の実施の形態のパワーMOSFETの製造工程を示す。
【図4】第1の実施の形態のパワーMOSFETの製造工程を示す。
【図5】第1の実施の形態のパワーMOSFETの製造工程を示す。
【図6】第1の実施の形態のパワーMOSFETの製造工程を示す。
【図7】第1の実施の形態のパワーMOSFETの製造工程を示す。
【図8】第1の実施の形態のパワーMOSFETの製造工程を示す。
【図9】第1の実施の形態の第1の変形例を示す。
【図10】第1の実施の形態の第2の変形例を示す。
【図11】本発明の第2の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【図12】第2の実施の形態の変形例を示す。
【図13】本発明の第3の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【図14】第3の実施の形態の変形例を示す。
【図15】本発明の第4の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【図16】本発明の第5の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【図17】本発明の第6の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【符号の説明】
【0035】
11・・・ドレイン電極、 12・・・n+型ドレイン層、 13・・・第1n型ピラー層、 14・・・p型ピラー層、 15・・・第2n型ピラー層、 16・・・p型ベース層、 17・・・n型ソース拡散層、 18・・・ゲート絶縁膜、 19・・・ゲート電極、 20・・・ソース電極、 24・・・リサーフ層、 25・・・フィールド絶縁膜、 27・・・フィールドストップ層、 28・・・フィールドストップ電極、 30・・・高抵抗層。




 

 


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