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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13938(P2007−13938A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2006−146508(P2006−146508)
出願日 平成18年5月26日(2006.5.26)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 瀬田 渉二 / 吉本 健
要約 課題
本発明は、半導体チップの製造後に、不揮発性メモリユニットの他に種々の機能を持つ回路を容易に構成することを最も主要な特徴とする。

解決手段
半導体チップ10上に集積されたプログラマブルロジックデバイスユニット12と、半導体チップ上に集積され、プログラマブルロジックデバイスユニット12をプログラムするためのデータをデータ記憶領域の一部に格納する不揮発性メモリユニット11と、不揮発性メモリユニット11を制御し、電源の投入時に、データ記憶領域の一部に格納されたデータを読み出させてプログラマブルロジックデバイスユニット12に供給させる制御回路とを具備することを特徴としている。
特許請求の範囲
【請求項1】
半導体チップ上に集積されたプログラマブルロジックデバイスユニットと、
上記半導体チップ上に集積され、上記プログラマブルロジックデバイスユニットをプログラムするためのデータをデータ記憶領域の一部に格納する不揮発性メモリユニットと、
上記不揮発性メモリユニットを制御し、電源の投入時に、上記データ記憶領域の上記一部に格納されたデータを読み出させて上記プログラマブルロジックデバイスユニットに供給する制御回路と
を具備したことを特徴とする半導体集積回路装置。
【請求項2】
前記プログラマブルロジックデバイスユニットを用いて、前記不揮発性メモリユニットを、レジスタ、フラッシュメモリ、ランダムアクセスメモリ、リードオンリーメモリのうち少なくともいずれか1つとして動作させるための回路が形成されることを特徴とする請求項1記載の半導体集積回路装置。
【請求項3】
前記不揮発性メモリユニットは、NAND型、NOR型、及びAND型のいずれかのフラッシュメモリユニット、MRAMセルを有するMRAMユニット、FeRAMセルを有するFeRAMユニットのうちの少なくともいずれか1つであることを特徴とする請求項1または2記載の半導体集積回路装置。
【請求項4】
前記プログラマブルロジックデバイスユニットは、FPGA(フィールドプログラマブルゲートアレイ)構造、あるいはCPLD(コンプレックスプログラマブルロジックデバイス)構造を有することを特徴とする請求項1または2記載の半導体集積回路装置。
【請求項5】
前記プログラマブルロジックデバイスユニットをプログラムするための前記データは、前記半導体チップ上に設けられた外部端子を介して前記不揮発性メモリユニットに入力されることを特徴とする請求項1または2記載の半導体集積回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、不揮発性メモリユニット及びプログラマブルロジックデバイスユニットを内蔵した半導体集積回路装置に関する。
【背景技術】
【0002】
現在、NAND型フラッシュメモリ等からなる不揮発性メモリユニットの周辺にシステムLSIユニットを搭載した半導体チップを製造するビジネスが波及しつつある。しかし、システムLSIユニットは、顧客先等で仕様が異なり、仕様に応じてインターフェース等が変わる。そのため、製造する際に1製品毎にマスクを作成しなければならず、開発コストが高価となり、かつ汎用性を持たせることができないという問題がある。
【0003】
なお、フラッシュメモリユニットを、FPGAユニット、CPU、RAM等と共に1つの半導体チップ上に集積し、FPGAユニットをプログラムするためのデータを、SRAMのスタティックラッチ、アンチヒューズ、不揮発性メモリセル等に記憶するようにしたものが特許文献1に開示されている。
【特許文献1】特開2003−218212号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、上記のような事情を考慮してなされたものであり、その目的は、半導体チップの製造後に、不揮発性メモリユニットの他に種々の機能を持つ回路を容易に構成することができ、もって開発コストが安価であり、かつ高い汎用性を有する半導体集積回路装置を提供することである。
【課題を解決するための手段】
【0005】
本発明の半導体集積回路装置は、半導体チップ上に集積されたプログラマブルロジックデバイスユニットと、上記半導体チップ上に集積され、上記プログラマブルロジックデバイスユニットをプログラムするためのデータをデータ記憶領域の一部に格納する不揮発性メモリユニットと、上記不揮発性メモリユニットを制御し、電源の投入時に、上記データ記憶領域の上記一部に格納されたデータを読み出させて上記プログラマブルロジックデバイスユニットに供給する制御回路とを具備したことを特徴とする。
【発明の効果】
【0006】
本発明によれば、半導体チップの製造後に、不揮発性メモリユニットの他に種々の機能を持つ回路を容易に構成することができ、もって開発コストが安価であり、かつ高い汎用性を有する半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【0007】
以下、図面を参照して本発明を実施の形態により説明する。
【0008】
図1は、本発明の第1の実施形態に係る半導体集積回路装置の半導体チップの平面図である。半導体チップ10上には、複数の不揮発性プログラム素子からなるメモリセルアレイ及び周辺回路を有する不揮発性メモリユニット11と、プログラマブルロジックデバイスユニット12とが集積されている。
【0009】
半導体チップ10の周辺部には、この半導体チップ10と外部装置との間で種々のデータの授受や、電源電圧の供給を行うための複数の外部端子13が形成されている。
【0010】
さらに、半導体チップ10上には、不揮発性メモリユニット11を制御する制御回路(図示せず)が形成されている。この制御回路は、電源の投入時に、不揮発性メモリユニット11のデータ記憶領域の一部に格納されているデータを読み出させて、プログラマブルロジックデバイスユニット12に供給させる。
【0011】
本実施形態の半導体集積回路装置では、不揮発性メモリユニット11の一例としてNAND型フラッシュメモリユニット11が形成されており、プログラマブルロジックデバイスユニット12としてFPGA(Field Programmable Gate Array:フィールドプログラマブルゲートアレイ)構造を有するFPGAユニットが形成されている。しかし、不揮発性メモリユニット11として、NAND型フラッシュメモリユニットの他に、NOR型、及びAND型のいずれかのフラッシュメモリユニット、MRAMセルを有するMRAMユニット、FeRAMセルを有するFeRAMユニットのうち少なくとも1つが形成されていてもよく、かつ、プログラマブルロジックデバイスユニット12として、FPGAユニットの他に、CPLD(Complex Programmable Logic Device:コンプレックスプログラマブルロジックデバイス)構造を有するCPLDユニット、DFA(D Fabric Array)(TM)、及びその他のPLD構造のユニットが形成されていてもよい。
【0012】
本実施形態の半導体集積回路装置では、FPGAユニット12は、フラッシュメモリユニット11を取り囲むように形成されている。
【0013】
図2は、図1中のフラッシュメモリユニット11のアドレス空間を示している。フラッシュメモリユニット11には2つのデータ記憶領域A及びBが設定されている。アドレス空間の上位アドレス側のデータ記憶領域Aには通常のデータが格納される。下位アドレス側のデータ記憶領域BにはFPGAユニット12をプログラムするためのデータ(プログラム)が格納される。
【0014】
上記のような構成の半導体集積回路装置において、フラッシュメモリユニット11のデータ記憶領域Bには、FPGAユニット12をプログラムするためのプログラムデータが予め格納される。データ記憶領域Bからのデータ読み出しは以下のようにして行われる。例えば、図3に示すように、電源の投入時に、制御回路14によりフラッシュメモリユニット11の動作が制御され、データ記憶領域Bに格納されているプログラムデータがフラッシュメモリユニット11から読み出されてFPGAユニット12に供給される。FPGAユニット12ではコンフィグレーション(Configuration)と呼ばれる動作が行われ、プログラムデータに応じた機能を持つ回路が形成される。ここで、FPGAユニット12を用いて実現される回路は、フラッシュメモリユニット11の各種インターフェース回路や、種々の制御回路、クロックジェネレータや演算回路等である。
【0015】
ところで、現在のFPGA内には、プログラムデータを格納する手段として、通常、SRAMが用いられている。SRAMは揮発性のプログラム素子を用いて構成されているので、電源がオフになるとSRAM内の記憶データは消滅してしまい、再度、電源をオンにした時は、プログラムデータをFPGAに再度供給して、回路を再形成しなければならない。
【0016】
これに対し、本実施形態の半導体集積回路装置では、FPGAユニット12をプログラムするためのデータがフラッシュメモリユニット11に格納されているので、電源をオフにしてもデータは保持されており、再度、電源をオンにすると、フラッシュメモリユニット11のデータ記憶領域Bに格納されているプログラムデータが読み出され、FPGAユニット12に供給される。すなわち、電源がオン状態にされる毎に、以前と同様の機能を持つ回路が、FPGAユニット12を用いて実現できる。
【0017】
また、本実施形態の半導体集積回路装置では、フラッシュメモリユニット11のデータ記憶領域Bに格納するプログラムデータを変えることにより、半導体チップの製造後に、FPGAユニット12を用いて種々の機能を持つ回路を容易に実現することができる。この結果、高い汎用性を有する半導体集積回路装置が実現できる。しかも、従来のように製品毎にマスクを作成する必要がないので、開発コストが安価にできる。
【0018】
ところで、フラッシュメモリユニット11内に設けられているプログラム素子は不揮発性のものであり、データの書き込みができる。次に、フラッシュメモリユニット11にプログラムデータを書き込む場合の回路構成例について説明する。
【0019】
図4は、フラッシュメモリユニット11のデータ記憶領域Bにプログラムデータの書き込みを行う際の回路構成の一例を示している。
【0020】
この場合、半導体チップに設けられた1個の外部端子13が使用される。この外部端子13からプログラムデータがシリアルに入力され、フラッシュメモリユニット11内に設けられているインターフェース(I/F)15を介してフラッシュメモリユニット11に供給されることで、データ記憶領域Bにプログラムデータが順次書き込まれる。
【0021】
図5は、フラッシュメモリユニット11のデータ記憶領域Bにプログラムデータの書き込みを行う際の回路構成の他の例を示している。
【0022】
この場合、半導体チップに設けられた複数個の外部端子13が使用される。この複数個の外部端子13からプログラムデータがパラレルに入力され、フラッシュメモリユニット11内に設けられているインターフェース(I/F)15を介してフラッシュメモリユニット11に供給されることで、データ記憶領域Bにプログラムデータが書き込まれる。なお、インターフェース15とフラッシュメモリユニット11との間のデータ経路は、パラレルであってもシリアルであってもよい。このとき、データ記憶領域Bの位置は、外部端子から供給されるデータに応じて設定することもできる。
【0023】
FPGAユニット12をプログラムするためのプログラムデータが格納されるデータ記憶領域Bは、図2に示すように、フラッシュメモリユニット11のアドレス空間の下位アドレス側に限定されるものではない。データ記憶領域Bは、図6(a)に示すようにアドレス空間の中間アドレス部分に設定されていてもよく、さらには、図6(b)に示すようにアドレス空間の上位アドレス側に設定されていてもよい。
【0024】
また、フラッシュメモリユニット11のデータ記憶領域Bのサイズは、仕様に応じて一定のサイズに固定してもよい。FPGAユニット12を用いて実現できる回路規模の最大値に基づいてデータ記憶領域Bのサイズを固定すると、データ記憶領域が不足することはなくなる。多くの場合は、この方法を用いるとよい。
【0025】
フラッシュメモリユニット11に格納させるプログラムデータ量は、FPGAユニット12を用いて実現される回路の規模に応じて増減する。プログラムデータ量が少ない場合に、データ記憶領域Bのサイズが大きく設定されていると、データが格納されない無駄な領域がデータ記憶領域Bに生じる。そこで、フラッシュメモリユニット11のデータ記憶領域をできるだけ有効活用するために、データ記憶領域Bのサイズは可変にしてもよい。
【0026】
次に、フラッシュメモリユニット11のデータ記憶領域Bのサイズを変更するための回路構成について説明する。
【0027】
図7は、フラッシュメモリユニット11のデータ記憶領域Bのサイズを変更する場合の回路構成の一例を示している。
【0028】
この場合、半導体チップに設けられた1個の外部端子13が使用される。この外部端子13から、データ記憶領域Bのサイズを設定するためのデータが入力され、インターフェース(I/F)15を介してアドレス領域設定回路16に供給される。アドレス領域設定回路16は、サイズ設定用のデータに応じて、フラッシュメモリユニット11にデータ記憶領域Bのサイズを設定する。なお、インターフェース15とフラッシュメモリユニット11との間のデータ経路は、パラレルでもシリアルでもよい。
【0029】
この場合、半導体チップに設けられた複数個の外部端子13を使用してもよい。この複数個の外部端子13から、データ記憶領域Bのサイズを設定するためのデータがシリアルに入力され、インターフェース(I/F)15を介してアドレス領域設定回路16に供給される。
【0030】
図7の回路において、アドレス領域設定回路16によってサイズが変更されたデータ記憶領域Bのアドレスが先の制御回路14に記憶される。そして、データ記憶領域Bからのデータ読み出し時は、このアドレスに格納されているデータが読み出され、FPGAユニット12に供給される。
【0031】
また、データ記憶領域Bのサイズを変更する際は、用途に応じて種々に変更することができる。
【0032】
図8(a)〜(c)は、データ記憶領域Bのサイズを変更する際に、データ記憶領域Bの最下位アドレスをアドレス空間の最下位アドレスに固定し、上位アドレス側を変更することでデータ記憶領域Bのサイズを変更する場合を示している。
【0033】
図9(a)〜(c)は、データ記憶領域Bのサイズを変更する際に、データ記憶領域Bの最上位アドレスをアドレス空間の最上位アドレスに固定し、下位アドレス側を変更することでデータ記憶領域Bのサイズを変更する場合を示している。
【0034】
図10(a)〜(c)は、データ記憶領域Bのサイズを変更する際に、データ記憶領域Bの最上位アドレスをアドレス空間のある中間アドレスに固定し、下位アドレス側を変更することでデータ記憶領域Bのサイズを変更する場合を示している。
【0035】
図11(a)〜(c)は、データ記憶領域Bのサイズを変更する際に、データ記憶領域Bの最下位アドレスをアドレス空間のある中間アドレスに固定し、上位アドレス側を変更することでデータ記憶領域Bのサイズを変更する場合を示している。
【0036】
図12(a)〜(c)は、データ記憶領域Bのサイズを変更する際に、データ記憶領域Bの最上位アドレス及び最下位アドレスをフラッシュメモリユニット11のアドレス空間のある中間アドレスにそれぞれ設定し、上位アドレス側及び下位アドレス側を共に変更することでデータ記憶領域Bのサイズを変更する場合を示している。
【0037】
図13は、図1中のFPGAユニット12の具体的な構成例を示している。このFPGAユニットは、多数の論理ブロック21と、縦横方向に延長された配線領域22とから構成されている。
【0038】
このような構成のFPGAユニットでは、フラッシュメモリユニット11のデータ記憶領域Bに格納されているプログラムデータが供給されることで、多数の論理ブロック21相互間を接続する配線が配線領域22を用いて形成され、プログラムデータに応じた機能を持つ回路が構成される。
【0039】
図14は、図1中のプログラマブルロジックデバイスユニット12として用いられるCPLDユニットの一例を示している。このCPLDは、多数のPLDブロック31と、それらを接続するためのひとかたまりの配線領域32とから構成されている。さらに、上記各PLDブロック31は、マクロセルと呼ばれるAND−ORゲート、D型フリップフロップ回路等で構成されている。
【0040】
このような構成のCPLDユニットでは、フラッシュメモリユニット11のデータ記憶領域Bに格納されているプログラムデータが供給されることで、PLDブロック31相互間を接続する配線が配線領域32を用いて形成され、プログラムデータに応じた機能を持つ回路が構成される。
【0041】
図15及び図16はそれぞれ、図1中の不揮発性メモリユニット11内のメモリセルアレイの一部の構成を示している。
【0042】
図15(a)は、不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用いた場合のものである。制御ゲート電極及び浮遊ゲート電極からなる2層ゲート電極構造を有する不揮発性トランジスタをユニットセル41とし、複数個のユニットセル41が直列接続されてNAND列42が構成される。各ユニットセル41の制御ゲート電極は、複数のワード線WLのそれぞれに接続される。NAND列42の各一端は第1の選択トランジスタ43を介してビット線BLに接続され、各他端は第2の選択トランジスタ44を介してソース線SLに接続される。
【0043】
図15(b)は、不揮発性メモリユニット11としてNOR型フラッシュメモリユニットを用いた場合のものである。制御ゲート電極及び浮遊ゲート電極からなる2層ゲート電極構造を有する不揮発性トランジスタをユニットセル41とし、複数個のユニットセル41がビット線BLとソース線SLとの間に接続される。各ユニットセル41の制御ゲート電極は、複数のワード線WLのそれぞれに接続される。
【0044】
図16(a)は、不揮発性メモリユニット11としてMRAMセルを有するMRAMユニットを用いた場合のものである。複数のMRAMセル44がビット線BLと接地電位のノードとの間に並列に接続されている。各MRAMセル44は、1つのMTJ(Magnetic Tunnel Junction)素子45と読み出し選択スイッチ(トランジスタ)46とから構成される。各MTJ素子45と平行するように書き込み用のワード線WWLが設けられており、読み出し選択スイッチ46のゲート電極には読み出し用のワード線RWLが接続されている。MTJ素子45は、フリー層とピン層との間にトンネル絶縁膜を挟み込んだ構成を有し、フリー層のトンネル絶縁膜側の強磁性層の磁化方向と、ピン層の磁化方向との関係により、データを記憶する。
【0045】
図16(b)は、不揮発性メモリユニット11としてFeRAM(Ferroelectric Random Access Memory)セルを有するFeRAMユニットを用いた場合のものである。ブロック選択スイッチ(トランジスタ)BSTと複数のFeRAMセル47がビット線BLとプレート線PLとの間に直列に接続されている。ブロック選択スイッチBSTのゲート電極にはブロック選択線BSが接続されている。複数の各FeRAMセル47は、メモリセルトランジスタ48と、メモリセルトランジスタ48のソース、ドレイン間に並列に接続された強誘電体キャパシタ49とから構成されている。メモリセルトランジスタ48のゲート電極はワード線WLに接続されている。
【0046】
上記実施形態の半導体集積回路装置では、FPGAユニット12は、フラッシュメモリユニット11を取り囲むように形成されている場合を説明した。しかし、フラッシュメモリユニット11及びFPGAユニット12の配置状態は上記実施形態に限定されるものではなく、その用途に応じて種々に変形してもよい。
【0047】
図17(a)は、FPGAユニット12が、フラッシュメモリユニット11の3辺を取り囲むように形成される場合の配置状態を示している。
【0048】
図17(b)は、FPGAユニット12を2つの部分に分け、フラッシュメモリユニット11が、この2つの部分のFPGAユニット12により両側から挟まれるように形成される場合の配置状態を示している。
【0049】
図17(c)は、フラッシュメモリユニット11とFPGAユニット12が1辺のみで接するように、両者が並設されるように形成される場合の配置状態を示している。
【0050】
図18は、本発明の第2の実施形態に係る半導体集積回路装置の半導体チップの平面図である。本実施形態の半導体チップ10が図1に示す第1の実施形態のものと異なる点は、不揮発性メモリユニット11、プログラマブルロジックデバイスユニット12の他に、エラー訂正回路(Error Checking and Correcting:ECC)17とマルチプレクサ(MUX)18が集積されていることである。
【0051】
第2の実施形態の半導体集積回路装置においても、不揮発性メモリユニット11の一例として、NAND型フラッシュメモリユニットの他に、NOR型、及びAND型のいずれかのフラッシュメモリユニット、MRAMセルを有するMRAMユニット、FeRAMセルを有するFeRAMユニットのうちの少なくともいずれか1つが形成されていてもよく、かつ、プログラマブルロジックデバイスユニット12として、FPGAユニット、CPLD構造を有するCPLDユニット、DFA、及びその他のPLD構造のユニットが形成されていてもよい。
【0052】
上記のような構成の半導体集積回路装置において、不揮発性メモリユニット11のデータ記憶領域Bには、FPGAユニット12をプログラムするためのプログラムデータが予め格納される。データ記憶領域Bからのデータ読み出しは以下のようにして行われる。例えば、図19に示すように、電源の投入時に、制御回路14により不揮発性メモリユニット11の動作が制御され、データ記憶領域Bに格納されているプログラムデータが不揮発性メモリユニット11から読み出される。不揮発性メモリユニット11から読み出されたプログラムデータは、エラー訂正回路17によってエラー訂正が行われた後にFPGAユニット12に供給される。FPGAユニット12ではコンフィグレーションと呼ばれる動作が行われ、プログラムデータに応じた機能を持つ回路が形成される。FPGAユニット12を用いて実現される回路は、不揮発性メモリユニット11の各種インターフェース回路や、種々の制御回路、クロックジェネレータや演算回路等である。
【0053】
一方、不揮発性メモリユニット11のデータ記憶領域Aに格納されている通常のデータは、データ記憶領域Bに格納されているデータと同様にエラー訂正回路17によってエラー訂正が行われてから、マルチプレクサ18を介してFPGAユニット12に供給されてもよいし、あるいはエラー訂正が行われずに、マルチプレクサ18を介してFPGAユニット12に供給されるようにしてもよい。
【0054】
第2の実施形態の半導体集積回路装置においても、FPGAユニット12をプログラムするためのデータが不揮発性メモリユニット11に格納されているので、電源をオフにしてもデータは保持されており、再度、電源をオンにすると、不揮発性メモリユニット11のデータ記憶領域Bに格納されているプログラムデータが読み出され、FPGAユニット12に供給される。すなわち、電源がオン状態にされる毎に、以前と同様の機能を持つ回路が、FPGAユニット12を用いて実現できる。
【0055】
第2の実施形態の半導体集積回路装置においても、不揮発性メモリユニット11のデータ記憶領域Bに格納するプログラムデータを変えることにより、半導体チップの製造後に、FPGAユニット12を用いて種々の機能を持つ回路を容易に実現することができる。この結果、高い汎用性を有する半導体集積回路装置が実現できる。しかも、従来のように製品毎にマスクを作成する必要がないので、開発コストが安価にできる。
【0056】
不揮発性メモリユニット11内に設けられているプログラム素子は不揮発性のものであり、データの書き込みができる。次に、不揮発性メモリユニット11にプログラムデータを書き込む場合の回路構成例について説明する。
【0057】
図20は、図18の半導体集積回路装置において、不揮発性メモリユニット11のデータ記憶領域Bにプログラムデータの書き込みを行う際の回路構成の一例を示している。
【0058】
この場合、半導体チップに設けられた1個の外部端子13が使用される。この外部端子13からプログラムデータがシリアルに入力され、不揮発性メモリユニット11内に設けられているインターフェース(I/F)15及びエラー訂正回路17を介してフラッシュメモリユニット11に供給されることで、エラーデータを修正するための符号が付加されたプログラムデータがデータ記憶領域Bに順次書き込まれる。
【0059】
不揮発性メモリユニット11からデータを読み出す際は、先に説明したように、不揮発性メモリユニット11のデータ記憶領域Bに格納されているデータが、エラー訂正回路17によってエラー訂正が行われてからFPGAユニット12に供給される。データ記憶領域Aに格納されているデータは、エラー訂正回路17によってエラー訂正が行われてから、またはエラー訂正が行われずにFPGAユニット12に供給される。
【0060】
図21は、図18の半導体集積回路装置において、不揮発性メモリユニット11のデータ記憶領域Bにプログラムデータの書き込みを行う際の回路構成の他の例を示している。
【0061】
この場合、半導体チップに設けられた複数個の外部端子13が使用される。この複数個の外部端子13からプログラムデータがパラレルに入力され、不揮発性メモリユニット11内に設けられているインターフェース(I/F)15及びエラー訂正回路17を介してフラッシュメモリユニット11に供給されることで、データ記憶領域Bにプログラムデータが書き込まれる。なお、インターフェース15とフラッシュメモリユニット11との間のデータ経路は、パラレルであってもシリアルであってもよい。このとき、データ記憶領域Bの位置は、外部端子から供給されるデータに応じて設定することもできる。データ記憶領域Aに格納されているデータは、エラー訂正回路17によってエラー訂正が行われてから、またはエラー訂正が行われずにFPGAユニット12に供給される。
【0062】
図22は、本発明の第3の実施形態に係る半導体集積回路装置の半導体チップの平面図である。本実施形態の半導体チップ10が図18に示す第2の実施形態のものと異なる点は、マルチプレクサ18が省略されており、半導体チップ10上に、不揮発性メモリユニット11、FPGAユニット12の他に、エラー訂正回路17が集積されていることである。
【0063】
第3の実施形態の半導体集積回路装置においても、不揮発性メモリユニット11の一例として、NAND型フラッシュメモリユニットの他に、NOR型、及びAND型のいずれかのフラッシュメモリユニット、MRAMセルを有するMRAMユニット、FeRAMセルを有するFeRAMユニットが形成されていてもよく、かつ、プログラマブルロジックデバイスユニット12として、FPGAユニット、CPLD構造を有するCPLDユニット、DFA、及びその他のPLD構造のユニットが形成されていてもよい。
【0064】
第3の実施形態の半導体集積回路装置においても、FPGAユニット12をプログラムするためのデータが不揮発性メモリユニット11に格納されているので、電源をオフにしてもデータは保持されており、再度、電源をオンにすると、不揮発性メモリユニット11のデータ記憶領域Bに格納されているプログラムデータが読み出され、FPGAユニット12に供給される。すなわち、電源がオン状態にされる毎に、以前と同様の機能を持つ回路が、FPGAユニット12を用いて実現できる。
【0065】
上記のような構成の半導体集積回路装置において、不揮発性メモリユニット11からデータを読み出す際は、図23に示すようにエラー訂正回路17によってエラー訂正が行われた後にFPGAユニット12に供給される。
【0066】
図24は、図22の半導体集積回路装置において、不揮発性メモリユニット11のデータ記憶領域Bにプログラムデータの書き込みを行う際の回路構成の一例を示している。
【0067】
この場合、半導体チップに設けられた1個の外部端子13が使用される。この外部端子13からプログラムデータがシリアルに入力され、不揮発性メモリユニット11内に設けられているインターフェース(I/F)15及びエラー訂正回路17を介してフラッシュメモリユニット11に供給されることで、エラーデータを修正するための符号が付加されたプログラムデータがデータ記憶領域Bに順次書き込まれる。
【0068】
不揮発性メモリユニット11からデータを読み出す際は、先に説明したように、不揮発性メモリユニット11のデータ記憶領域A、Bに格納されているデータがそれぞれエラー訂正回路17によってエラー訂正が行われてからFPGAユニット12に供給される。
【0069】
図25は、図22の半導体集積回路装置において、不揮発性メモリユニット11のデータ記憶領域Bにプログラムデータの書き込みを行う際の回路構成の他の例を示している。
【0070】
この場合、半導体チップに設けられた複数個の外部端子13が使用される。この複数個の外部端子13からプログラムデータがパラレルに入力され、不揮発性メモリユニット11内に設けられているインターフェース(I/F)15及びエラー訂正回路17を介してフラッシュメモリユニット11に供給されることで、データ記憶領域Bにプログラムデータが書き込まれる。なお、インターフェース15とフラッシュメモリユニット11との間のデータ経路は、パラレルであってもシリアルであってもよい。このとき、データ記憶領域Bの位置は、外部端子から供給されるデータに応じて設定することもできる。
【0071】
図26ないし図56は、図1中、図18中、あるいは図22中のFPGAユニット12を用いて実現される種々の回路の具体的な構成例を示している。特に、図26ないし30は、図1中、図18中、あるいは図22中のFPGAユニット12を用い、かつ不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用い、NAND型フラッシュメモリユニットをフラッシュメモリとして動作させるために使用される種々の回路を実現した場合の具体的な構成例を示している。
【0072】
図26は、FPGAユニット12を用いて、フラッシュメモリユニット(NAND型フラッシュメモリユニット)11とホスト50との間のインターフェース回路(NANDインターフェース)(NAND I/F)59を有するI/F60を実現した例である。この場合、FPGAを用いることで、NAND I/F59におけるデータの転送方法、バス幅、タイミング等を、ホスト側のチップ構成に応じて自由に設定できる。
【0073】
なお、図26において、NANDインターフェースの代わりにANDインターフェース、NORインターフェースを実現することによって、NAND型フラッシュメモリユニットを用いているにも拘わらず、半導体チップが実質的にAND型フラッシュメモリユニット、NOR型フラッシュメモリユニットを搭載しているように構成できる。
【0074】
また、不揮発性メモリユニットとしてNAND型フラッシュメモリユニットの代わりにNOR型フラッシュメモリユニットを用い、FPGAユニット12を用いてNORインターフェースを実現してもよく、さらにはNORインターフェースの代わりにNANDインターフェース、ANDインターフェースを実現することによって、NOR型フラッシュメモリユニットを用いているにも拘わらず、半導体チップが実質的にAND型フラッシュメモリユニット、NAND型フラッシュメモリユニット搭載しているように構成できる。
【0075】
またさらに、不揮発性メモリユニットとしてNAND型フラッシュメモリユニットの代わりにAND型フラッシュメモリユニットを用い、FPGAユニット12を用いてANDインターフェースを実現してもよく、さらにはANDインターフェースの代わりにNANDインターフェース、NORインターフェースを実現することによって、AND型フラッシュメモリユニットを用いているにも拘わらず、半導体チップが実質的にNAND型フラッシュメモリユニット、NOR型フラッシュメモリユニットを搭載しているように構成できる。
【0076】
なお、上記説明では不揮発性メモリユニット11が、NAND型フラッシュメモリユニット、NOR型フラッシュメモリユニット、AND型フラッシュメモリユニットのいずれか1つである場合を説明したが、いずれか2種類の不揮発性メモリユニット、あるいは3種類以上の不揮発性メモリユニットが設けられていてもよく、インターフェース回路(I/F)もそれぞれに応じて適宜実現してよい。
【0077】
これ以降の説明では不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用いる場合を例にして説明するが、図26を用いて説明したように不揮発性メモリユニット11として上記した種々のメモリユニットのうち少なくとも1つのメモリユニットを用いることができる。
【0078】
図27は、FPGAユニット12を用いてNAND I/F59及びエラー訂正回路(ECC)61を有するI/F60を実現した例である。
【0079】
図28は、FPGAユニット12を用いて、NAND I/F59と、エラー訂正回路(ECC)61と不良ブロックマネージメント(Bad Block Management)回路(BBM)62を有するI/F60を実現した例である。BBMとは、フラッシュメモリユニット11内のメモリセルアレイの不良エリアを検出、修正、管理するための回路である。
【0080】
図29は、FPGAユニット12を用いて、NAND I/F59と、ECC61とウェアレベリングトリートメント(Wear Leveling Treatment)回路(WLT)63を有するI/F60を実現した例である。WLTとは、フラッシュメモリユニット11内のメモリセルの長寿命化を図るための回路である。
【0081】
図30は、FPGAユニット12を用いて、NAND I/F59、ECC61、BBM62及びWLT63を有するI/F60を実現した例である。
【0082】
なお、図26乃至図30に示す各回路において、不揮発性メモリユニット11としてNAND型フラッシュメモリユニットの他にNOR型、AND型フラッシュメモリユニット、MRAMユニット、FeRAMユニットが形成されていてもよく、さらに、プログラマブルロジックデバイスユニット12としてFPGAユニットの他にCPLD構造を有するCPLDユニット、DFAユニット、及びその他のCPLD構造を有するユニットが形成されていてもよい。
【0083】
図31乃至図35は、図1中のFPGAユニット12を用い、かつ不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用い、NAND型フラッシュメモリユニットをレジスタとして動作させるために使用される種々の回路を実現した場合の具体的な構成例を示している。
【0084】
図31は、FPGAユニット12を用いて、NAND I/F59及びデータバッファ(レジスタ)64を有するI/F60を実現した例である。
【0085】
図32は、FPGAユニット12を用いてNAND I/F59とデータバッファ64とECC61を有するI/F60を実現した例である。
【0086】
図33は、FPGAユニット12を用いて、NAND I/F59と、データバッファ64と、ECC61及びBBM62を有するI/F60を実現した例である。
【0087】
図34は、FPGAユニット12を用いて、NAND I/F59と、データバッファ64と、ECC61及びWLT63を実現した例である。
【0088】
図35は、FPGAユニット12を用いて、NAND I/F59と、データバッファ64と、ECC61、BBM62及びWLT63を実現した例である。
【0089】
なお、図31乃至図35に示す各回路において、不揮発性メモリユニット11としてNAND型フラッシュメモリユニットの他にNOR型、AND型フラッシュメモリユニット、MRAMユニット、FeRAMユニットが形成されていてもよく、さらに、プログラマブルロジックデバイスユニット12としてFPGAユニットの他にCPLD構造を有するCPLDユニット、DFAユニット、及びその他のCPLD構造を有するユニットが形成されていてもよい。
【0090】
図36乃至図40は、図1中、図18中、あるいは図22中のFPGAユニット12を用い、かつ不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用い、NAND型フラッシュメモリユニットをフラッシュメモリ(NOR型もしくはAND型)、SRAM(スタティックランダムアクセスメモリ)、SDRAM(シンクロナスDRAM)のいずれかとして動作させるために使用される種々の回路を実現した場合の具体的な構成例を示している。
【0091】
図36は、FPGAユニット12を用いてNAND I/F59とデータバッファRAM65を有するI/F60を実現した例である。なお、データバッファRAM65は、実質上SRAMである。
【0092】
図37は、FPGAユニット12を用いてNAND I/F59とデータバッファRAM65とECC61を有するI/F60を実現した例である。
【0093】
図38は、FPGAユニット12を用いて、NAND I/F59と、データバッファRAM65と、ECC61及びBBM62を有するI/F60を実現した例である。
【0094】
図39は、FPGAユニット12を用いて、NAND I/F59と、データバッファRAM65と、ECC61及びWLT63を有するI/F60を実現した例である。
【0095】
図40は、FPGAユニット12を用いて、NAND I/F59と、データバッファRAM65と、ECC61、BBM62及びWLT63を有するI/F60を実現した例である。
【0096】
図36乃至図40の各回路において、データバッファRAM65のI/Fの構成を変更することにより、フラッシュメモリ(NOR型もしくはAND型)、SRAM及びSDRAMのいずれかとして動作させることができる。
【0097】
なお、図36乃至図40に示す各回路において、不揮発性メモリユニット11としてNAND型フラッシュメモリユニットの他にNOR型、AND型フラッシュメモリユニット、MRAMユニット、FeRAMユニットが形成されていてもよく、さらに、プログラマブルロジックデバイスユニット12としてFPGAユニットの他にCPLD構造を有するCPLDユニット、DFAユニット、及びその他のCPLD構造を有するユニットが形成されていてもよい。
【0098】
図41乃至図44は、図1中、図18中、あるいは図22中のFPGAユニット12を用い、かつ不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用い、NAND型フラッシュメモリユニットをレジスタ及びフラッシュメモリの2つの回路として動作させるために使用される種々の回路を実現した場合の具体的な構成例を示している。
【0099】
図41は、FPGAユニット12を用いてNAND I/F59とデータバッファ64とECC61を有するI/F60を実現した例である。
【0100】
図42は、FPGAユニット12を用いて、NAND I/F59と、データバッファ64と、ECC61及びBBM62を有するI/F60を実現した例である。
【0101】
図43は、FPGAユニット12を用いて、NAND I/F59と、データバッファ64と、ECC61及びWLT63を実現した例である。
【0102】
図44は、FPGAユニット12を用いて、NAND I/F59と、データバッファ64と、ECC61、BBM62及びWLT63を実現した例である。
【0103】
なお、図41乃至図44に示す各回路において、不揮発性メモリユニット11としてNAND型フラッシュメモリユニットの他にNOR型、AND型フラッシュメモリユニット、MRAMユニット、FeRAMユニットが形成されていてもよく、さらに、プログラマブルロジックデバイスユニット12としてFPGAユニットの他にCPLD構造を有するCPLDユニット、DFAユニット、及びその他のCPLD構造を有するユニットが形成されていてもよい。
【0104】
また、図41乃至図44に示す各回路では、ホスト50とI/F60との間に2つのデータ経路がある場合が示されているが、これはデータ経路を1つのみ形成し、データ経路を2つの回路で時分割的に使用するように構成してもよい。
【0105】
図45乃至図48は、図1中、図18中、あるいは図22中のFPGAユニット12を用い、かつ不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用い、NAND型フラッシュメモリユニットをフラッシュメモリ(NOR型もしくはAND型)、SRAM及びSDRAMのいずれか1つ及びフラッシュメモリ(NAND型)の2つの回路として動作させるために使用される種々の回路を実現した場合の具体的な構成例を示している。
【0106】
図45は、FPGAユニット12を用いてNAND I/F59とデータバッファRAM65とECC61を有するI/F60を実現した例である。
【0107】
図46は、FPGAユニット12を用いて、NAND I/F59と、データバッファRAM65と、ECC61及びBBM62を有するI/F60を実現した例である。
【0108】
図47は、FPGAユニット12を用いて、NAND I/F59と、データバッファRAM65と、ECC61及びWLT63を有するI/F60を実現した例である。
【0109】
図48は、FPGAユニット12を用いて、NAND I/F59と、データバッファRAM65と、ECC61、BBM62及びWLT63を有するI/F60を実現した例である。
【0110】
図45乃至図48の各回路において、データバッファRAM65のI/Fの構成を変更することにより、SRAM及びSDRAMのいずれかとして動作させることができる。
【0111】
なお、図45乃至図48に示す各回路において、不揮発性メモリユニット11としてNAND型フラッシュメモリユニットの他にNOR型、AND型フラッシュメモリユニット、MRAMユニット、FeRAMユニットが形成されていてもよく、さらに、プログラマブルロジックデバイスユニット12としてFPGAユニットの他にCPLD構造を有するCPLDユニット、DFAユニット、及びその他のCPLD構造を有するユニットが形成されていてもよい。
【0112】
また、図45乃至図48に示す各回路では、ホスト50とI/F60との間に2つのデータ経路がある場合が示されているが、これはデータ経路を1つのみ形成し、データ経路を2つの回路で時分割的に使用するように構成してもよい。
【0113】
上記説明では不揮発性メモリユニット11及びFPGAユニット12を用いて、1つあるいは2つの機能を有する半導体集積回路装置を構成する場合について説明した。しかし、これは3つ以上の機能を有する半導体集積回路装置を構成するようにしてもよい。さらに、その際にデータ経路を1つのみ形成し、時分割によりデータ転送を行うように構成してもよい。
【0114】
図49は、図1中、図18中、あるいは図22中のFPGAユニット12を用い、かつ不揮発性メモリユニット11としてNAND型フラッシュメモリユニットを用い、始めは、NAND型フラッシュメモリユニットをブート用ROMとして動作させ、ベースバンドへのデータの書き込みが終了した後は、NAND型フラッシュメモリユニットをフラッシュメモリやSRAM等として動作させるために使用される回路を実現した場合の構成例を示している。
【0115】
図示するように、FPGAユニット12を用いて、NAND I/F59と、フラグレジスタ(REG)66と、切換え回路(MUX)67と、先に説明したECC61、BBM62、WLT63、データバッファ64、データバッファRAM65のうちの少なくともいずれか1つを含む回路68とを有するI/F60が実現される。
【0116】
このような構成において、始めは、切換え回路67により、NAND型フラッシュメモリユニットのブート用領域を選択することで、NAND型フラッシュメモリユニットをブート用ROMとして動作させる。
【0117】
ベースバンドへのデータの書き込みが終了した後は、ホスト50からのフラグをフラグレジスタ66にセットさせ、このときのフラグレジスタ66の出力に基づいて切換え回路67により回路68からの出力を選択させる。このとき、回路68の構成に応じてフラッシュメモリやSRAM等として動作する。この場合、NAND型フラッシュメモリユニット及びFPGAユニット12を用いて、2つあるいはそれ以上の機能を有する半導体集積回路装置を構成するようにしてもよい。さらに、その際にデータ経路は1つのみ形成し、データ経路を2つあるいはそれ以上の回路で時分割的に使用するように構成してもよい。
【0118】
なお、FPGAユニット12を用いて、上記各回路の他に、不揮発性メモリユニットの各種インターフェース回路や、種々の制御回路、例えばクロックジェネレータや演算回路等を実現することができる。また、用途によって、プロセッサー(DSP、CPU等)を実現することもできる。
【0119】
なお、図26では、FPGAユニット12を用いて、フラッシュメモリユニット(NAND型フラッシュメモリユニット)11とホスト50との間のインターフェース回路(NANDインターフェース)(NAND I/F)59を有するI/F60を実現した場合を説明したが、これは図50に示すように、FPGAユニット12を用いてNANDインターフェース)(NAND I/F)59とNOR I/F)69を有するI/F60を実現して、NAND型フラッシュメモリユニットをNAND型フラッシュメモリとNOR型フラッシュメモリとして動作させるようにしてもよい。
【0120】
さらに、図51に示すように、FPGAユニット12を用いてNANDインターフェース)(NAND I/F)59とSRAM I/F70を有するI/F60を実現して、NAND型フラッシュメモリユニットをNAND型フラッシュメモリとSRAMとして動作させるようにしてもよい。
【0121】
またさらに、図52に示すように、FPGAユニット12を用いてNANDインターフェース)(NAND I/F)59とデータバッファ64を有するI/F60を実現してもよい。
【0122】
図53は、不揮発性メモリユニット11としてMRAMユニットを用い、図1中、図18中、あるいは図22中のFPGAユニット12を用いて、MRAMユニットをNAND型フラッシュメモリユニットとして使用するためのNANDインターフェース69を実現した場合の構成例を示している。
【0123】
なお、図53において、FPGAユニット12を用いて、NANDインターフェース69の代わりにNORインターフェース、ANDインターフェースを実現して、MRAMユニットをNOR型フラッシュメモリユニット、AND型フラッシュメモリユニットとして使用することができ、さらにはFPGAユニット12を用いてMRAMインターフェースを実現して、MRAMユニットをMRAMユニットとして使用することもできる。
【0124】
図54は、不揮発性メモリユニット11としてFeRAMユニットを用い、図1中、図18中、あるいは図22中のFPGAユニット12を用いて、FeRAMユニットをNAND型フラッシュメモリユニットとして使用するためのNANDインターフェース70を実現した場合の構成例を示している。
【0125】
また、図54において、FPGAユニット12を用いて、NANDインターフェース70の代わりにNORインターフェース、ANDインターフェースを実現して、FeRAMユニットをNOR型フラッシュメモリユニット、AND型フラッシュメモリユニットとして使用することができ、さらにはFPGAユニット12を用いてMRAMインターフェースを実現して、FeRAMユニットをMRAMユニットとして使用することもできる。
【0126】
上記したように半導体チップ上に形成される不揮発性メモリユニット11は、NAND型フラッシュメモリユニットなどのように1つのメモリユニットのみに限定されるものではない。例えば、図55に示すように不揮発性メモリユニット11として、NAND型フラッシュメモリユニット11aとMRAMユニット11bの2つのメモリユニットを形成してもよい。図55の回路では、FPGAユニット12を用いてNAND I/F59とMRAM I/F71とが実現されている。さらに、図56に示すように不揮発性メモリユニット11として、NAND型フラッシュメモリユニット11aと、MRAMユニット11bと、FeRAMユニット11cの3つのメモリユニットを形成してもよい。図56の回路では、FPGAユニット12を用いてNAND I/F59と、MRAM I/F71と、FeRAM I/F72が実現されている。不揮発性メモリユニット11として3つ以上の不揮発性メモリユニットを形成してもよい。
【0127】
なお、図55及び図56では、NAND型フラッシュメモリユニット11aに対してNAND I/F59が、MRAMユニット11bに対してMRAM I/F71が、FeRAMユニット11cに対してFeRAM I/F72がそれぞれ接続される場合を説明したが、不揮発性メモリユニットに対して異なる種類のI/F、例えばNAND型フラッシュメモリユニット11aに対してMRAM I/F71もしくはFeRAM I/F72を接続してもよく、かつMRAMユニット11bに対してNAND I/F59もしくはFeRAM I/F72を接続してもよく、さらにはFeRAM I/F72に対してNAND I/F59もしくはMRAM I/F71を接続してもよい。
【0128】
また、I/Fの構成は、上記各例に限定されるものではなく、種々変形可能である。
【0129】
さらに、不揮発性メモリユニットとして2種類以上のメモリユニットが有る場合、1つのメモリユニットによりFPGAユニット12を制御したり、複数のメモリユニットによりFPGAユニット12を制御する構成とすることも可能である。すなわち、1つ以上のメモリユニットにFPGAユニット12を制御するためのプログラムデータを格納させることにより、NAND I/FやMRAM I/F、或いはFeRAM I/Fを構成することも可能である。
【0130】
さらに、図26乃至図56に示す各例において、ホスト50と各インターフェースとの関係は、ホスト側の仕様に合わせてインターフェース側の構成を変更したり、インターフェース側の仕様に合わせてホスト側の構成を変更したりすることが可能である。
【0131】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【0132】
【図1】本発明の第1の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図2】図1中のフラッシュメモリユニットのアドレス空間を示す図。
【図3】図1中のフラッシュメモリユニットのデータ記憶領域からデータを読み出す際の回路構成の一例を示す回路図。
【図4】図1中のフラッシュメモリユニットのデータ記憶領域にプログラムデータの書き込みを行う場合の回路構成の一例を示す図。
【図5】図1中のフラッシュメモリユニットのデータ記憶領域にプログラムデータの書き込みを行う場合の回路構成の他の例を示す回路図。
【図6】図1中のフラッシュメモリユニットのアドレス空間の他の例を示す図。
【図7】図1中のフラッシュメモリユニットのデータ記憶領域のサイズを変更する場合の回路構成の一例を示す図。
【図8】図1中のフラッシュメモリユニットのデータ記憶領域のサイズを変更する場合の一例を示す図。
【図9】図1中のフラッシュメモリユニットのデータ記憶領域のサイズを変更する場合の他の例を示す図。
【図10】図1中のフラッシュメモリユニットのデータ記憶領域のサイズを変更する場合の他の例を示す図。
【図11】図1中のフラッシュメモリユニットのデータ記憶領域のサイズを変更する場合の他の例を示す図。
【図12】図1中のフラッシュメモリユニットのデータ記憶領域のサイズを変更する場合の他の例を示す図。
【図13】図1中のプログラマブルロジックデバイスユニットの一例であるFPGAユニットの具体的な構成例を示すブロック図。
【図14】図1中のプログラマブルロジックデバイスユニットの一例であるCPLDユニットの具体的な構成例を示すブロック図。
【図15】図1中のフラッシュメモリユニット内のメモリセルアレイの一部の構成を示す回路図。
【図16】図1中のフラッシュメモリユニット内のメモリセルアレイの他の構成を示す回路図。
【図17】図1中のフラッシュメモリユニットとFPGAユニットの種々の配置状態を示す平面図。
【図18】本発明の第2の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図19】図18中のフラッシュメモリユニットのデータ記憶領域からデータを読み出す際の回路構成の一例を示す回路図。
【図20】図18中のフラッシュメモリユニットのデータ記憶領域にプログラムデータの書き込みを行う場合の回路構成の一例を示す図。
【図21】図18中のフラッシュメモリユニットのデータ記憶領域にプログラムデータの書き込みを行う場合の回路構成の他の例を示す回路図。
【図22】本発明の第3の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図23】図22中のフラッシュメモリユニットのデータ記憶領域からデータを読み出す際の回路構成の一例を示す回路図。
【図24】図22中のフラッシュメモリユニットのデータ記憶領域にプログラムデータの書き込みを行う場合の回路構成の一例を示す図。
【図25】図22中のフラッシュメモリユニットのデータ記憶領域にプログラムデータの書き込みを行う場合の回路構成の他の例を示す回路図。
【図26】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図27】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図28】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図29】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図30】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図31】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図32】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図33】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図34】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図35】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図36】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図37】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図38】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図39】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図40】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図41】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図42】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図43】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図44】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図45】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図46】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図47】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図48】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図49】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図50】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図51】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図52】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図53】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図54】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図55】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【図56】図1中、図8中、図22中のFPGAユニットを用いて実現される回路の具体例を示すブロック図。
【符号の説明】
【0133】
10…半導体チップ、11…不揮発性メモリユニット、12…プログラマブルロジックデバイスユニット、13…外部端子、14…制御回路、15…インターフェース、16…アドレス領域設定回路、17…エラー訂正回路、18…マルチプレクサ。




 

 


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