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発明の名称 発振回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13565(P2007−13565A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−191668(P2005−191668)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100075812
【弁理士】
【氏名又は名称】吉武 賢次
発明者 堀 親 宏 / 瀧 場 明 / 衣 笠 昌 典
要約 課題
実装面積を増大させることなく正確なクロック逓倍出力を得ることができる逓倍出力を有する発振回路を提供する。

解決手段
発振回路5は、少なくとも奇数段のインバータ11mを備えるリングオシレータ10と、リングオシレータ10の少なくとも2つの段のインバータ11mと11fから取り出した2つの信号の排他的論理和を逓倍出力として出力する周波数逓倍部20とを備える
特許請求の範囲
【請求項1】
少なくとも奇数段のインバータを備えるリングオシレータと、
前記リングオシレータの少なくとも2つの段のインバータからそれぞれの出力として取り出された2つの信号の排他的論理和を逓倍出力として出力する周波数逓倍部と、
を備える発振回路。
【請求項2】
前記周波数逓倍部は、任意の前記2つの段のインバータから取り出された前記2つの信号の排他的論理和をとる論理回路を備えることを特徴とする請求項1に記載の発振回路。
【請求項3】
前記周波数逓倍部は、1つの排他的論理和回路により2倍周クロックを出力する第1論理回路と、3つの排他的論理和回路により4倍周クロックを出力する第2論理回路と、7つの排他的論理和回路により8倍周クロックを出力する第3論理回路と、の少なくとも1つを備えることを特徴とする請求項2に記載の発振回路。
【請求項4】
前記周波数逓倍部は、前記2つの段のインバータの出力として取り出された前記2つの信号と、制御信号とを入力して、前記制御信号により前記2つの信号のうちの何れか1つを出力する排他的論理和装置を備えることを特徴とする請求項1に記載の発振回路。
【請求項5】
前記周波数逓倍部は、前記排他的論理和装置の出力する逓倍周クロックを入力してこれに基づいて前記制御信号を出力する電圧検出回路をさらに備えることを特徴とする請求項4に記載の発振回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、発振回路に関し、特に、逓倍出力を有する発振回路に関する。
【背景技術】
【0002】
精度良く2倍の周波数を発生させることは不可能ではないが、従来は設計に労力を要していた。発振器として用いられることの多いリング発振器は、発振周期が発振器を構成するインバータの段数に比例しているが、インバータの段数は奇数段であり、ちょうど半分にすることは不可能である。多くの発振器は、単純なリング発振器により実現することになるが、種々の環境条件を相殺するバイアス回路を利用しているので、クロックを作成する部分を設計し直すことにより実現することになる。しかし、各種の条件が相互に関係し合っているために、簡単に再設計を行なうことは難しいという問題がある。このように、従来の発振回路においては、安直に周波数を逓倍させるような技術は提案されておらず、そのために発振回路の規模を倍増させることによりEEPROM等のメモリ容量の倍増に対応してきていた。
【0003】
したがって、逓倍出力を有する発振回路の先行技術としては、単独で発振器のクロックを出力すると共に複数の逓倍周クロックを作成して出力する発振回路は提案されていないが、直近の先行技術としては特許文献1ないし特許文献3に記載された逓倍回路、論理回路、デューティ比調整可能な倍周器などが提案されている。これらの先行技術は、何れのものも発振器そのものがリングオシレータ出力と複数の逓倍周クロックとを出力するものではないが、発振回路を逓倍手段ないし倍周手段と組み合わせる回路構成が開示されている。
【0004】
上述したように、従来の発振回路には、精度良く逓倍の周波数のクロックを作成することが難しく、正確にクロックを逓倍することができないという問題がある。また、メモリ容量を逓倍させるのに伴ってクロック作成手段の面積を逓倍させる場合にはメモリ素子の省スペース化の要請に逆行するという問題がある。
【特許文献1】特開平5−218821号公報
【特許文献2】特開平9−294058号公報
【特許文献3】USP5,963,071号
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、実装面積を増大させることなく正確なクロック逓倍出力を得ることができる逓倍出力を有する発振回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様に係る発振回路は、少なくとも奇数段のインバータを備えるリングオシレータと、前記リングオシレータの少なくとも2つの段のインバータから取り出した2つの信号の排他的論理和を逓倍出力として出力する周波数逓倍部と、を備える。
【発明の効果】
【0007】
本発明によれば、実装面積を増大させることなく正確なクロック周期の逓倍出力を有する発振回路を提供できる。
【発明を実施するための最良の形態】
【0008】
以下、添付図面を参照しながら、発振回路の実施形態について詳細に説明する。
【0009】
[第1実施形態]
まず、図1を用いて、最も基本的な構成を含む第1実施形態について説明する。図1のブロック構成図において、発振回路5は、奇数段のインバータ11aないし11mを備えるリングオシレータ10と、リングオシレータ10の少なくとも2つの段のインバータ、例えば最終段のインバータ11mと中間段付近のインバータ11fの出力として取り出された2つの信号の排他的論理和(以下、必要に応じてEOR―Exclusive OR―とする)を逓倍出力としてクロック端子28に出力する周波数逓倍部20とを備えている。
【0010】
上記構成において、リングオシレータ10は初段インバータ11aないし最終段インバータ11mまで順次に出力を形成して、最後にバッファ9を介してリングオシレータ10の出力として送出する。また、周波数逓倍部20は、少なくとも2つの段、例えば最終段インバータ11mの出力と中間段インバータ11gの前段インバータ11fの出力との排他的論理和出力を求め、クロック端子28を介して、例えば図18を用いて後述するチャージポンプ等の昇圧回路1に出力する。第1実施形態の発振回路は、このように、リングオシレータ10の出力とクロック端子28を介して出力される倍周出力すなわち逓倍出力を有する発振回路である。なお、リングオシレータ10は、奇数段のインバータ11mより構成されているため、厳密に中間の出力を引き出すことは不可能であるため、中間段のインバータ11gの前後の出力すなわちインバータ11fの出力かインバータ11gの出力の何れかを用いている。
【0011】
第2実施形態以降の実施形態でも詳細に説明するが、周波数逓倍部20は、任意の前記2つの段のインバータから取り出された前記2つの信号の排他的論理和をとる論理回路を備えるように構成されていても良い。また、周波数逓倍部20は、1つの排他的論理和回路により2倍周クロックを出力する第1論理回路(後述の図3参照)と、3つの排他的論理和回路により4倍周クロックを出力する第2論理回路(後述の図13参照)と、7つの排他的論理和回路により8倍周クロックを出力する第3論理回路(後述の図15参照)とをそれぞれ備えていても良く、あるいは、これらの少なくとも1つすなわち第1論理回路のみを備えていても良い。また、周波数逓倍部20は、後述する図7に示すように、2つの段のインバータの出力として取り出された前記2つの信号と、制御信号とを入力して、前記制御信号により前記2つの信号のうちの何れか1つを出力する排他的論理和装置としての周波数逓倍部を備えていても良い。さらに、周波数逓倍部は、前記排他的論理和装置の出力する逓倍周クロックを入力して、これに基づいて制御信号を出力する電圧検出回路30からの制御信号に基づいて排他的論理和を求めるようにしても良い。
【0012】
なお、図1に示す発振回路5は、図2に示すようなEEPROMチップ50に搭載されている。図2において、EEPROMチップ50は、VCC電源を入力して昇圧する電源(昇圧回路)1と、図1のような構成を有する発振器5と、周辺回路の1つとしての制御回路6を備え、本願による発振器5のリングオシレータ出力は制御回路6に供給され、高電圧を生成するために用いられる逓倍周クロックは昇圧回路1に供給される。EEPROM50は、その他にも、入出力回路51,タイミングジェネレータ52,コマンドレジスタ53,アドレスレジスタ54,アドレスデコーダ55,データレジスタ、メモリセル57などを備えている。なお、昇圧回路1により生成された高電圧は、アドレスレジスタ54やアドレスデコーダ55ばかりでなくメモリセル57やその他の構成要素へも供給されている。このように、図1に示された第1実施形態の逓倍出力を有する発振回路は、図2のようなEEPROMチップ50に搭載されて用いられる。
【0013】
一般に、EEPROM(Electrically Erasable and Programmable Read Only Memory ―電気的消去可能・プログラム可能読出し専用メモリ―)に代表される不揮発性メモリの多くは、書き込み/消去のために高電圧を必要とする。EEPROMであれば、高電圧によってトンネル酸化膜からフローティングゲートへ電化を蓄積/放出させて書き込み/消去を行なう一方で、通常の電圧により行なわれる読出し動作においては、フローティングゲートへの充放電を防止するために高電圧を必要としている。
【0014】
EEPROMの書き込み用の高電圧を発生させるために、多くの場合、図18に示すようなチャージポンプ回路1が用いられている。このチャージポンプ回路1は、図18に示す構成を備えており、キャパシタ2と、ダイオード(またはダイオード接続されたMOS―Metal-Oxide Semiconductor―トランジスタ)3と、インバータ4とにより構成されている。このチャージポンプ1は、キャパシタ2に第1のクロックCLK1とその反転信号としての第2のクロックCLK2とを供給することにより、あたかもポンプのように電荷を移動させるものである。容量Cのキャパシタ2に電荷Qが蓄積されると、Q/Cの電圧V(V=Q/C)が発生するので、このチャージポンプ1によりキャパシタ2に電荷を移送し続ければ、高電圧を得ることができる。このEEPROM のようにトンネル電流を用いて、電荷の蓄積/放出を行なうメモリの場合、書き込み/消去時には電流を消費させることにもなるが、電流が消費される以上の電荷移送能力を保持させるようにすれば、必要な電圧を維持することができる。
【0015】
ところで、メモリ、特に不揮発性メモリの記憶容量は、通常2のべき乗で増加することが一般的である。このことにより、大容量メモリの新たな製品を一連のメモリ製品に追加しようとする場合、同一のサイズに対してメモリ容量は倍増させる必要がある。書き込み/消去時に必要とされる最大電流も当然倍増させて設定することになり、電流昇圧回路における昇圧能力も倍増させる必要が生じることになる。
【0016】
チャージポンプ回路の昇圧能力を向上させる方法としては、次の2つが考えられる。第1の方法は、回路規模を増大させることであり、第2の方法はクロック周波数を上げることである。従来、チャージポンプの昇圧能力を上げるためには、ほとんど第1の方法、すなわち回路規模を増大させる方法が用いられていた。これは、メモリ容量の倍増に伴い昇圧能力を倍増させるためには、昇圧器の回路規模を倍増させる必要があり、当然、チップ面積の増加をもたらすために不利ではあるが、クロック周波数を倍増させる第2の方法は下記のような問題により実現が困難であったからである。
【0017】
クロックを倍増させること自体は可能なことであるが、メモリの昇圧回路においてクロック周波数を倍増させるためには特殊な事情が存在している。メモリセルを倍増させる場合、クロック周波数も略々正確に2倍にする必要がある。また、メモリ実装上の要求としては、可能であるならば従来と同じクロック周波数の出力も残したいという要求もあるからである。EEPROMのようにトンネル酸化膜を用いている回路の場合、クロック周波数を昇圧し過ぎてしまうとトンネル酸化膜にストレスが掛かることになるので、メモリ容量が倍増したときには正確に倍の昇圧能力が必要となる。また、発振器は、昇圧回路のみならず、メモリの周辺回路にもクロック周波数を供給している場合が多いが、周辺回路側に供給されるクロックは、製品ラインアップの上からも、他の容量のメモリと極力同じ周波数であって欲しいという要求がある。デジタル回路であれば、1/2に分周することは容易であるため周波数が正確に倍になれば許容されるが、従来と同じクロックが供給されることが望ましい。
【0018】
[第2実施形態]
次に、第2実施形態について説明する。図3は、第2実施形態に係る逓倍出力を有する発振回路を示す回路図である。図4は図2に示す発振回路を適用した場合のブロック図を示している。図4の左側に示すように、発振回路5は、リングオシレータ10と周波数逓倍部20とにより構成されている。発振回路5の詳細な構成は、図3に示すように、第1ないし第5インバータ11,12,13,14,15と、バッファ9とより構成されたリングオシレータ10と、第5インバータ15の出力と第2インバータ12の出力との2つの信号を入力してそれらの排他的論理和を出力する排他的論理和回路21より構成された周波数逓倍部20を備える構成となっている。
【0019】
図3に示す第2実施形態は、図示の回路により、リングオシレータ10の発振出力と、その倍周信号を排他的論理和回路21により出力するものであり、図4に示すように、倍周出力を昇圧回路1に対して供給すると共に、リングオシレータ出力を周辺回路6に供給するものである。周辺回路6に供給する発振出力の周波数を変更することなく、昇圧回路1へ供給するクロックの周波数を図3の場合は2倍周にすることができ、このクロックの供給を受けた昇圧回路1の動作を正確に倍速化し、2倍の昇圧能力を得ることを可能にするものである。
【0020】
図5は、図3に示した発振回路のノードaとノードbおよび倍周出力cのそれぞれの信号波形を示している。図5のノードaの波形は、バッファ9を通過してリングオシレータ10の出力となっているので、略々リングオシレータ出力である。ノードbの波形は、ノードaの波形よりも略々半周期ほど遅延しているが、略々同じ周波数を有している。排他的論理和回路21の出力は、ノードa、bの信号レベルの一致している期間で低レベルとなり、両ノードa、bの信号レベルの異なる期間は高レベルとなるので、図5(c)に示すように周波数がリングオシレータ出力の2倍となったクロックが出力される。なお、奇数段のインバータの出力ノードの波形を示す図5,図14,図16において、ノードaは各構成における最終段のインバータの出力ノードであり、ノードbは各構成における略々中間段のインバータの出力であるが、その他のノードについてはインバータの数に応じた任意のインバータの出力ノードであり、それぞれ図3,図13,図15にそれぞれ図示した各ノードであるものとする。
【0021】
上述した第2実施形態による逓倍出力を有する発振回路によれば、リングオシレータ10の発振出力とリングオシレータ10の内部信号のEOR(排他的論理和)をとった出力の2つの発振出力を有している。後者の出力は、前者の倍の周波数となっており、昇圧回路1へ導かれ、他方、前者の出力は周辺回路6へと導かれる。第2実施形態の場合、EOR発振出力はリングオシレータ発振出力のちょうど倍になっており、周辺回路6への周波数を変更することなく昇圧回路1へのクロック周波数を倍にすることができる。
【0022】
第2実施形態の場合、クロック周波数が2倍となった信号を得るために追加した構成はEOR論理ゲート21だけであり、半導体チップの構成素子として組み込むには非常に回路規模の小さい構成要素の追加で済むことになる。また、EOR回路はデジタル回路であり、デジタル回路を設計するには微妙な調整は不要であり、設計上も容易であるという利点を有している。また、上記構成により昇圧回路の回路規模を大きくせずにメモリの容量を倍増することが可能となる。また、第2実施形態のさらなる利点は、周波数の変更が容易となるという点である。
【0023】
[第3実施形態]
次に、第3実施形態の発振回路について説明する。第3実施形態は、図3に示された第2実施形態のような単純な構成のリングオシレータ10を備える発振回路ではなく、図6に示すように、リングオシレータ10を構成する第1ないし第5インバータ11,12,13,14,15の高電圧側電源にPチャネルMOS(Metal-Oxide Semiconductor)トランジスタ31,32,33,34,35を設けると共に低電圧側電源にNチャネルMOSトランジスタ36,37,38,39,40を設け、MOSトランジスタ31〜35のゲートへバイアス信号を供給する第1バイアス回路41とMOSトランジスタ35〜40のゲートへバイアス信号を供給する第2バイアス回路42からのそれぞれの信号により、発振周波数を安定させるリングオシレータ10を備える発振回路5に周波数逓倍部20としてのEOR回路21と倍周出力用のクロック端子28を設けたものである。
【0024】
図6に示す第3実施形態の回路図において、排他的論理和回路23は、ノードaとノードbのそれぞれの波形の排他的論理和を取っており、端子28に現れる倍周出力はリングオシレータ出力の周波数の2倍の周波数を有している。この第3実施形態は、バイアス回路41,42からMOSトランジスタ31〜35および36〜40のゲートへバイアス信号を供給することによりリングオシレータ10のリングオシレータ出力を安定させると共にこのリングオシレータ10の2つのインバータ12,15の出力の排他的論理和を演算するEORゲート23の逓倍出力をも安定させることができる。
【0025】
第3実施形態の発振回路5に特徴的な構成は、MOSトランジスタ31〜40と第1,第2バイアス回路41,42とを設けるようにした構成であり、その他の構成は、図3に示した第2実施形態と同じであり、各ノードにおける動作波形も図5と同様であるので、重複説明を省略する。
【0026】
[第4実施形態]
次に、第4実施形態について説明する。第2実施形態のさらなる利点として説明したように、本願によれば周波数の変更が容易となる。EOR回路は、論理回路であるため、制御線を追加してEOR出力ではなくリングオシレータの発振出力そのものを出力させるように構成することは簡単なことである。この制御線をオン/オフすることにより、昇圧回路1へ供給する周波数を倍にしたり、通常の周波数にしたりすることが瞬時に可能となる。さらに、後述の第5実施形態のように、別の制御線を追加することにより、出力を一定値に固定する、すなわちクロックを停止することも可能である。複数の発振周波数を発振可能な発振器は既に存在するが、ほとんどの場合、周波数を切り替えた後に発振状態が安定するまである程度の時間を必要としている。
【0027】
上記構成によれば、EORの機能をデジタル構成に変更するだけであるので、切り換えの前後で1回は波形が崩れる可能性はあるが、それ以降の波形は全く問題なく切り換え後の周波数のクロックを出力することが可能である。また、クロック信号が昇圧回路用のものであるならば、1回くらいは波形が崩れてもその回の電荷の移送が滞るだけであるので、昇圧電圧から見れば取るに足らない乱れである。この周波数の切り換えを高速で行なうことは昇圧能力を変更するのに非常に有効である。
【0028】
図7および図8は、第4実施形態の発振回路を示している。図7は、第2実施形態のEOR論理ゲートを制御つきEOR機能ブロックに置き換えたものであり、このEOR機能ブロックの回路は、図7に示すように、周波数逓倍部20が排他的論理和ゲート21と、アンド(論理積)ゲート43とを備えている。本第4実施形態は、さらに、図8のブロック図に示すように、発振回路5に、昇圧回路1の昇圧電圧を検出する電圧検出回路30を設けており、この電圧検出回路30は、電圧上昇時に、昇圧された電圧が所定の電圧以下のときに制御信号の出力値を1とし、昇圧された電圧が所定の電圧よりも上の電圧のときには制御信号の出力値0を出力する。電圧降下時は所定の電圧まで下がると制御信号を1とし、それまでは0を出力するヒステリシス特性を持つものである。これにより、昇圧電圧が所定の電圧より高くなると発振周波数の倍周化をやめ、それにより、昇圧電圧の上昇を小さくするかあるいは、電圧を低下させる。過剰昇圧時に電荷を放出することにより、昇圧電圧を適正化する回路の規模を小さくすることができる。これとは逆に、検出電圧が所定の電圧より低くなると、発振を倍周して、昇圧能力を上げ、書き込み/消去不良を避けることができる。
【0029】
[第5実施形態]
第4実施形態に記載の、電圧検出回路30は、検出電圧により、生成信号が0か1に固定されるようなものであった。これに対して、本第5実施形態は、図示説明を省略するが電圧検出回路の出力が、0/1を頻繁に繰り返すものであり、検出する電圧により、0と1の期間が変るものである。より具体的には、電圧が高い場合は0期間が長く、電圧が低い場合は1の期間が長くなる。そして、検出する電圧によって少しずつ期間の比が変るように構成して、より、きめ細やかに制御することが可能となる。
【0030】
[第6実施形態]
図9、図10、図11は、第6実施形態の発振回路を説明するための回路図、ブロック図、特性図である。図9は、第4実施形態のEOR機能ブロックとしての周波数逓倍部20の構成にアンド(論理積)回路44を付加すると共に、第5実施形態の1本の制御線にさらにもう1本の制御線を加えたものであり、この第2の制御線により、EOR論理回路ブロックの出力を固定できるようにしたものである。具体的な論理ゲートは、図9に示すように、第2インバータ12の出力と制御信号1との論理積を取るアンドゲート43と、最終段の第5インバータ15の出力と制御信号2との論理積を取るアンドゲート44と、アンドゲート43および44の出力の排他的論理和をとるEORゲート21と、を備えている。
【0031】
この第6実施形態においては、図10における電圧検出回路が、図11に示すように、昇圧電圧に応じた制御出力を生成し、昇圧電圧が低電圧である場合は、倍周したクロックを昇圧回路1に供給し、ある程度高い電圧となった場合、倍周機能を停止して、昇圧能力を低減させる。さらに高い電圧となった場合は、昇圧回路1へ供給するクロック信号を固定することにより、昇圧動作を停止させる。これにより、従来は必要とされていた、過昇圧時には電荷を放出して過剰電圧印加を避ける回路が不要となる。その理由は、書き込み/消去時には、その書き込み/消去機能に必要な電流が消費されると共に各種リーク電流も流れており、クロックを停止した時点から昇圧回路の出力電圧は下がり続けることになるからである。
【0032】
[第7実施形態]
図12は、第7実施形態の構成を示すブロック図である。この第7実施形態における発振回路10は、第3実施形態で用いられた図7に示されたものである。ブロック中、命令デコーダ45は、外部からの命令を解釈し、内部制御信号を生成するものであるが、該ブロックは命令デコード時に、書き込み/消去の場合は、それが多量の電流を必要とするか否かを判定する。例えば、全ビット消去を指示する命令は、多くの電流を必要とする一方で、1バイトだけ書き込む場合は、全ビット消去に用いる電流に比べて、はるかに少ない電流しか必要としない。書き込み/消去ビット数は通常、命令に明白に示されていると共に、さほど多くのバリエーションは無いので、命令解釈時に、必要電流を判定することは容易である。
【0033】
判定の結果は、発振回路の内部制御信号として用いられ、消費電力が多いときは、昇圧用クロックを倍周するようにする。図18を用いて説明したチャージポンプ型の昇圧回路1は、電荷を移送して電圧を上げるので、昇圧回路1が消費する消費電流が多すぎると、昇圧不足を生じる。逆に、消費電流以上にチャージポンプで電荷を移送すると、電圧は上昇し続け、問題を起こすことになる。したがって、命令デコーダ45により消費電流を予測し、周波数逓倍部20が発振する昇圧クロックの周波数を変えることができるように構成することは非常に有効である。
【0034】
[第8実施形態]
次に、図13および図14を用いて第8実施形態に係る発振回路について説明する。この第8実施形態は、リングオシレータの発振出力の4倍の周波数のクロックを生成するものである。図13において、逓倍出力を有する発振器5は、奇数段のインバータ11ないし15とバッファ9を有するリングオシレータ10と、周波数逓倍部20とを備える。周波数逓倍部20は、ノードaとノードbより取り出された2つの信号の排他的論理和を演算する第1の排他的論理和回路21と、ノードdとノードeより取り出された2つの信号の排他的論理和を演算する第2の排他的論理和回路22と、第1の排他的論理和回路23の出力ノードcと第2の排他的論理和回路22の出力ノードfの2つ信号の排他的論理和を演算する第3の排他的論理和回路23と、を備えている。
【0035】
図13の発振回路5の内部信号は、図14に示されているような波形を呈している。一般に、メモリのラインアップは2のべき乗であり、この構成の発振回路5の場合には4倍の周波数を形成する必要のあるケースに適用可能である。さらに、この発振回路5は、第4実施形態ないし第6実施形態にも適用可能であり、それらの制御をより細かく行なうことを可能とする。因みに、第1の排他的論理和回路21の出力波形cと、第2の排他的論理和回路22の出力波形fは、2倍の周波数を有するクロックとなっており、これら2倍周クロックの波形を別途取り出し可能とするような構成も考えられる。
【0036】
[第9実施形態]
次に、図15,図16を用いて8倍周のクロックを生成可能な第9実施形態の発振回路について説明する。図15において、第9実施形態に係る発振回路5は、リングオシレータ10と、周波数逓倍部20とを備えている。リングオシレータ10は、第1ないし第9インバータ11,12,13,14,15,16,17,18,19と、バッファ9とを備えている。ノードaに現れる第9インバータ19の出力がバッファ9を介してリングオシレータのクロックとして出力される。周波数逓倍部20は、第1ないし第7の排他的論理和回路21,22,23,24,25,26,27を備えており、最終段である第9インバータ19の出力と略々中間の第4インバータ24の出力との排他的論理和が第1排他的論理和回路21により演算される。以下、各ノードd,e,h,i,k,lの出力が第2ないし第4の排他的論理和回路22,23,24により演算される。第1,第2の排他的論理和回路21,22の出力c,fは第5の排他的論理和回路25で演算され、第3,第4の排他的論理和回路23,24の出力j、mは第6の排他的論理和回路26で演算され、第5,第6の排他的論理和回路25,26の出力g、nは、第7の排他的論理和回路27で演算されている。各ノードおよび出力の波形は図16(a)ないし(o)に示すようになっており、最終的には図16(o)に示すような8倍周クロックを得ることが可能である。
【0037】
図16(a)ないし(o)に示すように、第1ないし第7インバータ11〜17と第9インバータ19の各出力ノードh,d,k,b,i,e,l,aの波形と、排他的論理和出力波形c,f,g,j,m,n,oはそれぞれ異なる波形を有しており、図15の右下に示すように所望のクロック波形を取り出して、図2に示した昇圧回路1で昇圧してからEEPROMチップ50の所望の構成要素に対して昇圧された電源を供給することもできる。
【0038】
図15に示すような8倍周クロックを生成する逓倍出力を有する発振回路によれば、周波数切り換え動作が高速に行なえることを利用して、細かい昇圧電圧の制御動作が可能となる。通常の周波数動作と倍周周波数動作とを交互に切り換えることにより、昇圧電圧を両者の中間の電圧とすることもできる。さらに、倍周している時間を長くすることにより電圧は高めになり、倍周期間を短くすれば昇圧電圧は低めになるので、それぞれの時間の割合を調整することにより最適な電圧制御が可能となる。このとき、昇圧電圧は発振周波数の切り換えにより変動することになるが、昇圧回路もメモリセルもそれなりの容量を有しており、もしも周波数の切り換えが早くて頻繁に切り換えることができれば、発振周波数の切り換えによる影響を受けなくなることになり、この第9実施形態のように多数の逓倍周波数のクロック出力を供給可能とする構成により、この発振周波数の切り換えによる影響を受けにくくすることができる。
【0039】
第9実施形態によるさらなる利点は、発振周波数の制御をデジタルにより行なうことが可能になり、これにより、昇圧動作もデジタルにより行なうことが可能となる。一方、必要とされるトンネル電流も予めその多少や増減を予測できる場合がある。例えば、命令によって書き込み/消去のビット数に変更が生じる場合である。EEPROM50に代表されるトンネル電流を用いて書き込み/消去を行なう不揮発性メモリは、書き込み/消去に要する時間が他の動作に比較して非常に長くなっている。そのため、全ビットの消去/書き込みや、「ページ」と呼ばれる一定量のデータを一度に書き込む命令を備えているものが多い。
【0040】
その一方で、通常のメモリと同様にバイト単位や16ビット単位での操作も存在する。リーク電流等の影響により、操作するビット数と消費される電流とが完全に比例する訳ではないが、操作ビット数が多いほど消費電流量は多くなっている。既に述べたように、昇圧能力は不足も過剰も好ましくないので、操作するビット数により昇圧能力を変更することが望ましいが、操作ビット数は命令デコード数によりデジタル的に判定されている。上述した実施形態によれば発振出力の周波数の変更やこれを用いる昇圧回路の能力をデジタル的に変更可能となり命令デコードの結果信号に基づいて直接制御することができる。
【0041】
図15に示した第9実施形態によれば、8倍周のクロックを生成することができるので第1ないし第8実施形態のように2倍周や4倍周のクロックに比較してより細やかな制御を可能にしている。すなわち、2倍周は図5(c)に示すようにノードaのリングオシレータ出力と同じ周期の間に2倍の周期の倍周出力cを出力するだけであり、4倍周は図14(g)に示すようにリングオシレータ出力の周期の間に4倍の周期の4倍周出力gを出力するだけであるのに対して、第9実施形態による8倍周は図16(o)に示すようにリングオシレータの出力と同じ周期の間に8倍の周期の8倍周出力oを生成することができることになり、より細かい精度のクロックを提供することができるという特有の効果を有している。
【0042】
[第10実施形態]
フローティングゲートを有するEEPROMは、電荷がトンネル酸化膜を経て高電圧によりフローティングゲートに注入されて記憶を保持する。このとき、トンネル酸化膜を挟む両側の電圧差が小さすぎるとデータの書き込み(記憶)は行なわれず、電圧差が大きすぎるとトンネル酸化膜の劣化を早めることになる。
【0043】
フローティングゲートは、その名の通りトンネル酸化膜以外の部分は完全に電気的絶縁がなされていてキャパシタとなっている。キャパシタに電荷が蓄積されると、電圧が発生することから、電荷がフローティングゲートに注入されると、トンネル酸化膜を挟む両側部分の電圧差が減衰していくことが分かる。このことは、トンネル酸化膜に最初から一気に電圧をかけた場合、最初はトンネル酸化膜を挟む両側部分の電圧差が大きすぎてトンネル酸化膜にストレスが掛かる一方、時間が経過すると電圧差が小さくなり書き込みが鈍くなることを示している。この現象を回避する方法として、書き込み時に印加する高電圧を時間の経過と共に徐々に上げていく方法が考えられる。
【0044】
図17に示す第10実施形態に係る発振回路5は、リングオシレータ10と、周波数逓倍部20とを備え、周波数逓倍部20は昇圧器1に対して逓倍周クロックを供給する。周波数逓倍部20は、カウンタ46に対して通常クロックも出力しており、カウンタ46はこの通常クロックが有する通常の周波数をカウントして時間の経過を計測して、その結果を制御回路47に出力する。制御回路47は、カウンタ46で計数された時間が経過するのにしたがって発振回路の周波数逓倍部20に倍周出力の倍周率が上がるような倍率制御信号を周波数逓倍部20へ出力する。
【0045】
周波数逓倍部20は、制御回路47から出力された倍率制御信号により、等倍、2倍、4倍、8倍というように逓倍された発振周波数を有する逓倍周クロックを生成して昇圧回路1に供給する。昇圧回路1においては、入力されたクロックの発振周波数が高くなればかなり広い条件の下で昇圧電圧も高くなるので、時間の経過と共に発生電圧を高くすることができる。
【0046】
この第10実施形態によれば、リングオシレータ出力の基本発振も出力可能であることと、倍率を瞬時かつ容易に変更可能であることの双方を有効に活用することができ、特に安定した逓倍周クロックの生成に関して、この実施形態に特有の効果を有する。なお、この第10実施形態の周波数逓倍部20の具体的な構成としては、図7に示された排他的論理和回路21とアンドゲート43とを組み合わせた排他的論理和装置が4倍周クロックを出力可能な図13の回路に組み合わせた構成や、8倍周クロックを出力可能な図15の回路に組み合わせた構成等が考えられる。
【図面の簡単な説明】
【0047】
【図1】基本原理としての第1実施形態の発振回路を示す回路図。
【図2】発振回路が適用されるEEPROMの構成を示すブロック図。
【図3】より具体的な第2実施形態の発振回路を示す回路図。
【図4】図3の構成を用いるメモリの一部分の構成を示すブロック図。
【図5】図3の回路の各ノードの波形を示す特性図。
【図6】第3実施形態の発振回路を示す回路図。
【図7】第4実施形態の発振回路を示す回路図。
【図8】図7の構成を用いるメモリの一部分の構成を示すブロック図。
【図9】第6実施形態の発振回路を示す回路図。
【図10】図9の構成を用いるメモリの一部分の構成を示すブロック図。
【図11】第6実施形態で用いられる電圧検出器の特性を示す特性図。
【図12】第7実施形態を用いるメモリの一部分の構成を示すブロック図。
【図13】第8実施形態の発振回路の構成を示す回路図。
【図14】図13の各ノードの波形を示す特性図。
【図15】第9実施形態の発振回路の構成を示す回路図。
【図16】図15の各ノードおよび出力の波形を示す特性図。
【図17】第10実施形態の発振回路の構成を示すブロック図。
【図18】昇圧回路としてのチャージポンプの構成を示す回路図。
【符号の説明】
【0048】
1 昇圧回路(チャージポンプ)
5 発振回路
9 バッファ
10 リングオシレータ
11a〜11f,11g,11g〜11m インバータ
11〜19 インバータ
20 周波数逓倍部
21〜27 排他的論理和回路
28 クロック(逓倍周出力)端子
30 電圧検出器




 

 


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