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発明の名称 半導体集積回路及びその受信システム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13493(P2007−13493A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190693(P2005−190693)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 志津木 康
要約 課題
イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消し微細化に適した半導体集積回路を提供する。

解決手段
伝送されてきた信号をイコライズする機能を有する半導体集積回路において、受信した信号を差動増幅するバッファ101と、バッファ101から出力された信号を受信し、増幅するバッファ102と、バッファ101から出力された信号を受信し、バッファ102よりも高いコモンモード電圧で増幅するバッファ103と、バッファ101から出力された信号を受信し、バッファ102よりも低いコモンモード電圧で増幅するバッファ104と、信号の状態からバッファ102、103、104の出力信号の内、少なくとも一つの出力信号を選び出し、選び出された出力信号をサンプリングするサンプラー105を備えることを特徴としている。
特許請求の範囲
【請求項1】
受信した信号を差動増幅する第1のバッファと、
前記第1のバッファから出力された前記信号を受信し、増幅する第2のバッファと、
前記第1のバッファから出力された前記信号を受信し、前記第2のバッファよりも高いコモンモード電圧で増幅する第3のバッファと、
前記第1のバッファから出力された前記信号を受信し、前記第2のバッファよりも低いコモンモード電圧で増幅する第4のバッファと、
前記信号の状態から前記第2のバッファ及び前記第3のバッファ、前記第4のバッファの出力信号の内、少なくとも一つの出力信号を選び出し、選び出された前記出力信号をサンプリングするサンプラーと、
を備えることを特徴とする半導体集積回路。
【請求項2】
前記サンプラーは、前記信号がハイ(H)の連続信号のとき、前記第3のバッファを選択し、前記信号がロー(L)の連続信号のとき、前記第4のバッファを選択し、前記信号が前記連続信号でないとき前記第2のバッファを選択する手段を有することを特徴とする請求項1記載の半導体集積回路。
【請求項3】
前記第1のバッファ及び前記第2のバッファ、前記第3のバッファ、前記第4のバッファは、CML(Current Mode Logic)ロジックであることを特徴とする請求項1又は請求項2に記載の半導体集積回路。
【請求項4】
受信信号を差動増幅して入力信号を出力する工程と、
前記入力信号を3つの信号に分岐し、第1の信号を第1のコモンモード電圧で差動増幅して第1の出力信号を出力する工程と、
第2の信号を前記第1のコモンモード電圧よりも高い第2のコモンモード電圧で差動増幅して第2の出力信号を出力する工程と、
第3の信号を前記第1のコモンモード電圧よりも低い第3のコモンモード電圧で差動増幅して第3の出力信号を出力する工程と、
前記受信信号がハイ(H)若しくはロー(L)の連続信号のときは、前記第2の出力信号若しくは前記第3の出力信号の内、どちらかを選択する工程と、
前記受信信号が前記連続信号以外の不連続信号のときは、前記第1の出力信号を選択する工程と、
を備えることを特徴とする半導体集積回路の受信システム。
【請求項5】
前記受信信号がHの連続信号のときは、前記第2の出力信号を選択し、
前記受信信号がLの連続信号のときは、前記第3の出力信号を選択することを特徴とする請求項4記載の半導体集積回路の受信システム。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路及びその受信システムに関するものである。
【背景技術】
【0002】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、各部品あるいは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になってきている。例えば、DRAMやSRAMなどの主記憶装置とプロセッサとの間の信号伝送信号がコンピュータ全体の性能向上を妨げつつある。さらに、サーバと主記憶装置、プリント基板間などの信号伝送だけでなく、半導体の微細化、高集積化に伴い、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送でも信号伝送速度の向上が望まれている。
【0003】
従来、この信号伝送装置における送受信装置の受信側は、送信された信号Txを受信側のレシーバ回路で受けるが、プリント基板間では、受信された信号Rxは、PCB(Printed Circuit Board)によるLow Pass Filter特性の影響で、受信された信号Rxに開口劣化が発生し、アイパターンが狭まり、伝送信号を十分に感知できないという問題点がある。この問題点を解決するために、従来は、図8に示すように、受信された信号Rx+、Rx-をHigh Pass Filter特性を持ったイコライザ201に入力させ、Low Pass Filter特性による開口劣化を補償し、その後、CMLバッファ202により、そのイコライズされた受信信号を差動増幅させ、その後、サンプラー203で受信された信号Rx+、Rx-のH/Lを判断することにより、受信信号Rx+、Rx-の感度劣化を防いでいた。
【0004】
しかしながら、従来のイコライザは、高周波特性を補うために、図9に示すように、2つのトランジスタTr1、Tr2と抵抗R、キャパシタCを有する回路で構成される。これは、キャパシタCの影響により面積の増大を招き、微細化に適さないという問題点がある。また、従来のイコライザでは、開口劣化を補償するために、PCBでの送受信の伝送距離によって、イコライザの設定を変える必要があった。また、受信信号の感度劣化を防ぐために、送信側のバッファ回路に受信側の最適なコモンモード電圧を発生するコモンモードレベル発生回路と所定の信号のコモンモード電圧を検出するコモンモード電圧検出回路を設けることにより、受信側に最適なコモンモード電圧を与え、受信信号の感度劣化を防ぐものがあるが、この従来技術では、Low Pass Filter特性による開口劣化を補償することができず、また、上記したキャパシタの影響による面積の増大を避けることができない。(例えば、特許文献1参照。)。
【特許文献1】特開2004−172980号公報(第7頁、図2)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消し微細化に適した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体集積回路は、伝送されてきた信号をイコライズする機能を有する半導体集積回路において、受信した前記信号を差動増幅する第1のバッファと、前記第1のバッファから出力された前記信号を受信し、増幅する第2のバッファと、前記第1のバッファから出力された前記信号を受信し、前記第2のバッファよりも高いコモンモード電圧で増幅する第3のバッファと、前記第1のバッファから出力された前記信号を受信し、前記第2のバッファよりも低いコモンモード電圧で増幅する第4のバッファと、前記信号の状態から前記第2のバッファ及び前記第3のバッファ、前記第4のバッファの出力信号の内、少なくとも一つの出力信号を選び出し、選び出された前記出力信号をサンプリングするサンプラーと、を備えることを特徴としている。
【0007】
また、本発明の別態様の半導体集積回路の受信システムは、伝送されてきた受信信号をイコライズする機能を有する受信システムにおいて、前記受信信号を差動増幅して入力信号を出力する工程と、前記入力信号を3つの信号に分岐し、第1の信号を第1のコモンモード電圧で差動増幅して第1の出力信号を出力する工程と、第2の信号を前記第1のコモンモード電圧よりも高い第2のコモンモード電圧で差動増幅して第2の出力信号を出力する工程と、第3の信号を前記第1のコモンモード電圧よりも低い第3のコモンモード電圧で差動増幅して第3の出力信号を出力する工程と、前記受信信号がハイ(H)若しくはロー(L)の連続信号のときは、前記第2の出力信号若しくは前記第3の出力信号の内、どちらかを選択する工程と、前記受信信号が前記連続信号以外の不連続信号のときは、前記第1の出力信号を選択する工程と、を備えることを特徴としている。
【発明の効果】
【0008】
本発明によれば、イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消することができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0010】
図1は、本実施例に係る半導体集積回路を示す回路図である。本発明の実施例1に係る半導体集積回路は、送信装置により伝送経路を経て、送信されてきた伝送信号を受信装置で受信し、受信した受信信号をサンプラーによりハイ(H)/ロー(L)判定する前に行う受信信号のイコライズを従来と異なる回路構成で制御することができる。
【0011】
図1に示すように、半導体集積回路は、受信信号Rx+、Rx-を入力する第1のCMLバッファ101と、第1のCMLバッファ101の出力端から3つに分岐して接続され、第1のCMLバッファ101からの入力信号In+、In-が入力される第2、第3、第4のCMLバッファ102、103、104と、これら3つの第2、第3、第4のCMLバッファ102、103、104の出力端からの出力信号OUT+、OUT-が入力され、3つの第2、第3、第4のCMLバッファ102、103、104のうち1つを選択して出力するロジック回路を備えて、クロック信号CLKに同期したサンプラー105とで構成されている。
【0012】
第1のCMLバッファ101は、一般的な差動CML(Current Mode Logic)をベースとした差動アンプで構成されており、受信信号Rx+、Rx-を入力し、受信信号Rx+、Rx-を差動増幅して、第2、第3、第4のCMLバッファ102、103、104へ入力信号In+、In-を伝えている。
【0013】
第2のCMLバッファ102は、一般的な差動CMLをベースにした差動アンプであり、第3、第4のCMLバッファ103、104は、第2のCMLバッファ102とは異なる構成で形成されている。つまり、第2のCMLバッファ102のコモンモード電圧を基準として、第3のCMLバッファ103は第2のCMLバッファ102のコモンモード電圧よりも高いコモンモード電圧をもっている。また、第4のCMLバッファ104は、第2のCMLバッファ102のコモンモード電圧よりも低いコモンモード電圧をもっている。第2、第3、第4のCMLバッファ102、103、104に入力された第1のCMLバッファ101からの入力信号In+、In-は、それぞれのコモンモード電圧を基準に差動増幅され、サンプラー105へ出力信号OUT+、OUT-を出力する。
【0014】
ここで、コモンモード電圧とは、差動信号を伝える2つの入力信号の電圧の平均値であり、CMLバッファによって2つの入力信号の差動信号からコモンモード電圧を除去することができ、サンプラーによる信号検出を行いやすくする。基準となる第2のCMLバッファ102のコモンモード電圧が、2つの入力信号In+、In-の電圧の平均値となり、第3、第4のCMLバッファ103、104のコモンモード電圧は、それに比べて高い若しくは低いコモンモード電圧をもつことになる。つまり、第3のCMLバッファ103により差動増幅された信号は、第2のCMLバッファ102により差動増幅された信号に比べ、サンプラー105によってL状態の信号を検出しやすい。逆に、第4のCMLバッファ104は、第2のCMLバッファ102に比べて、H状態の信号を検出しやすくなる。
【0015】
図2に本実施例に係る半導体集積回路のコモンモード電圧の異なるCMLバッファの回路図の一例を示す。図2は、通常の差動増幅器のソース側に抵抗106を付加したもので、入力信号In+、In-は、それぞれNMOSトランジスタ107、108に接続される。そして、入力信号In+側のNMOSトランジスタ107のドレインは、負荷109を介した高電位電源線Vddと出力信号Out-に接続されており、ソースは、電流電源Ixを介してアースに接続されている。また、入力信号In-側のNMOSトランジスタ108のソースは、抵抗106を介して前記電流電源Ixに接続し、先ほどと同様アースに接続されており、ドレインは、負荷110を介した高電位電源線Vddと出力信号Out+に接続されている。この抵抗106を入力信号In+側か入力信号In-側に取り付ける事により、上記のコモンモード電圧の異なるCMLバッファを実現する事ができる。詳しくは、基準となる第2のCMLバッファ102が、一般的なCMLをベースとしたCMLバッファであるとき、図2(a)に示すように、入力信号In-側のNMOSトランジスタ108のソースに抵抗106を取り付ける事により、コモンモード電圧を第2のCMLバッファ102に比べ高くすることができ、第3のCMLバッファ103が実現できる。逆に、第2のCMLバッファ102よりもコモンモード電圧を低くするには、入力信号In+側のNMOSトランジスタ107のソースに抵抗106を取り付ける事により、コモンモード電圧を第2のCMLバッファ102に比べ低くすることができ、第4のCMLバッファ104を実現できる。
【0016】
サンプラー105は、入力された3つの第2、第3、第4のCMLバッファ102、103、104の出力信号OUT+、OUT-から一つの出力信号を選び出すロジック回路111を備え、選択された一つの出力信号をサンプリングして出力する。
【0017】
サンプラー105は、例えば、図3に示すような回路構成で形成することができる。コモンモード電圧の異なる3つの第2、第3、第4のCMLバッファ102、103、104から出力された出力信号OUT+、OUT-は、CMLロジックで構成されたフリップフロップ回路112でクロックCK1に同期した信号に変換され、CML2CMOS113でこれまでのCMLロジックの信号からCMOSロジックの信号へ変換される。その後、CMOSロジックのフリップフロップ回路114で、CMOSモードのクロックCK2に同期した信号に変換される。以上の動作がサンプラー105に入力された3つの出力信号OUT+、OUT-すべてに対して行われる。その後、変換された出力信号は、後述の制御システムを備えたロジック回路111によって、3つの第2、第3、第4のCMLバッファ102、103、104から出力された信号のうち、適切な信号が一つ選択され、サンプリングを行って、出力する。ここで、ロジック回路は、CMOSロジックで構成されている。
【0018】
ロジック回路111は、以下のような制御システムで、コモンモード電圧の異なる第2、第3、第4のCMLバッファ102、103、104の中から一つのデータ信号を選択する。
【0019】
図4に本実施例に係る半導体集積回路の入力信号In+、In-の波形を示す。例えば、図4に示すように、PCBの距離によるLow Pass Filter特性で信号の開口劣化が生じた高周波成分が多く含まれる受信信号(11011)があるとき、入力信号In+は、Low Pass Filter特性のため、0のディップが通常よりも高い電圧表示になる。逆に、入力信号In-は、In+の反転信号である受信信号(00100)であるので、1のトップが通常よりも低い電圧表示になり、アイパターンが狭まる傾向にある。この開口劣化によるアイパターンの狭まりは、(11)の連続パターンの後の0への遷移、(00)の連続パターンからの1への遷移で起こる。このような開口劣化により、第2のCMLバッファ102のコモンモード電圧による差動増幅では、1や0へ遷移した後の信号検出がサンプラー105で正常に行われない場合がある。
【0020】
そのために、(11)を判断したときには、ロジック回路111は、第3のCMLバッファ103を選択して、基準の第2のCMLバッファ102のコモンモード電圧よりも高いコモンモード電圧をもつ第3のCMLバッファ103で差動増幅された出力データを選択する。それにより、1から0へ遷移したときに0のディップが通常より高い電圧表示になっても、コモンモード電圧が通常より高く設定されているので、サンプラー105による0の信号検出が行いやすくなる。
【0021】
逆に、(00)を判断したときには、ロジック回路111は、第4のCMLバッファ104を選択して、基準の第2のCMLバッファ102のコモンモード電圧よりも低いコモンモード電圧をもつ第4のCMLバッファ104で差動増幅された出力データを選択する。それにより、0から1へ遷移したときに1のトップが通常より低い電圧表示になっても、コモンモード電圧が通常より低く設定されているので、1から0へ遷移したときのサンプラー105による0の信号検出が行いやすくなる。つまり、受信信号の開口劣化したアイパターンを実効的に広げることができ、高周波特性を補償したイコライズを行うことができる。
【0022】
また、それ以外の1若しくは0が連続しない信号である場合、つまり、(10)や(01)の不連続信号の場合は、基準のコモンモード電圧をもつ第2のCMLバッファ102を選択し、第2のCMLバッファ102で差動増幅されたデータを出力する。
【0023】
図5に実施例1に係る半導体集積回路のロジック回路が有する制御システムのフローチャートを示す。以下に、上記したようなロジック回路が有する受信した信号の連続性、不連続性を判断することによって、適切なCMLバッファの出力信号を選び出すことができる制御システムのフローチャートを示す。
【0024】
例えば、図5は、サンプラーに入力された受信信号が、00、11、1010、0101の4つの信号をロジック回路で判断する事により、3つのコモンモード電圧の異なるCMLバッファから出力される出力信号を選択する。
【0025】
まず、受信信号を検知すると(S1)、受信した信号がどのような状態であるかを判断するため、受信信号が連続信号(00)、(11)であるかどうかの判定を行う(S2)。次に、受信信号が連続信号(00)、(11)で無かった場合、受信信号が不連続信号(1010)、(0101)であるかどうかの判定を行う(S3)。このとき、受信信号が不連続信号(1010)、(0101)であった場合は、ロジック回路は通常のコモンモード電圧をもつ第3のCMLバッファを選択し、この第3のCMLバッファから出力される出力信号のH/Lの判定を行う(S4)。受信信号が不連続信号でない場合は、再度、S1に戻り、連続信号であるかの判定を行い、連続信号であるのか不連続信号であるのか正確に判定が行われる。
【0026】
次に、受信信号が連続信号であった場合は、連続信号の中で(00)であるのかどうかの判定を行う(S5)。このとき、連続信号(00)であると判定された場合には、連続信号の次の信号にH信号が受信される可能性があるので、コモンモード電圧が低めに設定された第2のCMLバッファを選択し、この第2のCMLバッファから出力される出力信号からH/Lの判定が行われる(S6)。
【0027】
次に、受信信号が連続信号(00)でなかった場合は、連続信号が(11)であるのかどうかの判定を行う(S7)。このとき、連続信号(11)であると判定された場合には、連続信号の次の信号にL信号が受信される可能性があるので、コモンモード電圧が高めに設定された第4のCMLバッファを選択し、この第4のCMLバッファから出力される出力信号からH/Lの判定が行われる(S8)。
【0028】
ここで、受信信号が連続信号(11)とも判断されない場合は、再度、信号検知(S1)に戻り、上記した同様の動作を行い、信号選択をやり直す。
【0029】
以上のような制御システムをロジック回路に設ける事により、受信信号に応じたCMLバッファを選択し、その出力信号をサンプリングすることにより、High Pass Filter特性を補償したイコライザと同様の動作が期待できる。
【0030】
ここで、3つのコモンモード電圧の異なるCMLバッファの出力信号の選択の制御システムについて、上記のような具体例を示したが、本実施例はそれに限定されるわけではなく、様々な連続・不連続パターンに応じて制御システムでイコライズを制御してもかまわない。
【0031】
以上のように、Low Pass Filter特性による開口劣化を補償するために、高周波特性を有するキャパシタを含んだイコライザを用いることなく、コモンモード電圧の異なる3つのCMLバッファ102、103、104を設け、ロジック回路111により異なるコモンモード電圧で差動増幅した3つの入力信号In+、In-の中から、入力信号の状況に応じて1つの出力信号を選択することにより、実効的にアイパターンを広げ、高周波特性を補償したイコライジングをすることができる。また、受信した信号の連続・不連続パターンによって、選択するCMLバッファを選択することができるので、PCBの距離によりイコライズの設定を変える必要がなく、容易にイコライズを行うことができる。また、キャパシタを含むイコライザを用いることなく、高周波特性を補償したイコライズを行う事ができるので、半導体集積回路の面積増大を抑え、微細化に適した半導体集積回路を提供する事ができる。
【実施例2】
【0032】
図6は、本実施例に係る半導体集積回路を示す回路図で、図7は、本実施例に係る半導体集積回路のCMLバッファを示す回路図である。
【0033】
本実施例における前記実施例との違いは、図6に示すように、第1のCMLバッファ101とサンプラー105の間に、第1のCMLバッファの出力端からの信号が入力される第5のCMLバッファと、第5のCMLバッファ115の出力信号が出力される第2、第3、第4のCMLバッファ102、103、104が構成されている点である。第5のCMLバッファ115から出力される出力信号Out+、Out-のうち、出力信号Out+ は、第3のCMLバッファ103へ、出力信号Out-は、第4のCMLバッファ104へ入力される。
【0034】
受信信号Rx+、Rx-を入力する第1のCMLバッファ101と、3つの第2、第3、第4のCMLバッファ102、103、104のうち1つを選択して出力するロジック回路111を備えて、クロック信号CLKに同期したサンプラー105は、実施例1と同様の構成をしている。逆に、コモンモード電圧の異なる3つのCMLバッファの回路構成も実施例1とは異なる構成をしている。
【0035】
まず、第5のCMLバッファ115は、通常の差動アンプと同様の構成をしており、固有のコモンモード電圧をもっており、第5のCMLバッファ115の出力信号Out+、Out-は、第2のCMLバッファ102に入力され、第3のCMLバッファ103には一方の出力信号Out+だけが入力され、第4のCMLバッファ104には他方の出力信号Out-だけが入力される。
【0036】
第2のCMLバッファ102は、実施例1と同様、通常の差動アンプと同様の構成をしており、コモンモード電圧は第5のCMLバッファ115と同じである。
【0037】
図7に第5のCMLバッファ115及びコモンモード電圧の異なる第3、第4のCMLバッファ103、104の回路図を示す。
【0038】
まず、通常の差動アンプである第5のCMLバッファ115に入力された信号は、固有のコモンモード電圧で差動増幅され、出力信号Out+、Out-の内、一方の出力信号Out+は第3のCMLバッファ103の入力端In+に入力され、他方の出力信号Out-は第4のCMLバッファ104の入力端In-に入力されている。
【0039】
第3のCMLバッファ103の回路構成は、図7に示すように、第5の出力信号Out+が入力される入力端In+が、NMOSトランジスタに接続され、他方の入力端In-には、レプリカ回路が設けられている。このレプリカ回路は、高電位電源線Vddから複数の負荷と一つのトランジスタ、電流電源を介してアースに接続されている。トランジスタのゲートは高電位電源線に接続され、常にオン状態である。複数の負荷は、高電位電源線からRx×0.5K−Δ、2Δ、Rx×0.5K−Δの抵抗をもっている。ここで、Rxは、第5のCMLバッファ115の高電位電源線に接続されている負荷と同じ抵抗である。また、Kは0から1の値をもち、Δは第2のCMLバッファのコモンモード電圧よりも高いコモンモード電圧を調整するのに必要な値である。NMOSトランジスタのゲートは、上記負荷の第1の負荷と第2の負荷の間に接続されており、NMOSトランジスタのしきい値を第2のCMLバッファ102よりも大きくすることができ、NMOSトランジスタの駆動電流をあげることができる。以上より、通常よりもコモンモード電圧の高い第3のCMLバッファ103を構成することができる。
【0040】
第4のCMLバッファ104の回路構成も、図7に示すように、第5の出力信号Out-が入力される入力端In-は、NMOSトランジスタに接続され、他方の入力端In+には、レプリカ回路が設けられている。このレプリカ回路は、上記第3のCMLバッファのレプリカ回路と同様の構成をしている。NMOSトランジスタのゲートである入力端In+ は、上記負荷の第1の負荷と第2の負荷の間に接続されており、NMOSトランジスタのしきい値を第2のCMLバッファよりも小さくすることができ、NMOSトランジスタの駆動電流を下げることができるので、通常よりもコモンモード電圧の低い第4のCMLバッファ103を構成することができる。
【0041】
次に、コモンモード電圧の異なる3つのCMLバッファから出力された出力信号は、実施例1と同様、ロジック回路で、受信信号が連続信号(00)、(11)又は不連続信号(10)(01)を判断することによって、3つのコモンモード電圧の異なるCMLバッファからの出力信号のうち一つを選択して出力することができる。
【0042】
3つのCMLバッファの選択方法については、実施例1と同様の方法で、ロジック回路によって選択することができる。詳しい説明は、実施例1と同様であるので説明は省略する。
【0043】
以上のように、コモンモード電圧の異なるCMLバッファの回路構成を変えても、実施例1と同様の効果が期待できるので、Low Pass Filter特性による開口劣化を補償するために、高周波特性を有するキャパシタを含んだイコライザを用いることなく、コモンモード電圧の異なる3つのCMLバッファ102、103、104を設け、ロジック回路111により異なるコモンモード電圧で差動増幅した3つの入力信号In+、In-の中から、入力信号の状況に応じて1つの出力信号を選択することにより、実効的にアイパターンを広げ、高周波特性を補償したイコライジングをすることができる。また、受信した信号の連続・不連続パターンによって、選択するCMLバッファを選択することができるので、PCBの距離によりイコライズの設定を変える必要がなく、容易にイコライズを行うことができる。また、キャパシタを含むイコライザを用いることなく、高周波特性を補償したイコライズを行う事ができるので、半導体集積回路の面積増大を抑え、微細化に適した半導体集積回路を提供する事ができる。さらに、本実施例では、CMLバッファを2段にしてコモンモード電圧の異なるCMLバッファを形成するので、実施例1に比べ、負荷を分散した回路を形成することができる。
【0044】
ここで、各実施例で上記したコモンモード電圧の異なるCMLバッファの回路構成として、これに限定されるわけではなく、他の回路構成でコモンモード電圧の異なるCMLバッファを形成してもかまわない。
【0045】
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【0046】
【図1】本発明の実施例1に係る半導体集積回路を示す回路図。
【図2】本発明の実施例1に係る半導体集積回路のコモンモード電圧の異なるCMLバッファの回路図。
【図3】本発明の実施例1に係る半導体集積回路のサンプラーの回路図。
【図4】本発明の実施例1に係る半導体集積回路の入力信号波形。
【図5】本発明の実施例1に係る半導体集積回路のロジック回路が有する制御システムのフローチャート。
【図6】本発明の実施例2に係る半導体集積回路を示す回路図。
【図7】本発明の実施例2に係る半導体集積回路のコモンモード電圧の異なるCMLバッファの回路図。
【図8】従来の受信装置の構成を示すブロック図。
【図9】従来の受信装置のイコライザの構成を示す回路図。
【符号の説明】
【0047】
101 第1のCMLバッファ
102 第2のCMLバッファ
103 第3のCMLバッファ
104 第4のCMLバッファ
105 サンプラー
106 抵抗
107、108 NMOSトランジスタ
109、110 負荷
111 ロジック回路
112、114 フリップフロップ回路
113 CML2CMOS
115 第5のCMLバッファ
Rx+、Rx- 受信信号
In+、In- 入力信号
Out+、Out- 出力信号
CLK、CK1、CK2 クロック信号
Vdd 高電圧電源線
Ix 電流電源




 

 


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