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発明の名称 電力用半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13224(P2007−13224A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2006−286998(P2006−286998)
出願日 平成18年10月20日(2006.10.20)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 山口 正一 / 二宮 英彰 / 大村 一郎 / 井上 智樹
要約 課題
低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供する。

解決手段
電力用半導体装置は、第2導電型のコレクタ層3から離間した位置で、メインセルMRとダミーセルDRとを区画するように間隔をおいて第1導電型の第1ベース層1内に配設された複数のトレンチ4を含む。メインセル内に第2導電型の第2ベース層7と第1導電型のエミッタ層8とが配設され、ダミーセル内に第2導電型のバッファ層9が配設される。メインセルに隣接するトレンチ内にゲート絶縁膜5を介してゲート電極6が配設される。バッファ層とエミッタ電極との間にバッファ抵抗14が挿入され、その抵抗値は、装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定される。
特許請求の範囲
【請求項1】
第1導電型の第1ベース層と、
前記第1ベース層上に配設された第2導電型のコレクタ層と、
前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第1ベース層内に配設された複数のトレンチと、
前記メインセル内で前記第1ベース層上に配設された第2導電型の第2ベース層と、
前記第2ベース層上に配設された第1導電型のエミッタ層と、
前記ダミーセル内で前記第1ベース層上に配設された第2導電型のバッファ層と、
前記複数のトレンチのうちで前記メインセルに隣接するトレンチ内に配設され、前記第1ベース層と前記エミッタ層とにより挟まれた前記第2ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第2ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層と前記エミッタ電極との間に挿入されたバッファ抵抗と、
を具備し、
前記メインセルは、前記装置のオン状態において前記第1ベース層から前記第2ベース層を介して前記エミッタ電極へ向かう第2導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第1ベース層への第1導電型のキャリアの注入効率を向上させるように設定され、
前記バッファ抵抗の抵抗値は、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定されることを特徴とする電力用半導体装置。
【請求項2】
前記バッファ抵抗は、前記バッファ層の横方向抵抗を使用することを特徴とする請求項1に記載の電力用半導体装置。
【請求項3】
チャネル幅方向における前記エミッタ層の終端を越えた位置に対応して、前記バッファ層上に前記エミッタ電極に電気的に接続されたバッファ電極が配設されることを特徴とする請求項2に記載の電力用半導体装置。
【請求項4】
チャネル幅方向における前記ゲート電極の終端を越えた位置において、前記第2ベース層と前記バッファ層とが第2導電型の半導体層からなる接続層を介して電気的に接続されることを特徴とする請求項2に記載の電力用半導体装置。
【請求項5】
前記接続層は、不純物濃度が前記バッファ層よりも低い層からなり、前記バッファ抵抗は、前記接続層の横方向抵抗を主要素として含むことを特徴とする請求項4に記載の電力用半導体装置。
【請求項6】
チャネル幅方向における前記ゲート電極の終端を越えた位置に、前記エミッタ電極に電気的に接続された追加電極が配設され、前記バッファ層は第2導電型の半導体層からなる延長層を介して前記追加電極に電気的に接続され、前記バッファ抵抗は、前記バッファ層及び前記延長層の横方向抵抗を主要素として含むことを特徴とする請求項2に記載の電力用半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は電力用半導体装置に関し、特に電力用スイッチング素子として好適な絶縁ゲート型半導体装置に関する。
【背景技術】
【0002】
近年、パワーエレクトロニクス分野においては、電源機器の小型化・高性能化が強く要求されている。この要求を受けて、電力用半導体装置では、高耐圧・大電流化と共に、低損失化や低ノイズ化に対する性能改善が行われている。このような状況下で、低オン電圧特性を有し、同時にターンオフ損失の低減が可能な素子として、IGBT(Insulated Gate Bipolar Transistor)を改良したIEGT(Injection Enhanced Gate Transistor)が注目されている(例えば、特許文献1、非特許文献1、及び特許文献3参照)。
【0003】
図25は、従来のトレンチ構造を有するIEGTを示す断面図である。図25図示の如く、n型ベース層101の一方側には、n型バッファ層102が配設され、更のその上にp型コレクタ層103が配設される。n型ベース層101の他方側には、n型ベース層101内に、メインセルMRとダミーセルDRとを交互に区画するように間隔をおいて複数のトレンチ104が形成される。
【0004】
メインセルMR内でn型ベース層101上にはp型ベース層107が配設される。p型ベース層107の表面内にはn型エミッタ層108が形成される。ダミーセルDR内でn型ベース層101上にはp型バッファ層109が配設される。p型ベース層107とp型バッファ層109とは共通のp型層がトレンチ104により分割されることにより形成される。
【0005】
p型コレクタ層103上にコレクタ電極111が配設される。p型ベース層107及びn型エミッタ層108上にエミッタ電極112が配設される。各トレンチ104内に、ゲート絶縁膜105で包まれた状態でゲート電極106が埋め込まれる。従って、メインセルMR内には、p型ベース層107をチャネル領域としてn型エミッタ層108をn型ベース層101に選択的に接続する電子注入用のn型チャネルMOSFETが形成される。
【0006】
図25図示の断面において、ダミーセルDR内のp型バッファ層109の表面は絶縁膜110によって被覆される。しかし、p型バッファ層109の電位を固定する目的から、図25に示されない位置で、p型バッファ層109上にもエミッタ電極112が配設される。但し、p型バッファ層109上に配設されるエミッタ電極112の密度は十分小さく設定され、p型バッファ層109とエミッタ電極112との間の抵抗は等価的に十分大きくなっている。
【0007】
このようなIEGTでは、メインセルMRが、n型ベース層101とエミッタ電極112とをつなぐ十分に狭い電流通路を形成する。このため、IEGTのオン状態において、n型ベース層101からメインセルMRのp型ベース層107を介してエミッタ電極112へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極112への正孔の排出が制限される。これにより、n型エミッタ層108からn型ベース層101への電子の注入効率が向上し、n型ベース層101の伝導度変調が促進され、低オン電圧がもたらされる。
【0008】
IEGTと同様にオン抵抗を低減可能な電力用半導体装置として、CSTBT(Carrier Stored Trench-Gate Bipolar Transistor)も提案されている(例えば、特許文献4参照)。図26は従来のCSTBTを示す断面図である。
【0009】
図26図示の如く、n型ベース層131の一方側にはp型コレクタ層133が配設される。n型ベース層131の他方側には、n型ベース層131よりも不純物濃度の高いn型バリア層132が配設される。バリア層132上にはp型ベース層137が配設される。p型ベース層137の表面内にはn型エミッタ層138が形成される。基板表面からn型ベース層131内に至るように間隔をおいて複数のトレンチ134が形成される。
【0010】
p型コレクタ層133上にコレクタ電極141が配設される。p型ベース層137及びn型エミッタ層138上にエミッタ電極142が配設される。各トレンチ134内に、ゲート絶縁膜135で包まれた状態でゲート電極136が埋め込まれる。従って、p型ベース層137をチャネル領域としてn型エミッタ層138をn型ベース層131に選択的に接続する電子注入用のn型チャネルMOSFETが形成される。
【0011】
このようなCSTBTでは、不純物濃度の高いn型バリア層132が正孔の流れに対する大きな抵抗となる。このため、CSTBTのオン状態において、n型ベース層131からp型ベース層137を介してエミッタ電極142へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極142への正孔の排出が制限される。これにより、n型エミッタ層138からn型ベース層131への電子の注入効率が向上し、n型ベース層131の伝導度変調が促進され、低オン電圧がもたらされる。
【0012】
従来のIEGTやCSTBT等の電力用半導体装置は低オン電圧が得られるという利点を有する。しかし、一方、従来の電力用半導体装置は、後述するように、スイッチングの際、特にターンオンの際、大きなノイズが生じる等の問題がある。また、正孔の排出抵抗が高いため、ターンオフ時に電圧上昇が始まり空乏層が伸びるまでの時間(ストレージ期間)が長くなるという問題もある。そのためターンオフ時間が長くなり、ターンオフ損失も増大してしまう。
【特許文献1】特開平5−24356号公報
【特許文献2】特開2000−40951号公報
【非特許文献1】Jpn. J. Appl. Phys. Vol. 36 (1997) pp. 3433−3437, ISSCC 2000 Digest Paper TA7.2
【非特許文献2】IEEE ELECTRON DEVICE LETTERS, VOL. 18, pp. 121−123
【非特許文献3】M. Kitagawa et al., “A 4500V Injection Enhanced Insulated Gate Bipolar Transistor (IEGT) in a Mode Similar to a Thyristor”, IEDM ‘93, pp. 679-682, 1993
【非特許文献4】H. Takahashi et al., “Carrier Stored Trench-Gate Bipolar Transistor (CSTBT) - A Novel Power Device for High Voltage Application” ISPSD ‘96, pp. 349-352, 1996
【非特許文献5】R. Constapel, J. Korec and B. J. Baliga, “ Trench-IGBTs with Integrated Diverter Structures ”, ISPSD ‘95, pp.201-206, 1995
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明は、低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明の第1の視点は、電力用半導体装置であって、
第1導電型の第1ベース層と、
前記第1ベース層上に配設された第2導電型のコレクタ層と、
前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第1ベース層内に配設された複数のトレンチと、
前記メインセル内で前記第1ベース層上に配設された第2導電型の第2ベース層と、
前記第2ベース層上に配設された第1導電型のエミッタ層と、
前記ダミーセル内で前記第1ベース層上に配設された第2導電型のバッファ層と、
前記複数のトレンチのうちで前記メインセルに隣接するトレンチ内に配設され、前記第1ベース層と前記エミッタ層とにより挟まれた前記第2ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第2ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層と前記エミッタ電極との間に挿入されたバッファ抵抗と、
を具備し、
前記メインセルは、前記装置のオン状態において前記第1ベース層から前記第2ベース層を介して前記エミッタ電極へ向かう第2導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第1ベース層への第1導電型のキャリアの注入効率を向上させるように設定され、
前記バッファ抵抗の抵抗値は、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定されることを特徴とする。
【0015】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【0016】
本発明によれば、低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0017】
本発明者等は、本発明の開発の過程において、図25図示の従来のIEGT等について研究を行った。その結果、以下に述べるような知見を得た。
【0018】
図25図示のIEGTでは、p型バッファ層109上に配設されるエミッタ電極112の密度は、正孔がエミッタ電極112に漏れないよう十分小さく設定される。即ち、p型バッファ層109とエミッタ電極112との間の抵抗は非常に大きい。このため、このIEGTは低オン電圧が得られるという利点を有する一方、以下に述べるような問題を伴う。
【0019】
即ち、IEGTのスイッチングの際、特にターンオンの際、コレクタ・エミッタ間の電圧変化率(dV/dt)が大きく、過大なスイッチングノイズを発生する。また、一般に、MOSFETやIGBT等の絶縁ゲート型半導体装置では、ゲート抵抗によりゲート容量の充放電時間を調整することにより、dV/dtを低減し、スイッチングノイズの低減を図ることができる。しかし、図25図示のIEGTではゲート抵抗を用いてもdV/dtが調整されず、dV/dtが高い状態のままになる。
【0020】
これ等の問題は、IEGTのターンオンの過程における、ゲート・エミッタ間印加電圧(換言すると、ゲート電極に印加する電圧)と、ダミーセルのトレンチより浅い表面領域、特にp型バッファ層109内に蓄積される正孔との関係によるものと考えられる。即ち、IEGTのターンオンの過程において、ゲート・エミッタ間印加電圧を上昇していくと、IEGTは次の2つの期間を経てターンオン状態に至る。最初の期間は、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間である。次の期間は、ゲート・エミッタ間印加電圧によりゲート・コレクタ間容量を充電する期間(ミラー期間)である。
【0021】
最初の期間では、ゲート・エミッタ間電圧は負の初期電圧から正の所定電圧に向かって上昇する。この期間では、主に、ゲート電極106に面するp型ベース層107及びp型バッファ層109の表面部に反転層が形成され、電子が蓄積されて電子の注入が開始される。次のミラー期間では、理想的にはゲート・エミッタ間電圧は正の所定電圧を維持する(但し、理想状態から外れてノイズが発生する)。この期間では、主に、ゲート電極106に面するn型ベース層101の部分において正の空間電荷が除去される。
【0022】
従来のIEGTでは、p型バッファ層109とエミッタ電極112との間の抵抗は非常に大きい。このため、IEGTのターンオンの過程の最初の期間に特に電子注入開始後の期間おいて、トレンチ104に隣接するダミーセルの表面部(トレンチ104で挟まれたp型バッファ層109及びn型ベース層101)に蓄積される正孔の量が大きくなる。p型バッファ層109に蓄積された正孔は、IEGTのターンオンの際に、過大なスイッチングノイズを発生させる原因となっている。このような現象が生じる原理に関する詳細は、後述する実施の形態の説明に関連して更に述べる。
【0023】
一方、電力用半導体装置のターンオフ特性に関連し、IGBTのターンオフ損失を低減するための構造として、ダイバータ構造が提案されている(例えば、非特許文献5参照)。この構造は、ターンオフ時にn型ベース層内の正孔を排出することができるように、IGBTのn型ベース層内に第2導電型のダイバータ層を形成したものである。この構造は、オン状態ではキャリアの蓄積が少なくオン抵抗が高くなる点と、構造的に製造が困難である点が問題である。
【0024】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下の全ての実施の形態において、第1導電型としてn型、第2導電型としてp型が使用される。
【0025】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。図1図示の如く、高抵抗のn型ベース層1の一方側には、高不純物濃度のn型バッファ層2が配設され、更のその上に高不純物濃度のp型コレクタ層3が配設される。なお、n型バッファ層2なしでn型ベース層1上にp型コレクタ層3が直接接していてもよい。n型ベース層1の他方側には、n型ベース層1内に、メインセルMRとダミーセルDRとを区画するように間隔をおいて複数のトレンチ4が形成される。
【0026】
メインセルMR内でn型ベース層1上にはp型ベース層7が配設される。p型ベース層7の表面内にはn型エミッタ層8が形成される。ダミーセルDR内でn型ベース層1上にはp型バッファ層9が配設される。p型ベース層7とp型バッファ層9とは別々の層として形成することもできるし、共通のp型層をトレンチ4により分割することにより形成することもできる。
【0027】
p型コレクタ層3とコンタクトするようにこの上にコレクタ電極11が配設される。p型ベース層7及びn型エミッタ層8とコンタクトするようにこれ等の上にエミッタ電極12が配設される。なお、エミッタ電極12とコンタクトするため、p型ベース層7内に高不純物濃度のp型コンタクト層を形成してもよい。
【0028】
複数のトレンチ4のうちで、メインセルMRに隣接するトレンチ4内に、ゲート絶縁膜5で包まれた状態でゲート電極6が埋め込まれる。メインセルMRとダミーセルDRとが交互に配置される場合は、全てのトレンチ4の夫々内にゲート電極6が配設される。ゲート電極6は、n型ベース層1とn型エミッタ層8とにより挟まれたp型ベース層7の部分に、ゲート絶縁膜5を介して対向する。
【0029】
従って、メインセルMR内には、p型ベース層7をチャネル領域としてn型エミッタ層8をn型ベース層1に選択的に接続する電子注入用のn型チャネルMOSFETが形成される。一方、ダミーセルDR内には、このようなn型チャネルMOSFETは形成されない。
【0030】
図1図示のIEGTでは、トレンチ4の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、ダミーセルDRを設けることにより、p型コレクタ層3から注入される正孔電流に対し、n型ベース層1の横方向抵抗が発生することと、メインセルMRが、n型ベース層1とエミッタ電極12とをつなぐ十分に狭い電流通路を形成し、抵抗を発生することによる。
【0031】
即ち、IEGTのオン状態において、p型コレクタ層3からn型ベース層1及びメインセルMRのp型ベース層7を介してエミッタ電極12へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極12への正孔の排出が制限される。これにより、n型エミッタ層8からn型ベース層1への電子の注入効率が向上し、n型ベース層1の伝導度変調が促進され、低オン電圧がもたらされる。
【0032】
ダミーセルDR内のp型バッファ層9上にバッファ電極13が配設される。バッファ電極13はバッファ抵抗14を介してエミッタ電極12に電気的に接続される。本実施の形態において、バッファ抵抗14は、バッファ電極13とエミッタ電極12とを電気的に接続するようにp型バッファ層9外に配設された抵抗体を含む配線の抵抗を使用する。
【0033】
図2(a)、(b)は、実験により得られた、比較例1のIEGT及び本実施の形態に係る実施例1のIEGTのターンオン時の電圧及び電流波形を夫々示すグラフである。図において、Vgeはゲート・エミッタ間電圧、Vceはコレクタ・エミッタ間電圧、Ic はコレクタ電流を夫々示す。
【0034】
この実験において、比較例1のIEGT及び実施例1のIEGTは共に、IEGTの耐圧は1200V、コレクタ・エミッタ間の印加電圧は600V、ゲート抵抗Rg は51Ωとした。また、比較例1のIEGTのp型バッファ層109とエミッタ電極112との間の抵抗は10Ω、実施例1のIEGTのp型バッファ層9とエミッタ電極12との間の抵抗は1Ωとした。
【0035】
図2(a)図示の如く、比較例1のIEGTでは、ミラー期間t1〜t2(ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間)の初期におけるコレクタ・エミッタ間の電圧変化率(dV/dt)が約20kV/μs以上あり、激しく波形が振動した。これに対して、図2(b)図示の如く、実施例1のIEGTでは、ミラー期間t1〜t2の初期におけるdV/dtが約5kV/μs以下に低減され、波形振動も抑えられた。
【0036】
また、比較例1のIEGT及び実施例1のIEGTに対してゲート抵抗Rg を変化させる実験を行った。その結果、比較例1のIEGTでは、ゲート抵抗Rg を変化させてもdV/dtがほとんど変化しなかった。これに対して、実施例1のIEGTでは、ゲート抵抗Rg を変化させることにより、dV/dtを例えば2〜10kV/μsのように調整することができた。
【0037】
図3(a)、(b)は、シミュレーションにより得られた、比較例1のIEGT及び実施例1のIEGTのターンオン時のゲート電荷特性を夫々示すグラフである。図において、Vgeはゲート・エミッタ間電圧、Vceはコレクタ・エミッタ間電圧、Qg はゲート電荷を夫々示す。また、実線はダイナミック計算により得られた特性、破線はスタティック計算(Vce=0V及びVce=600V)により得られた特性を夫々示す。シミュレーションにおけるIEGTの条件は、本シミュレーションのパラメータを除いて、図2(a)、(b)に関して説明したものと同じである。
【0038】
比較例1のIEGTでは、ミラー期間(図2(a)の期間t1〜t2)のゲート・エミッタ間電圧Vge(以降Vge(on)と表記)が、Vce=600Vのスタティック特性でVgeを上げていくとQgが減少するVge領域(負性容量を示すVge領域)内に入っている。この場合、ダイナミック特性において、Qg の波形が激しく振動している。これに対して、実施例1のIEGTでは、負性容量を示すVge領域は高電圧側にシフトし、この領域内にVge(on)が入っていない。この場合、ダイナミック特性において、Qg の波形の振動は殆ど見られない。
【0039】
Vgeを上げていくとQgが減少する現象はCg =dQg /dVgeが負になることから負性容量(ゲートの負性容量)と呼ばれる。負性容量は、半導体装置の並列駆動に際し、電流アンバランスが生じる原因として知られている(例えば、特許文献2及び非特許文献2参照)。更に、本発明者等の研究によれば、IEGTにおける負性容量とスイッチングノイズとの関係に関して次のようなことが判明した。
【0040】
即ち、ミラー期間のVge(on)が負性容量を示すVge領域内に入ると、比較例1のIEGTのダイナミック特性に見られるようにVgeが振動する。Vgeが振動し、短時間でVgeが上昇してしまう結果、コレクタ電流が急激に通電して大きなdV/dtが発生する。
【0041】
IEGTにおける負性容量は、ダミーセルDRのp型バッファ層及びn型ベース層のトレンチより浅い領域(即ちダミーセルのトレンチ間領域)に蓄積される正孔による、p型バッファ層の電位の上昇によりもたらされる。p型バッファ層の電位の上昇は、p型バッファ層とエミッタ電極との間を電気的に接続する抵抗の抵抗値により制御可能である。
【0042】
本実施の形態に係るIEGTのように、所定のバッファ抵抗14を介してp型バッファ層9とエミッタ電極12を電気的に接続すると、負性容量が現れるVge範囲を調整することができる。即ち、所定のバッファ抵抗14を使用することにより、Vge(on)が負性容量を示すVge領域内に入らないようにし、Vgeの振動とそれに起因する高dV/dtを防止することができる。
【0043】
図4(a)、(b)は、シミュレーションにより得られた、バッファ抵抗14の抵抗値Rbuffに対するdV/dt及びオン電圧の関係、並びにRbuffに対する負性容量を示すVgeの範囲NCR及びオン電圧との関係を夫々示すグラフである。図において、Vce(sat) はオン状態におけるコレクタ・エミッタ間電圧(飽和電圧)、Vge(on)はミラー期間中の非振動時のゲート・エミッタ間電圧、Vthはゲートしきい値電圧を夫々示す。シミュレーションにおけるIEGTの条件は、本シミュレーションのパラメータを除いて、図2(a)、(b)に関して説明したものと同じである。
【0044】
本実施の形態に係るIEGTは、低オン電圧特性を維持したまま、スイッチングノイズの低減が可能な特性を得ることを意図している。即ち、図4(a)において、Vce(sat) が低く且つdV/dtが小さい範囲が、バッファ抵抗14の抵抗値Rbuffの望ましい範囲となる。この実験条件では、Rbuffの望ましい範囲は約0.3〜3Ωとなる。
【0045】
図4(b)図示の如く、バッファ抵抗14の抵抗値Rbuffが高くなるほど、負性容量を示すVgeの範囲NCR1〜NCR6の値は低くなる。Rbuffが3Ω以下のNCR1、NCR2では、それ等の範囲がVge(on)よりも上に位置する。この場合、Vgeは負性容量の影響を受ける前にターンオン状態に至るため、スイッチングノイズの発生が防止される。
【0046】
一方、Rbuffが5Ω以上のNCR3〜NCR6では、それ等の範囲がVge(on)と重なるか或いは下に位置する。これは、ミラー期間のVge(on)が負性容量を示すVge領域内に入ることを意味する。従って、従来のIEGTにおけるスイッチングノイズの原因である、Vgeが振動し、短時間でVgeが上昇してしまう結果、コレクタ電流が急激に通電して大きなdV/dtが発生するという問題が生じる。
【0047】
このように、本実施の形態に係るIEGTによれば、低オン電圧特性は維持したまま、スイッチングノイズの低減が可能になる。ここで、IEGTのターンオンにおけるコレクタ・エミッタ間の電圧変化率(dV/dt)は緩やかで、且つこのdV/dtはゲート抵抗により調整可能となる。また、本実施の形態に係るIEGTでは、メインセルMRの幅Waを縮小したり、ダミーセルDRの幅Wbを広げたり、トレンチ4の幅Wcを広げることにより、オン電圧をいっそう低減することができる。
【0048】
(第2の実施の形態)
図5は、本発明の第2の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図6は図5のVI−VI線に沿った断面図である。本実施の形態においては、バッファ抵抗14が、p型バッファ層9の横方向抵抗を主に使用する。換言すれば、バッファ抵抗14が平面的に構成される。
【0049】
具体的には、ダミーセルDR内のp型バッファ層9の表面は絶縁膜10によって被覆される。しかし、チャネル幅方向におけるn型エミッタ層8の終端を越えた位置に対応して、p型バッファ層9上にエミッタ電極12に電気的に接続されたバッファ電極13が配設される。従って、バッファ抵抗14は、p型バッファ層9のn型エミッタ層8と対向する位置からバッファ電極13に至る径路において、p型バッファ層9の横方向抵抗を主要素として含むこととなる。
【0050】
なお、バッファ電極13は、例えば、接合終端領域やセル周辺領域、或いはチップ内で所定間隔ごとに設けるゲート引出し電極15の近傍等に形成することができる。バッファ抵抗14の抵抗値は、p型バッファ層9の不純物濃度を調整すること(所定値以下にする等)により容易に設定可能である。
【0051】
(第3の実施の形態)
図7は、本発明の第3の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図7のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においても、バッファ抵抗14が、p型バッファ層9の横方向抵抗を主に使用する。
【0052】
具体的には、ゲート電極6を含むトレンチ4が所定間隔ごとに分断される一方、エミッタ電極12はトレンチ4の分断箇所を含めたメインセルMR上に連続的に形成される。p型バッファ層9は、トレンチ4の分断箇所に位置するp型接続層16を介してエミッタ電極12に電気的に接続される。従って、バッファ抵抗14は、p型バッファ層9のn型エミッタ層8と対向する位置からp型接続層16を経てエミッタ電極12に至る径路において、p型バッファ層9の横方向抵抗を主要素として含むこととなる。
【0053】
なお、本実施の形態においては、p型接続層16はp型ベース層7及びp型バッファ層9と共通の層の一部からなる。しかし、p型接続層16は、その形成の態様にかかわらず、チャネル幅方向におけるゲート電極6の終端を越えた位置において、p型ベース層7とp型バッファ層9とを電気的に接続するものであればよい。
【0054】
(第4の実施の形態)
図8は、本発明の第4の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図9は図8のIX−IX線に沿った断面図である。図8のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においても、バッファ抵抗14が、p型バッファ層9の横方向抵抗を主に使用する。
【0055】
具体的には、ゲート電極6を含むトレンチ4及びエミッタ電極12が所定間隔ごとに分断される。トレンチ4の分断箇所に帯状で高不純物濃度のp型接続層16Hが形成され、p型ベース層7とp型バッファ層9とがp型接続層16Hを介して電気的に接続される。従って、バッファ抵抗14は、p型バッファ層9のn型エミッタ層8と対向する位置からp型接続層16H及びp型ベース層7を経てエミッタ電極12に至る径路において、p型バッファ層9及びp型ベース層7の横方向抵抗を主要素として含むこととなる。
【0056】
なお、p型接続層16Hは、例えば、チップ内で所定間隔ごとに設けるゲート引出し電極15の下側に絶縁膜17を介して配置することができる。
【0057】
(第5の実施の形態)
図10は、本発明の第5の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図11は図10のXI−XI線に沿った断面図である。図10のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においては、バッファ抵抗14が、p型バッファ層9及び低不純物濃度のp型接続層16Lの横方向抵抗を主に使用する。
【0058】
具体的には、ゲート電極6を含むトレンチ4及びエミッタ電極12が所定間隔ごとに分断される。トレンチ4の分断箇所に低不純物濃度のp型接続層16Lが形成され、p型ベース層7とp型バッファ層9とがp型接続層16Lを介して電気的に接続される。従って、バッファ抵抗14は、p型バッファ層9のn型エミッタ層8と対向する位置からp型接続層16L及びp型ベース層7を経てエミッタ電極12に至る径路において、p型接続層16Lの横方向抵抗を主要素として含むこととなる。
【0059】
なお、p型接続層16Lは、例えば、チップ内で所定間隔ごとに設けるゲート引出し電極15の下側に絶縁膜17を介して配置することができる。バッファ抵抗14の抵抗値は、p型接続層16Lの不純物濃度を調整することにより容易に設定可能である。
【0060】
(第6の実施の形態)
図12は、本発明の第6の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図13は図12のXIII−XIII線に沿った断面図である。図12のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においては、バッファ抵抗14が、p型バッファ層9及びp型延長層19の横方向抵抗を主に使用する。
【0061】
具体的には、チャネル幅方向におけるゲート電極6の終端を越えた位置に、高不純物濃度のp型層18が形成され、p型層18上に、エミッタ電極12に電気的に接続された追加電極12aが配設される。p型バッファ層9は、所定パターンで形成されたp型延長層19を介して、p型層18に電気的に接続される。従って、バッファ抵抗14は、p型バッファ層9のn型エミッタ層8と対向する位置からp型延長層19及びp型層18を経て追加電極12aに至る径路において、p型バッファ層9及びp型延長層19の横方向抵抗を主要素として含むこととなる。
【0062】
なお、p型層18及び追加電極12aは、例えば、接合終端領域に配設されたp型ガードリング層及びリング電極とすることができる。バッファ抵抗14の抵抗値は、p型延長層19の不純物濃度を調整することにより容易に設定可能である。
【0063】
(第7の実施の形態)
図14は、本発明の第7の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においては、バッファ抵抗14が、無限大の抵抗値を有する。また、ダミーセルDRには、p型ベース層7とp型バッファ層9とが同じ不純物濃度及び深さで形成される場合と比較して、ダミーセルのトレンチ間領域、特にp型バッファ層9内に流入して蓄積される正孔の量を減少させる抑制構造が付加される。この抑制構造は、IEGTのターンオンの過程における最初の期間、即ち、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、p型コレクタ層3からダミーセルのトレンチ間領域へ正孔が流入するのを抑制するために配設される。
【0064】
具体的には、ダミーセルDR内のp型バッファ層9の表面は絶縁膜10によって被覆される。p型バッファ層9は、IEGTのいかなる領域においてもp型ベース層7及びエミッタ電極12に電気的に接続されず、完全なフローティング状態にある。また、上記抑制構造を構成するため、p型バッファ層9は追加された深さ部分9aを有し、n型ベース層1とp型バッファ層9との間のpn接合が、ゲート電極6を含むトレンチ4よりも深くなるように設定される。ここで、p型バッファ層9の不純物濃度はトレンチ4の下端部近傍で1×1014cm−3以上で、例えば、約1×1015cm−3に設定される。トレンチ4の底部とn型ベース層1とp型バッファ層9との間のpn接合の最も深い箇所との間の深さの差は0.5μm以上、望ましく1μm以上に設定される。
【0065】
図15(a)、(b)は、実験により得られた、比較例2のIEGT及び本実施の形態に係る実施例2のIEGTのターンオン時の電圧及び電流波形を夫々示すグラフである。図において、Vgeはゲート・エミッタ間電圧、Vceはコレクタ・エミッタ間電圧、Ic はコレクタ電流を夫々示す。
【0066】
この実験において、比較例2のIEGT及び実施例2のIEGT共に、IEGTの耐圧は1200V、コレクタ・エミッタ間の印加電圧は600V、ゲート抵抗Rg は51Ω、p型バッファ層9とエミッタ電極12との間の抵抗は無限大、p型バッファ層9の不純物濃度はトレンチ4の下端部近傍で約1×1015cm−3とした。IEGTのトレンチ4の底部とn型ベース層1とp型バッファ層9との間のpn接合の最も深い箇所との間の深さの差は、比較例2が0μm、実施例2が1.5μmとした。
【0067】
図15(a)図示の如く、比較例2のIEGTでは、ミラー期間t1〜t2におけるdV/dtが約1kV/μsと小さ過ぎるため、ミラー期間が2.5μs以上となり、ターンオンが遅くなった。これに対して、図15(b)図示の如く、実施例2のIEGTでは、ミラー期間t1〜t2におけるdV/dtが約3.5kV/μsと適度であるため、ミラー期間t1〜t2が1.5μsとなり、ターンオンが速くなった。
【0068】
図16は、シミュレーションにより得られた、比較例2のIEGT及び実施例2のIEGTのターンオン時のゲート電荷特性を夫々示すグラフである。図において、Vgeはゲート・エミッタ間電圧、Vceはコレクタ・エミッタ間電圧、Qg はゲート電荷を夫々示す。また、実線はダイナミック計算により得られた特性、破線はスタティック計算(Vce=0V及びVce=600V)により得られた特性を夫々示す。シミュレーションにおけるIEGTの条件は、本シミュレーションのパラメータを除いて、図15(a)、(b)に関して説明したものと同じである。
【0069】
比較例2のIEGTでは、Vce=600V時の曲線と0V時の曲線とはVgeが約−20Vで分岐する。これに対して、実施例2のIEGTは、両曲線はVgeが約−7.5Vになるまで分岐しない。このため、比較例2のIEGTの曲線は実施例2のIEGTの曲線よりもゲート電荷(Qg)の小さい側にシフトし、ミラー期間が長くなる。これは、比較例2のIEGTの方がミラー期間に放電しなければならない正の電荷量が多いことを意味する。本発明者等の研究によれば、IEGTにおけるミラー期間の長さとダミーセルDRとの関係に関して次のようなことが判明した。
【0070】
比較例2のIEGTでは、ターンオンの過程の最初の期間、即ち、ゲート・エミッタ間印加電圧(この期間では主に負の電圧)によりゲート・エミッタ間を充電する期間において、p型コレクタ層3からn型ベース層1を通ってp型バッファ層9に正孔が多量に流入し、p型バッファ層9の電位が徐々に上昇する。p型バッファ層9の電位の上昇は、p型バッファ層9、n型ベース層1、p型ベース層7、絶縁ゲート電極6より構成されるp型チャネルMOSFETに悪影響を及ぼす。即ち、p型バッファ層9の電位の上昇により、ターンオンの過程の最初の期間の早い時機に、p型チャネルMOSFETのp型チャネルが、トレンチ4の先端部(図14の点Aに相当する位置)でピンチオフする。その結果、p型バッファ層9から正孔が排出されなくなり、p型バッファ層9とトレンチ4との界面に1018のオーダーの正孔が残される。
【0071】
これに対して、実施例2のIEGTでは、p型バッファ層9がトレンチ4より深く形成されるので、ターンオンの過程の最初の期間において、p型コレクタ層3からn型ベース層1を通ってp型バッファ層9に流入して蓄積される正孔の量が減少する。これは、p型バッファ層9の電位上昇とこれに伴うトレンチ先端部(図14の点Aに相当する位置)の電位上昇が抑制されるためである。その結果、上記p型チャネルMOSFETが、ターンオンの過程の最初の期間の遅い時機まで機能し、p型バッファ層9内に蓄積されるの正孔の量が更に低減される。
【0072】
このように、本実施の形態に係るIEGTによれば、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。ここで、IEGTのターンオンにおけるコレクタ・エミッタ間の電圧変化率(dV/dt)は最適化され、且つこのdV/dtはゲート抵抗により調整可能となる。
【0073】
(第8の実施の形態)
図17は、本発明の第8の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においても、p型バッファ層9が完全なフローティング状態(バッファ抵抗14が無限大の抵抗値を有する)にある。また、n型ベース層1からp型バッファ層9への正孔の流入を抑制する抑制構造として、ダミーセルDRの間隔は、メインセルMRの間隔よりも狭くなるように設定される。
【0074】
具体的には、メインセルMRとダミーセルDRとは交互に形成されておらず、1つのメインセルMRに対して複数の間隔の狭いダミーセルDRが連続的に形成される。メインセルMR及びダミーセルDRを区画するトレンチ4、4aは同じ深さを有するが、配置間隔が異なる。メインセルMRを挟む一対のトレンチ4間の間隔(中心から中心)をW1、ダミーセルDRを挟む一対のトレンチ4、4a間の間隔(中心から中心)をW2すると、W2/W1は2/3以下、望ましくは1/2以下に設定される。
【0075】
メインセルMRに隣接するトレンチ4内には、ゲート絶縁膜5に包まれた状態でゲート電極6が埋め込まれる。一方、ダミーセルDRのみに隣接するトレンチ4aには、絶縁膜5aに包まれた状態でダミー電極20が埋め込まれる。ダミー電極20はエミッタ電極12に電気的に接続される。しかし、ダミー電極20はエミッタ電極12ではなく、ゲート電極6に電気的に接続してもよい。
【0076】
ダミーセルDRの幅を狭くすることにより、ターンオンの過程の最初の期間において、n型ベース層1からp型バッファ層9に流入する正孔の量が減少する。従って、IEGTのターンオンの過程で、p型バッファ層9の電位上昇を防ぐことができ、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【0077】
(第9の実施の形態)
図18は、本発明の第9の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においても、p型バッファ層9が完全なフローティング状態(バッファ抵抗14が無限大の抵抗値を有する)にある。また、n型ベース層1からp型バッファ層9への正孔の流入を抑制する抑制構造として、ダミーセルDRのトレンチの深さが、メインセルMRのトレンチの深さよりも大きくなるように設定される。
【0078】
具体的には、メインセルMRとダミーセルDRとは交互に形成されておらず、1つのメインセルMRに対して深いトレンチ4bを有する複数のダミーセルDRが連続的に形成される。メインセルMR及びダミーセルDRを区画するトレンチ4、4bは等間隔で配置されるが、異なる深さを有する。メインセルMRに隣接する深さをD1、ダミーセルDRのみに隣接するトレンチ4bの深さをD2すると、D2−D1は1μm以上、望ましくは1.5μm以上に設定される。
【0079】
メインセルMRに隣接するトレンチ4内には、ゲート絶縁膜5に包まれた状態でゲート電極6が埋め込まれる。一方、ダミーセルDRのみに隣接するトレンチ4bには、絶縁膜5bに包まれた状態でダミー電極20が埋め込まれる。ダミー電極20はエミッタ電極12に電気的に接続される。しかし、ダミー電極20はエミッタ電極12ではなく、ゲート電極6に電気的に接続してもよい。
【0080】
ダミーセルDRのトレンチ4bの深さを大きくすることにより、ターンオンの過程の最初の期間において、n型ベース層1からp型バッファ層9に流入する正孔の量が減少する。従って、IEGTのターンオンの過程で、p型バッファ層9の電位上昇を防ぐことができ、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【0081】
(第10の実施の形態)
図19は、本発明の第10の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態においても、p型バッファ層9が完全なフローティング状態(バッファ抵抗14が無限大の抵抗値を有する)にある。また、n型ベース層1からp型バッファ層9への正孔の流入を抑制する抑制構造として、ダミーセルDRのトレンチの底部に接して、n型ベース層1内にp型張出し層が配設される。
【0082】
具体的には、メインセルMRとダミーセルDRとは交互に形成されておらず、1つのメインセルMRに対して複数のダミーセルDRが連続的に形成される。メインセルMR及びダミーセルDRを区画するトレンチ4、4cは等間隔で配置され且つ同じ深さを有する。しかし、ダミーセルDRのみに隣接するトレンチ4cの底部に接して、n型ベース層1内に、ダミーセルDR内に張出すようにp型張出し層21が配設される。p型張出し層21は、トレンチ4cの底部から1μm以上、望ましくは1.5μm以上の深さにまで至るように形成される。p型張出し層21は、例えば、トレンチ4cを形成した後、このトレンチ4cの底部にp型不純物をイオン注入し、熱拡散する方法等により形成することができる。
【0083】
メインセルMRに隣接するトレンチ4内には、ゲート絶縁膜5に包まれた状態でゲート電極6が埋め込まれる。一方、ダミーセルDRのみに隣接するトレンチ4cには、絶縁膜5cに包まれた状態でダミー電極20が埋め込まれる。ダミー電極20はエミッタ電極12に電気的に接続される。しかし、ダミー電極20はエミッタ電極12ではなく、ゲート電極6に電気的に接続してもよい。
【0084】
ダミーセルDRのトレンチ4bの底部にp型張出し層21を配設することにより、ターンオンの過程の最初の期間において、n型ベース層1からp型バッファ層9に流入する正孔の量が減少する。従って、IEGTのターンオンの過程で、p型バッファ層9の電位上昇を防ぐことができ、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【0085】
(第11の実施の形態)
図20は、本発明の第11の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図21は図20のXXI −XXI 線に沿った断面図である。図20のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においては、バッファ抵抗14が無限大の抵抗値を有する。また、チャネル幅方向におけるゲート電極6の終端を越えた位置に、p型ベース層7とp型バッファ層9とを選択的に接続するスイッチ素子が形成される。このスイッチ素子は、IEGTのターンオンの過程における最初の期間、即ち、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、p型バッファ層9からp型ベース層7へ正孔を排出するために配設される。
【0086】
具体的には、ダミーセルDR内のp型バッファ層9の表面は絶縁膜10によって被覆される。p型バッファ層9は、IEGTのいかなる領域においてもp型ベース層7及びエミッタ電極12に電気的に接続されず、完全なフローティング状態にある。また、ゲート電極6を含むトレンチ4及びエミッタ電極12が所定間隔ごとに分断され、ここに帯状のn型介在層23が配設される。n型介在層23上には、チップ内で所定間隔ごとに設けるゲート引出し電極15が絶縁膜17を介して配設される。
【0087】
ゲート電極6の端部及びゲート引出し電極15に対向するn型介在層23の部分には、これ等の電極に負の電圧が印加される間、p型の反転層が誘起される。即ち、p型ベース層7とp型バッファ層9との間には、n型介在層23をチャネル領域とし且つゲート電極6の端部及びゲート引出し電極15を駆動電極とするp型チャネルMOSFET(上述のスイッチ素子)が形成される。
【0088】
なお、本実施の形態においては、n型介在層23は低不純物濃度のn型ベース層1の一部からなる。しかし、n型介在層23は、n型ベース層1の一部でなくとも、チャネル幅方向におけるゲート電極6の端部に対向する位置において、p型ベース層7とp型バッファ層9と間に介在するn型層であればよい。また、上記p型チャネルMOSFETは、ゲート電極6の端部のみを駆動電極として駆動可能であるため、n型介在層23は、ゲート引出し電極15に対応して配設する必要はない。
【0089】
本実施の形態に係るIEGTによれば、ターンオンの過程の最初の期間、即ち、ゲート・エミッタ間印加電圧(この期間では主に負の電圧)によりゲート・エミッタ間を充電する期間において、p型チャネルMOSFETを通してp型バッファ層9からp型ベース層7に正孔が排出される。このため、ターンオンの過程の最初の期間において、p型バッファ層9内に蓄積されるの正孔の量が低減される。その結果、図15(b)を参照して述べたように、ミラー期間におけるdV/dtが適度となり、ミラー期間が短縮され、ターンオンが速くなる。
【0090】
従って、本実施の形態に係るIEGTによれば、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。ここで、IEGTのターンオンにおけるコレクタ・エミッタ間の電圧変化率(dV/dt)は最適化され、且つこのdV/dtはゲート抵抗により調整可能となる。
【0091】
(第12の実施の形態)
図22は、本発明の第12の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図である。図23は図22のXXIII −XXIII 線に沿った断面図である。図22のVI−VI線に沿った断面図は図6図示のものとなる。本実施の形態においても、バッファ抵抗14が無限大の抵抗値を有する。また、p型ベース層7とp型バッファ層9とを選択的に接続するスイッチ素子が、プレーナ型のゲート電極を有するp型チャネルMOSFETからなる。
【0092】
具体的には、ゲート電極6を含むトレンチ4及びエミッタ電極12が所定間隔ごとに分断され、トレンチ4の分断箇所にトレンチ4の幅でn型介在層24が配設される。また、n型介在層24の上には、帯状のゲート電極27が絶縁膜26を介して配設される。これにより、p型ベース層7とp型バッファ層9との間に、n型介在層24をチャネル領域とし且つゲート電極27を駆動電極とするp型チャネルMOSFET(上述のスイッチ素子)が形成される。
【0093】
本実施の形態に係るIEGTにおいても、ターンオンの過程の最初の期間において、p型チャネルMOSFETを通してp型バッファ層9からp型ベース層7に正孔が排出される。従って、低オン電圧特性は維持したまま、高速なスイッチング特性を得ることが可能になる。
【0094】
(第13の実施の形態)
図24は、本発明の第13の実施の形態に係る電力用半導体装置(IEGT)を示す断面図である。本実施の形態は、第1乃至第12の実施の形態の変更例に関するもので、図24は図6図示の断面に対応する断面を示す。
【0095】
具体的には、ダミーセルDRのp型バッファ層9表面にn型層28が形成される。n型層28は、メインセルMRのp型ベース層7表面に形成されたn型エミッタ層8と同じ工程で形成され、n型エミッタ層8と実質的に同じ層からなる。この構成により、IEGTの製造プロセスが容易になる。また、p型バッファ層9の横方向抵抗を使用してバッファ抵抗14を形成する場合には、n型層28をバッファ抵抗14の値を調整するために利用することができる。
【0096】
(第14の実施の形態)
図27は、本発明の第14の実施の形態に係る電力用半導体装置を示す断面図である。図27図示の如く、高抵抗のn型ベース層31の一方側には、高不純物濃度のp型コレクタ層33が配設される。なお、n型ベース層31とp型コレクタ層33との間に高不純物濃度のn型バッファ層を配設することもできる。n型ベース層31の他方側には、n型ベース層31内に、メインセルMRとダミーセルDRとを区画するように間隔をおいて複数のトレンチ34が形成される。
【0097】
メインセルMR内でn型ベース層31の表面内に、n型ベース層31よりも不純物濃度の高いn型バリア層32が形成される。n型バリア層32上にはp型ベース層37が配設される。p型ベース層37の表面内にはn型エミッタ層38が形成される。ダミーセルDR内でn型ベース層31上にはp型ダイバータ層39が配設される。p型ベース層37とp型ダイバータ層39とは別々の層として形成することもできるし、共通のp型層をトレンチ34により分割することにより形成することもできる。
【0098】
p型コレクタ層33とコンタクトするようにこの上にコレクタ電極41が配設される。p型ベース層37及びn型エミッタ層38とコンタクトするようにこれ等の上にエミッタ電極42が配設される。なお、エミッタ電極42とコンタクトするため、p型ベース層37内に高不純物濃度のp型コンタクト層を形成してもよい。
【0099】
複数のトレンチ34のうちで、メインセルMRに隣接するトレンチ34内に、ゲート絶縁膜35で包まれた状態でゲート電極36が埋め込まれる。メインセルMRとダミーセルDRとが交互に配置される場合は、全てのトレンチ34の夫々内にゲート電極36が配設される。ゲート電極36は、n型ベース層31とn型エミッタ層38とにより挟まれたp型ベース層37の部分に、ゲート絶縁膜35を介して対向する。
【0100】
従って、メインセルMR内には、p型ベース層37をチャネル領域としてn型エミッタ層38をn型ベース層31に選択的に接続する電子注入用のn型チャネルMOSFETが形成される。一方、ダミーセルDR内には、このようなn型チャネルMOSFETは形成されない。
【0101】
図27図示の電力用半導体装置では、n型バリア層32の不純物濃度や、トレンチ34の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、n型バリア層32のバリア効果やメインセルMRが形成する狭い電流通路により、エミッタ電極42への正孔の排出が制限され、これにより、n型エミッタ層38からn型ベース層31への電子の注入効率が向上するからである。
【0102】
ダミーセルDR内のp型ダイバータ層39上にダイバータ電極43が配設される。ダイバータ電極43は整流素子44を介してエミッタ電極42に電気的に接続される。整流素子44のカソード側はエミッタ電極42に電気的に接続され、アノード側はダイバータ電極43に接続される。
【0103】
図28(a)、(b)は、図27図示の電力用半導体装置の動作を示す図である。なお、整流素子44は、ビルトイン電圧(およそ0.7V)以上の電位がp型ダイバータ層39に掛ると導通状態なるように設定される。ターンオフ時に整流素子44が導通状態となると、整流素子44を通してエミッタ電極42へ正孔が排出される。
【0104】
図28(a)図示の如く、オン状態では、n型バリア層32によりp型ベース層37への正孔の排出抵抗は高くなる。この際、p型ダイバータ層の電位は低いため、整流素子44は導通状態とならず、正孔は排出されない。即ち、p型ダイバータ層39が形成されたダミーセルは、IEGTのダミーセルと同じ効果をもたらす。このため、n型バリア層のバリア効果と併せて、装置のオン抵抗が大幅に低減される。
【0105】
一方、図28(b)図示の如く、ターンオフ時にはp型ダイバータ層39の電位が上昇し、整流素子44が導通状態となる。このため、n型ベース層31からp型ダイバータ層39を経由してエミッタ電極42へ正孔が排出される。この際、n型バリア層32の正孔に対する高い抵抗により、n型エミッタ層38を含むメインセルに流れる正孔の量は、p型ダイバータ層39を含むダミーセルのそれよりも少ない。即ち、ターンオフ時には、主にp型ダイバータ層39から正孔が排出されるため、ターンオフ時間が短くなり、ターンオフ損失が低減される。
【0106】
またn型バリア層32による副次的な効果として、n型エミッタ層38の直下を流れる正孔電流がIEGT、CSTBT、ダイバータ構造のすべてと比較して低減される。これにより、電力用半導体装置のラッチアップ耐量が増加し、遮断耐量、負荷短絡耐量が向上する。
【0107】
(第15の実施の形態)
図29は、本発明の第15の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図27図示の整流素子44がその一例であるダイオード45からなる。
【0108】
具体的には、n型エミッタ層38、トレンチ34内の絶縁膜35、及びp型ダイバータ層39上に、p型アノード層46及びn型カソード層47を有する半導体層が配設される。p型アノード層46はダイバータ電極43にコンタクトし、n型カソード層47はエミッタ電極42にコンタクトする。この装置は、次のような方法で形成することができる。
【0109】
先ず、n型(或いはp型)の不純物をドープされた多結晶シリコンを基板の表面にCVDなどの方法で堆積する。導電型を変える部分には、p型(或いはn型)の不純物をイオン注入後、熱拡散を行う。次に、ダイバータ電極43及びエミッタ電極42を、夫々p型アノード層46及びn型カソード層47にコンタクトするように形成する。
【0110】
(第16の実施の形態)
図30は、本発明の第16の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図27図示の整流素子44として機能するダイオード45が、基板の表面上に絶縁膜を介して配設される。
【0111】
具体的には、n型エミッタ層38、トレンチ34内の絶縁膜35、及びp型ダイバータ層39上に絶縁膜48が配設される。絶縁膜48上に、p型アノード層46及びn型カソード層47を有する半導体層が配設される。p型アノード層46はダイバータ電極43にコンタクトし、n型カソード層47はエミッタ電極42にコンタクトする。この装置によれば、ゲート電極36の上部の絶縁性を高め、装置の信頼性を向上することができる。
【0112】
(第17の実施の形態)
図31は、本発明の第17の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図27図示の整流素子44として機能するダイオード45が、基板の表面上に直接配設される。
【0113】
具体的には、n型エミッタ層38、トレンチ34内の絶縁膜35、及びp型ダイバータ層39上に、p型アノード層46及びn型カソード層47を有する半導体層が配設される。ダイバータ電極43は省略され、従って、p型アノード層46はp型ダイバータ層39にコンタクトし、n型カソード層47はエミッタ電極42にコンタクトする。この装置によれば、エミッタ側の配線構造を簡略化することができる。
【0114】
(第18の実施の形態)
図32は、本発明の第18の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、ダイバータ電極43とエミッタ電極42とが、これ等を選択的に接続するp型チャネルMOSFET50を介して接続される。p型チャネルMOSFET50は、ゲート電極36に電気的に接続された駆動電極により駆動される。
【0115】
図32図示の電力用半導体装置においては、ターンオフ時にゲート・エミッタ間印加電圧が正から負に低下し(ゲート電極36の電位の変化)、所定の負の値になると、p型チャネルMOSFET50が導通状態となる。このため、正孔がn型ベース層31からp型ダイバータ層39を経由してエミッタ電極42へ排出される。
【0116】
p型チャネルMOSFET50の駆動電極を、主構造のゲート電極36と連動させることにより、図27の装置と異なり、オン状態でp型ダイバータ層39の電位が上昇しても正孔の排出を防止することができる。また、MOSFETはビルトイン電圧がないため、ターンオフ時の正孔の排出抵抗を下げることができる。
【0117】
(第19の実施の形態)
図33は、本発明の第19の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図32図示のp型チャネルMOSFET50として機能するMOSFET51が基板のバルク内に形成される。
【0118】
具体的には、p型ダイバータ層39の表面内に、トレンチ34に接してn型介在層52が形成される。更に、n型介在層52の表面内にp型対向層53が形成される。n型介在層52及びp型対向層53は、エミッタ電極42の一体的な延長部分である追加電極54にコンタクトする。p型チャネルMOSFET51は、n型介在層52をチャネル領域として使用し、p型対向層53及びp型ダイバータ層39の一部を一対のソース/ドレインとして使用し、ゲート絶縁膜35を介して介在層52に対向するゲート電極36の部分を駆動電極として使用する。この装置によれば、エミッタ側の配線構造を簡略化することができる。
【0119】
(第20の実施の形態)
図34は、本発明の第20の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、図32図示のp型チャネルMOSFET50として機能するMOSFET55が基板の表面上に形成される。
【0120】
具体的には、p型チャネルMOSFET55の駆動電極56が、n型エミッタ層38、トレンチ34、及びp型ダイバータ層39上に絶縁膜57を介して配設される。駆動電極56はゲート電極36と一体的に形成され、ゲート電極36駆動電極56とは断面T字形の形状を構成する。駆動電極56上には、p型チャネルMOSFET55の一対のp型ソース/ドレイン層61、62、及びチャネル領域となるn型ベース層63を有する半導体層が、絶縁膜58を介して配設される。一対のp型ソース/ドレイン層61、62は、ダイバータ電極43及びエミッタ電極42に夫々コンタクトする。
【0121】
図34図示の装置によれば、三重拡散プロセスが必要となる図32図示の装置と比較して、p型チャネルMOSFETのしきい値電圧の設計が容易となる。しかし、この装置では、図32図示の装置と比較して、配線構造は複雑となる。
【0122】
(第21の実施の形態)
図35(a)〜(c)は、本発明の第21の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。この製造方法は、図27乃至図34図示の装置(第14乃至第20の実施の形態)のいずれにも適用することができる。
【0123】
先ず、n型ベース層31の表面内に、n型エミッタ層38に対応する領域に重ならないように、複数のp型ダイバータ層39を拡散により形成する(図35(a))。本実施の形態においては、各p型ダイバータ層39は、トレンチ34よりも深くなるように形成している。しかし、図27図示のp型ダイバータ層39のような浅い層とすることもできる。
【0124】
次に、複数のp型ダイバータ層39間で、n型バリア層32、p型ベース層37、n型エミッタ層38に対応して不純物のイオン注入を行う。次に、熱処理を行い、イオン注入された不純物の拡散及び活性化を行い、n型バリア層32、p型ベース層37、n型エミッタ層38を形成する(図35(b))。次に、p型ダイバータ層39とp型ベース層37とを分けるように、複数のトレンチ34を形成する。次に、各トレンチ34内にゲート絶縁膜35及びゲート電極36を順次形成する(図35(c))。
【0125】
この方法によれば、p型ベース層37とp型ダイバータ層39とが別に形成され、最後にトレンチ34により分割される。この場合、p型ベース層37の不純物濃度を独立して制御することができるため、MOSチャネル領域の信頼性が高くなる。
【0126】
(第22の実施の形態)
図36(a)〜(d)は、本発明の第22の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。この製造方法は、図27乃至図34図示の装置(第14乃至第20の実施の形態)のいずれにも適用することができる。
【0127】
先ず、n型ベース層31の表面内に、間隔をおいて複数のトレンチ34を形成する。次に、各トレンチ34内にゲート絶縁膜35及びゲート電極36を順次形成する(図36(a))。次に、複数のトレンチ34間の、例えば1つおきの領域で、n型ベース層31の表面内にn型バリア層32を拡散により形成する(図36(b))。
【0128】
次に、複数のトレンチ34間の全ての領域で、n型ベース層31及びn型バリア層32の表面内に、p型の不純物を拡散させる。これにより、p型ベース層37とp型ダイバータ層39とを同時に形成する(図36(c))。次に、p型ベース層37の表面内に、n型エミッタ層38を拡散により形成する(図36(d))。
【0129】
この方法によれば、トレンチ34に対して自己整合的にp型ベース層37及びp型ダイバータ層39が形成される。この場合、p型ダイバータ層39のマスク合わせずれの心配がない。
【0130】
(第23の実施の形態)
図37は、本発明の第23の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態に係る装置は、図27図示の装置と同様、p型ダイバータ層39をエミッタ電極42に電気的に接続する整流素子44を有する。しかし、本実施の形態においては、p型ダイバータ層39の存在する領域が広く形成される。
【0131】
具体的には、メインセルMRとダミーセルDRとは交互に形成されておらず、1つのメインセルMRに対して複数のダミーセルDRが連続的に形成される。換言すると、メインセルMRの両側の幅広いp型ダイバータ層39内に、複数のダミーセルDRを区画するようにダミー用のトレンチ34aが形成される。ダミー用のトレンチ34aは、メイン用のトレンチ34と実質的に同寸法及び同間隔で形成される。ダミー用のトレンチ34aには、絶縁膜35aに包まれた状態でダミー電極65が埋め込まれる。ダミー電極65はエミッタ電極42に電気的に接続される。
【0132】
p型ダイバータ層39の幅が広くなると、IEGT構造における狭い電流通路を形成して電子の注入効率を向上させるという効果は高くなる。反面、トレンチ34の間隔が広すぎるとトレンチ34の下端部で電界集中が起こり、耐圧低下を招く。その対策としてダミー用のトレンチ34aが形成される。この場合、ダミー電極65がゲート電極36に電気的に接続されていると、ゲート容量が大きくなり装置のスイッチング速度が遅くなる。このため、ダミー電極65がエミッタ電極42に電気的に接続される。従って、この装置によれば、オン抵抗を低減する一方、ゲート容量の増加によるスイッチング速度の低下を防止することができる。
【0133】
(第24の実施の形態)
図38は、本発明の第24の実施の形態に係る電力用半導体装置を示す断面斜視図である。図39は、図38のXXXIX −XXXIX 線に沿った断面図である。本実施の形態に係る装置は、図32図示の装置と同様、p型ダイバータ層39をエミッタ電極42に選択的に接続するp型チャネルMOSFET70を有する。しかし、本実施の形態においては、p型ベース層37とp型ダイバータ層39とは、チャネル幅方向でトレンチ34に沿って同じ側に並べて配置される。
【0134】
具体的には、n型ベース層31の表面内に、n型ベース層31よりも不純物濃度の高いn型バリア層32が形成される。n型バリア層32の表面内にはp型ベース層37が配設される。p型ベース層37の表面内にはn型エミッタ層38が形成される。また、n型バリア層32から離間して、n型ベース層31の表面内にp型ダイバータ層39が配設される。トレンチ34は、n型エミッタ層38、p型ベース層37、n型バリア層32、p型ベース層37の夫々を2つの部分に分割するように形成される。
【0135】
p型ベース層37とp型ダイバータ層39とに挟まれたn型ベース層31及びn型バリア層32の表面部分上には、ゲート絶縁膜71を介してゲート電極72が配設される。従って、n型ベース層31及びn型バリア層32をチャネル領域として、p型ダイバータ層39をp型ベース層37に選択的に接続する正孔排出用のp型チャネルMOSFET70が形成される。p型チャネルMOSFET70の駆動電極であるゲート電極72は、トレンチ34内のゲート電極36に電気的に接続される。従って、ターンオフ時に、p型チャネルMOSFET70を通して、p型ダイバータ層39からp型ベース層37を経由してエミッタ電極42へ正孔を排出することができる。
【0136】
この装置構造は、第21及び第22の実施の形態で述べた製造方法よりも簡単な方法で製造することができる。図40(a)〜(d)は、本発明の第24の実施の形態に係る電力用半導体装の製造方法を順に示す断面図である。
【0137】
先ず、n型ベース層31の表面内に、n型バリア層32、p型ベース層37、n型エミッタ層38、p型ダイバータ層39を拡散により夫々形成する(図40(a))。次に、これ等の層32、37、38、39の夫々を2つの部分に分割するように、基板の表面からn型ベース層31内に至るトレンチ34を形成する。次に、トレンチ34内からこれ等の層32、37、38、39の表面に亘って、絶縁膜76及び導電膜77を順次形成する(図40(b))。
【0138】
次に、トレンチ34内及びn型ベース層31及びn型バリア層32の表面表面領域上の部分を残して、絶縁膜76及び導電膜77を除去する。これにより、トレンチ34内のゲート絶縁膜35及びゲート電極36と、p型チャネルMOSFET70のゲート絶縁膜71及びゲート電極72を形成する(図40(c))。次に、ゲート電極72を絶縁酸化膜で被覆し、更に、エミッタ電極42を形成する(図40(d))。
【0139】
この方法によれば、難度の低い製造方法で図32図示の装置と等価な機能を有する装置を実現することができる。また、p型ベース層37の不純物濃度をp型ダイバータ層39から独立して制御することができるため、MOSチャネル領域の信頼性が高くなる。
【0140】
(第25の実施の形態)
図41(a)、(b)は、本発明の第25の実施の形態に係る電力用半導体装置及びその変更例を示す断面斜視図である。本実施の形態は、n型エミッタ層38の構造に関する。図41(a)、(b)図示のn型エミッタ層38の構造は、図27乃至図37図示の装置(第14乃至第23の実施の形態)のいずれにも適用することができる。
【0141】
図41(a)において、n型エミッタ層38が、トレンチ34に沿って延びる帯状の層として、p型ベース層37の表面内に形成される。この場合、n型エミッタ層38及びp型ベース層37は、トレンチ34と平行に並んだ夫々の表面部分においてエミッタ電極42とコンタクトする。
【0142】
図41(b)において、n型エミッタ層38が、トレンチ34に沿って分割された複数の層部分として、p型ベース層37の表面内に形成される。この場合、n型エミッタ層38及びp型ベース層37は、トレンチ34に沿って交互にエミッタ電極42とコンタクトする。
【0143】
図41(b)図示の構造によれば、装置の性能向上のために構造を微細化しても、エミッタ電極42に対するn型エミッタ層38のコンタクトが、マスク合わせなしでも可能となる。この構造によりトレンチ34の間隔を狭くすることができ、従って、正孔の排出抵抗を更に高めてオン抵抗を低減することができる。
【0144】
(第26の実施の形態)
図42は、本発明の第26の実施の形態に係る電力用半導体装置を示す断面図である。本実施の形態においては、横型の電力用半導体装置の一例として、図27図示の装置と等価の機能を有する装置を示す。
【0145】
図42図示の如く、この装置は、半導体支持層81、絶縁層82、及び半導体活性層83を有するSOI(Silicon On Insulator)基板上に形成される。活性層83が高抵抗のn型ベース層31として使用される。図42中の右側に、p型コレクタ層33及びコレクタ電極41が配設される。図42中の左側の、p型コレクタ層33から離間した位置で、n型ベース層31内にトレンチ34が形成される。トレンチ34の周囲には、図27図示の装置の上側部分と同じ構造が形成される。
【0146】
図27図示の装置では、コレクタ電極とエミッタ電極とが基板を挟んで配設された縦型の構造であるため、主電流がn型ベース層31を縦に流れる。これに対して、図42図示の装置では、コレクタ電極とエミッタ電極とが基板の同じ側に配設された横型の構造であるため、主電流がn型ベース層31を横に流れる。しかし、この点を除けば、両装置の動作原理は全く同じである。このように、第1乃至第25の実施の形態においては、縦型の電力用半導体装置が例示されるが、これ等の実施の形態の特徴は、図42に図示の如く、横型の電力用半導体装置にそのまま適用することができる。
【0147】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0148】
【図1】本発明の第1の実施の形態に係る電力用半導体装置(IEGT)を示す断面図。
【図2】(a)、(b)は、実験により得られた、比較例1のIEGT及び第1の実施の形態に係る実施例1のIEGTのターンオン時の電圧及び電流波形を夫々示すグラフ。
【図3】(a)、(b)は、シミュレーションにより得られた、比較例1のIEGT及び実施例1のIEGTのターンオン時のゲート電荷特性を夫々示すグラフ。
【図4】(a)、(b)は、シミュレーションにより得られた、バッファ抵抗の抵抗値Rbuffに対するdV/dt及びオン電圧の関係、並びにRbuffに対する負性容量を示すVgeの範囲NCR及びオン電圧との関係を夫々示すグラフ。
【図5】本発明の第2の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図6】図5、図7、図8、図10、図12、図20、図22のVI−VI線に沿った断面図。
【図7】本発明の第3の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図8】本発明の第4の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図9】図8のIX−IX線に沿った断面図。
【図10】本発明の第5の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図11】図10のXI−XI線に沿った断面図。
【図12】本発明の第6の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図13】図12のXIII−XIII線に沿った断面図。
【図14】本発明の第7の実施の形態に係る電力用半導体装置(IEGT)を示す断面図。
【図15】(a)、(b)は、実験により得られた、比較例2のIEGT及び第7の実施の形態に係る実施例2のIEGTのターンオン時の電圧及び電流波形を夫々示すグラフ。
【図16】シミュレーションにより得られた、比較例2のIEGT及び実施例2のIEGTのターンオン時のゲート電荷特性を夫々示すグラフ。
【図17】本発明の第8の実施の形態に係る電力用半導体装置(IEGT)を示す断面図。
【図18】本発明の第9の実施の形態に係る電力用半導体装置(IEGT)を示す断面図。
【図19】本発明の第10の実施の形態に係る電力用半導体装置(IEGT)を示す断面図。
【図20】本発明の第11の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図21】図20のXXI −XXI 線に沿った断面図。
【図22】本発明の第12の実施の形態に係る電力用半導体装置(IEGT)の平面レイアウトを示す図。
【図23】図22のXXIII −XXIII 線に沿った断面図。
【図24】本発明の第13の実施の形態に係る電力用半導体装置(IEGT)を示す断面図。
【図25】従来のトレンチ構造を有するIEGTを示す断面図。
【図26】従来のCSTBTを示す断面図。
【図27】本発明の第14の実施の形態に係る電力用半導体装置を示す断面図。
【図28】(a)、(b)は、図27図示の電力用半導体装置の動作を示す図。
【図29】本発明の第15の実施の形態に係る電力用半導体装置を示す断面図。
【図30】本発明の第16の実施の形態に係る電力用半導体装置を示す断面図。
【図31】本発明の第17の実施の形態に係る電力用半導体装置を示す断面図。
【図32】本発明の第18の実施の形態に係る電力用半導体装置を示す断面図。
【図33】本発明の第19の実施の形態に係る電力用半導体装置を示す断面図。
【図34】本発明の第20の実施の形態に係る電力用半導体装置を示す断面図。
【図35】(a)〜(c)は、本発明の第21の実施の形態に係る電力用半導体装の製造方法を順に示す断面図。
【図36】(a)〜(d)は、本発明の第22の実施の形態に係る電力用半導体装の製造方法を順に示す断面図。
【図37】本発明の第23の実施の形態に係る電力用半導体装置を示す断面図。
【図38】本発明の第24の実施の形態に係る電力用半導体装置を示す断面斜視図。
【図39】図38のXXXIX −XXXIX 線に沿った断面図。
【図40】(a)〜(d)は、本発明の第24の実施の形態に係る電力用半導体装の製造方法を順に示す断面図。
【図41】(a)、(b)は、本発明の第25の実施の形態に係る電力用半導体装置及びその変更例を示す断面斜視図。
【図42】本発明の第26の実施の形態に係る電力用半導体装置を示す断面図。
【符号の説明】
【0149】
1…n型ベース層、2…n型バッファ層、3…p型コレクタ層、4、4a、4b、4c…トレンチ、5…ゲート絶縁膜、5a、5b、5c…絶縁膜、6…ゲート電極、7…p型ベース層、8…n型エミッタ層、9…p型バッファ層、9a…追加された深さ部分、10…絶縁膜、11…コレクタ電極、12…エミッタ電極、12a…追加電極、13…バッファ電極、14…バッファ抵抗、15…ゲート引出電極、16、16H、16L…p型接続層、17…絶縁膜、18…p型層、19…p型延長層、20…ダミー電極、21…p型張出し層、23、24…n型介在層、26…絶縁膜、27…ゲート電極、28…n型層、31…n型ベース層、32…n型バリア層、33…p型コレクタ層、34、34a…トレンチ、35…ゲート絶縁膜、35a…絶縁膜、36…ゲート電極、37…p型ベース層、38…n型エミッタ層、39…p型ダイバータ層、41…コレクタ電極、42…エミッタ電極、43…ダイバータ電極、44…整流素子、45…ダイオード、50、51、55、70…p型チャネルMOSFET、81…半導体支持層、82…絶縁層、83…半導体活性層




 

 


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