米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社東芝

発明の名称 半導体素子及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12858(P2007−12858A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−191454(P2005−191454)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100092820
【弁理士】
【氏名又は名称】伊丹 勝
発明者 小野 昇太郎 / 齋藤 渉
要約 課題
少ない工程数で狭セルピッチのスーパージャンクション構造を得ることができる半導体素子及びその製造方法を提供する。

解決手段
特許請求の範囲
【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、
前記第1半導体層に電気的に接続された第1の主電極と、
前記ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第1導電型の第2半導体層と、
前記第2半導体層及び前記半導体ベース層に電気的に接続された第2の主電極と、
前記半導体ベース層に沿って絶縁膜を介して形成され前記第2半導体層及び前記第1半導体ピラー層の間にチャネルを形成させるための制御電極と
を備え、
前記第1又は第2半導体ピラー層は、前記第1半導体層上に形成された第3半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、
前記複数の拡散層の水平方向幅は、深さ方向の所定の周期で変化し、
前記所定の一周期内における前記拡散層の水平方向幅の平均値が、異なる周期間で略等しくされている
ことを特徴とする半導体素子。
【請求項2】
前記第1及び2半導体ピラー層の間の不純物濃度のバランス状態が異なる周期を少なくとも1つ有することを特徴とする請求項1記載の半導体素子。
【請求項3】
第1導電型の第1半導体層と、
前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、
前記第1半導体層に電気的に接続された第1の主電極と、
前記ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第1導電型の第2半導体層と、
前記第2半導体層及び前記半導体ベース層に電気的に接続された第2の主電極と、
前記半導体ベース層に沿って絶縁膜を介して形成され前記第2半導体層及び前記第1半導体ピラー層の間にチャネルを形成させるための制御電極と
を備え、
前記第1又は第2半導体ピラー層は、前記第1半導体層上に形成された第3半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、
前記第3半導体層は、複数の積層されたエピタキシャル層からなり、
前記拡散層は、前記エピタキシャル層の1つに対し深さ方向に複数個並べられ、
前記いずれかのエピタキシャル層の厚さをT、前記1つの厚さTのエピタキシャル層内における最上層及び最下層の前記不純物濃度分布のピークの間の距離をRとした場合、R>T/2とされていることを特徴とする半導体素子。
【請求項4】
1つのエピタキシャル層内に深さ方向に並べられた複数の拡散層の幅の平均値をWaveとした場合、T−R>Wave×0.3が成り立つようにされた請求項3記載の半導体素子。
【請求項5】
第1導電型の半導体層上に第1導電型のエピタキシャル層を形成した後、そのエピタキシャル層の所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物を注入することを所定回数繰り返す工程と、
熱により前記不純物が拡散した領域を上下相互に接続することにより、第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを水平方向に周期的に交互に配置してなるピラー層を形成する工程と、
前記ピラー層の表面に選択的に第2導電型の半導体ベース層を形成する工程と、
前記半導体ベース層の表面に選択的に第1導電型の第2半導体層を形成する工程と、
前記第2半導体層、前記半導体ベース層及び前記第1半導体ピラー層に沿って絶縁膜を形成し、この絶縁膜に沿って制御電極を形成する工程と、
前記第1半導体層に電気的に接続された第1の主電極と、前記第2半導体層及び前記半導体ベース層に電気的に接続された第2の主電極とを形成する工程と、
を備えたことを特徴とする半導体素子の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に関し、より詳しくはドリフト層にp型ピラー層とn型ピラー層を水平方向に周期的に交互に形成してなるスーパージャンクション構造を備えた半導体素子、及びその製造方法に関する。
【背景技術】
【0002】
縦型パワーMOSFETのオン抵抗は、伝導層(ドリフト層)部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するPN接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【0003】
この問題を解決するMOSFETの一例として、ドリフト層にスーパージャンクション構造と呼ばれるp型ピラー層とn型ピラー層を横方向に交互に埋め込んだ構造が知られている。スーパージャンクション構造はp型ピラー層とn型ピラー層に含まれるチャージ量(不純物量)を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたn型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【0004】
このスーパージャンクション構造のMOSFETにおいては、スーパージャンクション構造の厚さが大きくなるほど、素子の耐圧を大きくすることができる。
しかし、厚さが大きくなると、その分製造工程が複雑化する。
【0005】
一方、このスーパージャンクション構造のMOSFETにおいて、更なるオン抵抗の低減を実現するためにはスーパージャンクション構造の横方向周期(ピッチ)を狭くすることが有効である。幅が狭くなることにより、非導通時においてpn接合が空乏化し易くなり、その分ピラー層の不純物濃度を高くすることができるからである。
【0006】
PNピラー層のセルピッチを5μmとした場合、耐圧300Vを得るためには、スーパージャンクション構造のピラー層の厚さは17μm程度必要である。セルピッチの片側半分をPピラー層が占めるとすると、Pピラー層のアスペクト比は6〜8程度に形成する必要がある。このような幅狭で高アスペクト比のピラー層を形成する一方法として、エピタキシャル層表面より深いトレンチを形成し、このトレンチ内を異なる導電型の半導体をエピタキシャル成長により埋め込む製造方法がある(特許文献1参照)。
【0007】
他の方法としては、高抵抗のエピタキシャル層に選択的に埋め込み層をイオン注入と拡散によって形成させた後、さらに高抵抗のエピタキシャル層を積み増しし、下層と同様に埋め込み層をイオン注入と拡散によって形成させる工程を複数回繰り返す製造方法がある(特許文献2参照)。この場合、各高抵抗のエピタキシャル層の厚さが、上下のn型とp型の拡散層を接続可能な程度に形成しなくてはならないため、高アスペクト比とするためには拡散時間の長時間化、あるいはエピタキシャル成長とイオン注入の工程回数を増やす必要がある。
【特許文献1】特開2004−14554号公報
【特許文献2】特開2000−40822号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション構造を得ることができる半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様に係る半導体素子は、第1導電型の第1半導体層と、前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、前記第1半導体層に電気的に接続された第1の主電極と、前記ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第1導電型の第2半導体層と、前記第2半導体層及び前記半導体ベース層に電気的に接続された第2の主電極と、前記半導体ベース層に沿って絶縁膜を介して形成され前記第2半導体層及び前記第1半導体ピラー層の間にチャネルを形成させるための制御電極とを備え、前記第1又は第2半導体ピラー層は、前記第1半導体層上に形成された半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、前記複数の拡散層の水平方向幅は、深さ方向の所定の周期で変化し、前記所定の一周期内における前記拡散層の水平方向幅の平均値が、異なる周期間で略等しくされていることを特徴とする。
【0010】
本発明の別の態様に係る半導体素子は、第1導電型の第1半導体層と、前記第1半導体層上に第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを水平方向に周期的に交互に形成してなるピラー層と、前記第1半導体層に電気的に接続された第1の主電極と、前記ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第1導電型の第2半導体層と、前記第2半導体層及び前記半導体ベース層に電気的に接続された第2の主電極と、前記半導体ベース層に沿って絶縁膜を介して形成され前記第2半導体層及び前記第1半導体ピラー層の間にチャネルを形成させるための制御電極とを備え、前記第1又は第2半導体ピラー層は、前記第1半導体層上に形成された第3半導体層内にその深さ方向で結合されるように形成される複数の拡散層により構成され、前記第3半導体層は、複数の積層されたエピタキシャル層からなり、前記拡散層は、前記エピタキシャル層の1つに対し深さ方向に複数個並べられ、いずれかのエピタキシャル層の厚さをT、前記1つの厚さTのエピタキシャル層内における最上層及び最下層の前記不純物濃度分布のピークの間の距離をRとした場合、R>T/2とされていることを特徴とする。
【0011】
本発明の別の態様に係る半導体素子の製造方法は、第1導電型の半導体層上に第1導電型のエピタキシャル層を形成した後、そのエピタキシャル層の所定の領域へ複数回の注入エネルギの異なるイオン注入により不純物を注入することを所定回数繰り返す工程と、熱により前記不純物が拡散した領域を上下相互に接続することにより、第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを水平方向に周期的に交互に配置してなるピラー層を形成する工程と、前記ピラー層の表面に選択的に第2導電型の半導体ベース層を形成する工程と、前記半導体ベース層の表面に選択的に第1導電型の第2半導体層を形成する工程と、前記第2半導体層、前記半導体ベース層及び前記第1半導体ピラー層に沿って絶縁膜を形成し、この絶縁膜に沿って制御電極を形成する工程と、前記第1半導体層に電気的に接続された第1の主電極と、前記第2半導体層及び前記半導体ベース層に電気的に接続された第2の主電極とを形成する工程とを備えたことを特徴とする。
【発明の効果】
【0012】
この発明によれば、少ない工程数で狭セルピッチで低オン抵抗のスーパージャンクション構造を有する半導体素子を得ることが可能となる。
【発明を実施するための最良の形態】
【0013】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
(第1の実施形態) 図1は本発明の第1の実施の形態に係わるパワーMOSFET1の構成を模式的に示す断面図である。このMOSFET1は、n+型ドレイン層12の表面に、n型エピタキシャル層13を備えている。このn型エピタキシャル層13にp型ピラー層14が所定のピラーピッチPicthで形成される。このp型ピラー層14と、p型ピラー層14により挟まれたn型エピタキシャル層13の領域により形成されるn型ピラー層15とにより、スーパージャンクション構造が形成される。この実施の形態のp型ピラー層14、n型ピラー層15は、それぞれ紙面垂直方向に延在するストライプ形状を備えているものとする。
【0014】
更に、p型ピラー層14の表面には、p型ベース層16が選択的に拡散形成され、更にこのp型ベース層16の表面にはn型ソース層17、及びp+型コンタクト層18が選択的に拡散形成されている。p型ベース層16、及びn型ソース層17も、p型ピラー層14、及びn型ピラー層15と同様に、紙面垂直方向に延在するストライプ形状を有する様に形成されている。
【0015】
また、p型ベース層16及びn型ソース層17からn型ピラー層15を介して隣接するp型ベース層16およびn型ソース層17に至る領域上にはゲート絶縁膜19が形成されている。ゲート絶縁膜19は、たとえば膜厚約0.1μmの酸化シリコン膜からなる。このゲート絶縁膜19を介してゲート電極20がストライプ形状に形成されている。このゲート電極20を挟むように、p型ベース層16及びn型ソース層17上には、ソース電極21が形成されている。n+型ドレイン層12の下面には、ドレイン電極11が形成されている。ゲート電極20及びソース電極21も、n型ソース層17等と同様に紙面垂直方向を長手方向とするようにストライプ状に形成されている。
【0016】
この実施の形態のp型ピラー層14は、n型エピタキシャル層13にイオン注入と拡散によって形成した複数の拡散層14X1、14X2、14X3(X=A、B、C、D)を深さ方向に結合させることにより形成されるものである。更に、n型エピタキシャル層13は、複数回例えば4回のエピタキシャル成長に分けて形成される。各成長工程により形成される4つのエピタキシャル層13X(X=A、B、C、D)が積層されることにより、n型エピタキシャル層13が形成される。
【0017】
この実施の形態において特徴的なことは、1つのエピタキシャル層13Xにおいて、ピラー層のピラーピッチPに対応した間隔で、注入エネルギの異なる複数回のイオン注入がなされることである。この点、1つのエピタキシャル層において1回のみのイオン注入を行う特許文献2等に開示の技術と異なっている。図1では、例えば1つのエピタキシャル層13Aにおいて水平方向の同一箇所に3回のイオン注入がなされた後熱拡散される。これにより1つのエピタキシャル層13A中に、深さ方向に並ぶ3つの拡散層14A1、14A2、14A3が形成され、互いに結合される。ただし、1つのエピタキシャル層13Xの深さ方向に並ぶ拡散層14Xの数は3つに限るものではなく、得ようとするアスペクト比、使用するイオン注入装置の最大加速電圧その他の要素を考慮して、任意の数に設定することができる。この実施の形態によれば、特許文献2等に開示の技術に比べ、エピタキシャル層の形成とイオン注入の工程の繰り返し数が少なくて済み、しかもピラーピッチの微細化も可能であるため低オン抵抗を得ることができる。
【0018】
前述したように、1つのエピタキシャル層13Xの水平方向の1箇所に対する複数回のイオン注入は、注入エネルギを異ならせて行う。例えばイオン注入装置の加速電圧を、深い位置(エピタキシャル層13Aでいえば拡散層14A1)に注入する場合には高く、浅い位置に注入する場合は低くすることにより行うことができる。例えば、8.7μm程度の厚さのエピタキシャル層13Xの場合、各拡散層14Xの種となる不純物を注入するイオン注入装置の加速電圧を、下記のように変化させる(括弧内の数字はエピタキシャル層13X表面からの注入深さを示す)。
【0019】
拡散層13X1: 5.0MeV(5.9μm)
拡散層13X2: 2.2MeV(3.0μm)
拡散層13X3: 90KeV(0.2μm)
例えばエピタキシャル層13X上にたとえば酸化膜を介して選択的に配置させたマスクの開口幅を2.0umとしたときに、上記のような深さに注入された不純物が、熱により例えば横方向にマスク端より約0.5〜1.0μm程度に拡散し、縦方向にも半径約1.5umに拡散することにより、1つのエピタキシャル層13Xの深さ方向に並んだ位置に、複数の拡散層14X1、14X2、14X3が深さ方向で結合する。全てのエピタキシャル層13A〜Dで同様の工程が行われることにより、各p型ピラー層14が形成され、スーパージャンクション構造が形成される。なお、最下層のエピタキシャル層13A以外のエピタキシャル層13Xでは、一つ下層のエピタキシャル層に注入された不純物の拡散を受けるため、上記の条件では、厚さ8.7μm程度の厚さのエピタキシャル層13Xでも、拡散層14X同士を結合させ、p型ピラー層14を形成することができる。従って、上記の条件では、1つのエピタキシャル層13Xにおいて、アスペクト比として8.7[μm]/3[μm]=2.9を得ることができる。従来の1つのエピタキシャル層に1回のイオン注入を行う手法では、アスペクト比は1〜2程度である。従って、本実施の形態によれば、少ない工程により高いアスペクト比のピラー層を形成することができる。注入エネルギのより高いイオン注入装置を用いることにより、より深い位置に不純物を注入することができ、よって1つのエピタキシャル層13Xを厚く形成し、アスペクト比を更に高めることができる。そうすることにより、製造工程数をより少なくすることができる。
【0020】
なお、最下層のエピタキシャル層13Aの底面までp型ピラー層14を到達させない構成とする場合、最下層のエピタキシャル層13Aの厚さは、上記条件でも、上層のエピタキシャル層13Xと同じ厚さにする必要はなく、任意の値とすることができる。
【0021】
図2は、p型ピラー層14の深さ方向での不純物濃度の分布、及び拡散層14Xの水平方向幅W及び深さ方向幅Dのグラフを、図1のMOSFETの構造と対応付けて示したものである。ここでは、水平方向幅Wは、各拡散層14Xの最も幅広の部分を計測した測定値であるとする。また、深さ方向幅Dは、上下層の重複部分も含めた1つの拡散層14Xの高さを計測した測定値である。
【0022】
1つのエピタキシャル層13Xに形成される3つの拡散層14Xは、それぞれ注入深さ、注入エネルギ等が異なるため、熱拡散後は、その水平方向の幅Wが異なる。後述の方法の如く共通のマスクを用いて1つのエピタキシャル層13Xに対し注入エネルギの異なるイオン注入が行われる場合、1つのエピタキシャル層13Aにおいては、最下層の拡散層14A1の水平方向幅Wa1が最も大きい。中層の拡散層14A2の水平方向幅Wa2、及び最上層の拡散層14A3の水平方向幅Wa3は、Wa1よりも小さくなる。これは、下層ほど注入距離が長く、またイオン注入エネルギも大きいので、不純物が熱拡散前の注入直後からして幅広に注入されているためである。通常の条件の下では、Wa3<Wa2<Wa1となる場合が多い。上層のエピタキシャル層13B〜13Dにおいても同様である。従って、拡散層14Xの水平方向幅Wは、深さ方向の周期(図1のa、b、c)で周期的に変化する。また、エピタキシャル層13A〜13Dそれぞれにおける水平方向幅Wの総和又は平均値は、各層間で略等しくされる。従って、p型ピラー層14は、各エピタキシャル層13Xの一部分を見ると台形に近い形状を有しているが、層13A〜13D全体を見渡すとほぼ長方形に近い形状を有している。
【0023】
また、拡散層14Xの深さ方向幅Dは、水平方向幅Wにおよそ比例して変化する。従って通常は、1つのエピタキシャル層13Aについて言えば、最下層の拡散層14A1の深さ方向幅Da1が最も大きく、拡散層14A2の深さ方向幅Da2、拡散層14A3の深さ方向幅Da3はこれよりも小さい。通常の条件の下では、Da3<Da2<Da1となる場合が多い。他のエピタキシャル層13B〜Dでも同様である。従って、拡散層14Xの深さ方向幅Dは、深さ方向の周期(図1のa、b、c)で周期的に変化する。また、エピタキシャル層13A〜13Dそれぞれにおける深さ方向幅Dの総和又は平均値は、各層間で略等しくされる。不純物濃度の分布は、1つのエピタキシャル層13X内において、拡散層14Xの数と一致する3つのピークを有し、そのピーク間の幅Pが深さ方向の周期a、b、c(周期T)で周期的に変化する。すなわち、図2に示すように、1つのエピタキシャル層13Xに形成される3つの拡散層14Xに基づく不純物濃度分布のピーク間の距離を、下側からPx1、Px2、Px3(x=a,b,c,・・・)のように定義する。この場合、Px1、Px2、Px3が、周期a,b,cにおいて周期的に変化する。なお、図2では、Px1、Px2、Px3が、W,Dの変化と同様にPx3<Px2<Px1となっているが、Px1<Px2<Px3となるようにすることもできる。 このようなプロセスでスーパージャンクション構造を形成することで、理想的なスーパージャンクション構造に近いピラー不純物プロファイルを実現することが可能となる。従来の製造方法では、一回のエピタキシャル成長につき、一回のイオン注入を行い、それを積層することでスーパージャンクション構造を形成していた。そして埋め込まれた不純物を拡散することにより接続し、ピラー層を形成していた。このため、ピラー層の不純物プロファイルは成長厚が大きいほど、プロファイルの振幅は大きくなる。一方、本実施の形態の製造方法を用いた場合、同じエピタキシャル成長厚のままでも複数回のイオン注入を行う。このため、拡散させる距離が短くなる。これにより、プロファイルの振幅が小さくなり、理想的なプロファイルを高いアスペクト比で形成される。
【0024】
1つのエピタキシャル層13Xの厚さT[μm]、その厚さTのエピタキシャル層13X内における最上層及び最下層の不純物濃度ピーク間の距離をR[μm]とした場合、R>T/2の式が成り立つよう、拡散層13Xの深さを設定するのが好ましい。R=<T/2であると、エピタキシャル層13X1層当たりで得られるピラー層のアスペクト比として2以上を得ることができなくなる場合があるためである。より好適には、1つのエピタキシャル層13X内の3つの拡散層14Xの幅WX1,Wx2、Wx3の平均値をWaveとした場合、T−R>Wave×0.3が成り立つようにするのがよい。周期a,b,c毎の拡散層14Xを拡散により接続するためには、1層目のエピタキシャル層13Aの最上部に形成された拡散層14A3と、2層目のエピタキシャル層13Bの最深部に形成された拡散層14B1を拡散により接続する必要がある。それぞれの拡散元(イオン注入時の注入箇所)よりおよそW/2拡散されるため、拡散元間の距離はW>T−Rであればよい。T−Rが大きい場合には拡散層14Xが接続されない可能性があるのに加え、接続されていても拡散層14Xの不純物濃度の振幅(p型ピラー層14内での高濃度部分と低濃度部分の濃度差)が大きくなってしまう。この濃度差を小さくするためにはT−Rを0に近づければよいが、エピタキシャル層13X1層当たりの厚さを厚くすることができないためプロセスコストが増加するのに加え高いアスペクト比が実現できない。高いアスペクト比を実現しつつ、単位周期a,b,c同士の拡散層14Xの接続部において、不純物濃度差を2倍以内とするためにはTX−RX>WX×0.3とすることが好ましい。
【0025】
なお、p型ピラー層14、及びn型ピラー層15の図1におけるA−A’断面は、上述のように図3のようなストライプ構造としてもよいが、図4に示すように、p型ピラー層14を格子状、もしくは千鳥格子状に配列することも可能である。
【0026】
次に、図1に示すMOSFET1の製造工程の一例を、図5乃至図14を参照して説明する。まず、図5に示すように、n+型ドレイン層12の表面にn型のエピタキシャル層13Aを例えば10μm程度の厚さに形成し、次に図6に示すように、このエピタキシャル層13Aの上に保護膜としての熱酸化膜S1を形成し、更にピラーピッチPに対応する間隔でレジストM1を形成する。続いて、図7に示すように、このレジストM1をマスクとして、イオン注入装置の加速電圧を変化させて、p型の不純物としてのボロン(B)を異なる深さにイオン注入する。続いて、図8に示すように、熱酸化膜S1とレジストM1を除去し、エピタキシャル層13Aの上に更にエピタキシャル層13Bを例えば8.6μm程度の厚さに堆積させる。図に示すように、この堆積の途中において、エピタキシャル層13A及び13Bの熱により、エピタキシャル層13Aに注入されたボロンが徐々にある程度まで拡散される。
【0027】
以下、図10〜図14に示すように、エピタキシャル層13B〜13Dにも、酸化膜S2、S3、S4を介して形成されたレジストM2、M3、M4をマスクとして同様なイオン注入がなされる。そして、エピタキシャル層13B〜13Dに対し熱工程が加えられることにより、図1のように各拡散層14Xが深さ方向に結合される。これにより、p型ピラー層14が全体として形成される。このようにしてピラー層が完成したら、周知のMOSFET製造工程を用いて、図1に示すようなMOSFETを得ることができる。
【0028】
(第2の実施形態) 図15Aは、本発明の第2の実施の形態に係わるパワーMOSFET1の構成を模式的に示す断面図を示している。図15Aには、そのp型ピラー層14の不純物濃度分布のグラフ、並びに拡散層14Xの水平方向幅W及び深さ方向幅Dのグラフも示している。第1の実施の形態と同様の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態では、上層のエピタキシャル層13C、13Dに存在する拡散層14Xの不純物濃度を高くし、これによりp型ピラー層14の表面側(ソース電極21側)の不純物濃度を底面側(ドレイン電極11側)よりも高くしたものである。
【0029】
この実施の形態において、エピタキシャル層13A〜13Dの不純物濃度が均一である場合、ピラー層は上層部において、p型ピラー層14の不純物ドーズ量の方がn型ピラー層15のそれよりも大きい状態(pピラーリッチ)となる。意図的にこのようにチャージアンバランス状態の部分を与えることによって、インダクタンス負荷時の耐量(UIS性能)を向上させることが可能となる。
【0030】
また、p型ピラー層14とチャージバランスがとれるよう、エピタキシャル層13Xの不純物濃度を、上層部(13C、13D)において下層部(13A、13B)よりも高くすることもできる。この場合、ピラー層の下層は低濃度のチャージバランス状態となり、上層は高濃度のチャージバランス状態となる。この構造の場合、上層のピラー層では耐圧が高くなるので、その分エピタキシャル層13C、13Dの厚さを小さくすることができ、これにより製造コストを抑えることができる。この実施の形態では2段階にp型ピラー層14の不純物濃度を変化させた場合について示しているが、図15Bに示すように、各エピタキシャル成長層13X毎の平均濃度を変化させても実施可能である。また、各イオン注入毎にドーズ量を変化させて、さらに連続的に不純物濃度プロファイルを変化させることも実施可能である。
【0031】
さらにまた、イオン注入の不純物ドーズ量を一定として、各エピタキシャル成長層13Xの厚さをソース電極21側にいくほど薄くしても同様の効果が得られる。この場合にはソース電極側21にいくほど、不純物濃度分布等の変化の周期Tは狭くなる。
【0032】
なお、上述の周期Tが各層で異なる場合、
【0033】
【数1】


【0034】
ただし、N≧2
の関係をもつエピタキシャル層13Xとすることもできる。ここで、TXはp型ピラー14のドレイン電極11側からのX番目の周期で、Nは総周期数を意味する。αはP型ピラー層14の総周期内でどれだけ不純物濃度分布に傾斜をつけるかの変動割合を示している。例えば、3層(3周期)のP型ピラー層14の平均濃度を100%とし、上下で±30%の濃度傾斜を持たせる(ソース電極21側がPピラーリッチ)場合には、α=0.3、N=3なので、
【0035】
【数2】


【0036】
となり、周期TXはソース電極21側ほど短い周期となる。ドレイン電極11側にいくに従ってエピタキシャル層13Xを厚く形成し、周期Tを上部よりも広くすることで、上部(ソース電極21側)をPピラーリッチとし、アバランシェ耐量を向上させることができる。 (第3の実施形態) 図16は、本発明の第3の実施の形態に係わるパワーMOSFET1の構成を模式的に示す断面図を示している。この実施の形態では、p型ピラー層14だけでなく、n型ピラー層15も拡散層15Xを深さ方向に結合して形成されている点で、上記の実施の形態と異なっている。p型ピラー層14形成のためにイオン注入されたボロン(図7等参照)の間に、同様の手法によりn型不純物のリン(P)をイオン注入することで、この図16に示すようなピラー層を形成することができる。この場合、n型ピラー層15の不純物濃度はイオン注入工程において決定される。このため、イオン注入の下地となるエピタキシャル層は高抵抗(低不純物濃度)のものとすることができると共に、p型ピラー層14とn型ピラー層15間のチャージバランスを取ることが容易になる。チャージバランスが得られることで、ピラー層の不純物濃度を更に高くして、オン抵抗の低減など素子の高性能化を図ることが可能となる。
【0037】
また、この実施の形態の場合、前述の実施の形態に比べ、製造工程数を減らし低コスト化を図ることが可能となる。p型ピラー層14を形成するためのボロン、n型ピラー層を形成するためのリンを高濃度でイオン注入して拡散させる場合、拡散時間を長時間化しても拡散層14X、15Xの水平方向への広がりは制限される。このため、長時間の拡散を行うことで、各拡散層14X、15Xの形状を図17に示すように縦長の形状とすることができる。従って、1つのエピタキシャル層13Xの厚さを厚くすることができ、その分製造工程数を減らし、低コスト化を図ることができる。あるいは、一回のエピタキシャル層で得られるアスペクト比を大きくすることができるため、より低オン抵抗を実現することができる。
【0038】
(第4の実施の形態) 図18は、本発明の第4の実施の形態に係わるパワーMOSFET1の構成を模式的に示す断面図を示している。この実施の形態では、いわゆるトレンチゲート型のゲート電極を採用している点で、いわゆるプレナーゲート型のゲート電極を採用している上記の第1乃至第3の実施の形態と異なっている。すなわち、p型ベース層16にn型ピラー層15に達するトレンチを形成し、このトレンチに絶縁膜19を介してゲート電極20を埋め込んでいるものである。この構造の場合、プレナーゲート型に比べてセルピッチを小さくすることが可能となる。なお、この第4の実施の形態でも、第2の実施の形態と同様、pピラーリッチなピラー層を形成するか、又は表面側の不純物ドーズ量が底面側よりも高いピラー層を形成することが可能である。このように第2の実施形態と第4の実施形態を組み合わせることによって、ドレイン電圧印加時におけるトレンチゲート底部酸化膜への電界の集中を抑制することができる。また第3の実施の形態と同様に、n型ピラー層15を拡散層15Xを深さ方向に結合して形成することが可能である。
【0039】
(第5の実施の形態) 図19は、本発明の第5の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図を示している。この実施の形態のパワーMOSFETは、素子が形成される素子形成領域だけでなく、この素子形成領域を囲う終端領域も、p型ピラー層14とn型ピラー層15が交互に形成されたスーパージャンクション構造とされている。終端領域のエピタキシャル層13の表面には、p型リサーフ層23が形成されている。またこのリサーフ層23の上に、絶縁膜24を介して、ソース電極21に接続されたフィールドプレート電極25が形成されている。これにより、パワーMOSFET1の非導通時において、終端領域の横方向に速やかに空乏層を伸ばして、耐圧を高めることができる。なお、フィールドプレート電極25は、ソース電極21に接続される代わりに、ゲート電極20に接続されるものとしてもよい。また、ここではp型リサーフ層23およびフィールドプレート電極25の両方が形成された構造を示しているが、いずれか一方のみを形成しても実施可能である。
【0040】
図20は、この第5の実施の形態の第1の変形例を示すものであり、終端領域のピラー層のピラーピッチが、素子形成領域に比べ狭くされている。終端領域のピラーピッチが狭い場合、同じ不純物濃度であってもピラーピッチが広い場合に比べて終端領域が空乏化し易くなり、その分耐圧を高めることができる。
【0041】
図21は、この第5の実施の形態の第2の変形例を示すものであり、終端領域のp型ピラー層14の深さ方向の長さが、素子形成領域から離れるに従って短くなる構成としている。終端領域においては、空乏層は素子形成領域から離れるに従って表面側に向かって伸びるため、p型ピラー層14を長く形成する必要は無いことに鑑みたものである。これにより、製造工程をより簡素化して低コスト化を図ることができる。
【0042】
図22は、この第5の実施の形態の第3の変形例を示すものであり、終端領域のp型ピラー層14の表面側の拡散層14D1、14D2、14D3の水平方向幅W、及び不純物濃度が大きくされ、これによりp型ピラー層14の表面側がいわゆるガードリング層として機能するようにされている。図22では終端領域の全てのp型ピラー層14が表面側でガードリング層を形成されているが、全てに形成する必要はなく、たとえば数個のp型ピラー層14毎に1つガードリング層が形成されるのでも構わない。
【0043】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
例えば、上記の実施の形態では、第1の導電型をn型、第2の導電型をp型として説明をしたが、第1の導電型をp型、第2の導電型をn型としても実施可能である。
【0044】
また半導体としてシリコン(Si)を用いたMOSFETを説明したが、半導体としては、例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【0045】
更にスーパージャンクション構造を有するMOSFETを例に挙げて説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、SBDやMOSFETとSBDとの混載素子、SIT、IGBTなどの素子でも適用可能である。
【0046】
また、上記の実施の形態では、図23に示すように、p型ピラー層14、n型ピラー層15が4つのエピタキシャル層13Xに亘って深さ方向に並ぶようにされている。しかし、図24に示すように、p型ピラー層14、n型ピラー層15が、上層と下層で直交するように分割された形状とすることもできる。
【0047】
更に、図25に示すように、p型ピラー層14及びn型ピラー層15からなるスーパージャンクション構造の下にn−型エピタキシャル層31を形成することも可能である。この場合、スーパージャンクション構造部分ではMOSFETの非導通時において電界が均一であり、n−型エピタキシャル層31では下層に向かうに従って電界が低下するが、n−エピタキシャル層31の部分でも耐圧を持たせることができる分、素子全体の耐圧を高めることができる。
【0048】
また、上記の実施の形態では、図5乃至図14のように、スーパージャンクション構造部分全体に亘り、エピタキシャル層形成工程と不純物イオン注入工程とを繰り返すことによりピラー層14、15を形成する例を説明した。しかし、例えばスーパージャンクション構造の下半分は図5乃至図14の方法で形成し、上半分はエピタキシャル層に形成したトレンチに別の導電型のエピタキシャル層を埋め込むことにより形成する方法も可能である。この方法を図26乃至図27を参照して説明する。すなわち、図26に示すように、エピタキシャル層13Aに異なる注入エネルギで複数回不純物を注入して拡散層13A1〜3を形成した後、このエピタキシャル層13Aの上にエピタキシャル層13B、13Eを堆積させる。そして、エピタキシャル層13EにピラーピッチPでトレンチ14Tを形成する。続いて図27に示すように、このトレンチ14Tをマスクとして、エピタキシャル層13Bにも異なる注入エネルギで複数回イオン注入を行って拡散層13B1〜3を形成する。その後図28に示すように、p型エピタキシャル層14Aをトレンチ14T内に堆積させる。これにより、下部のエピタキシャル成長とイオン注入の繰り返しによるピラー層と、上部のトレンチ形成によるピラー層とが結合され、p型ピラー層14が形成される。最後に、トレンチ外部のエピタキシャル層14Aを化学的機械研磨法(CMP)を用いて除去した後、周知のMOSFET製造工程を用いて、MOSFETを形成する。なお、図24に示すような、上部のピラー層と下部のピラー層が直交方向に延在する形式とすることも可能である。また、下部のピラー層において、n型ピラー層15もイオン注入により形成することも勿論可能である。
【0049】
また、第4の実施の形態においては、終端領域のp型ピラー層14について拡散層14Xを深さ方向に結合して形成する例を説明したが、図30に示すように、拡散n型ピラー層15も拡散層15Xを深さ方向に結合させることにより形成することができる。このとき、終端領域のピラーピッチは、素子形成領域のピラーピッチと同じでもよいし、空乏化し易くするため、図30に示すように前者を後者に比べ小さくするようにしてもよい。加えて、素子形成領域ではp型ピラー層14の幅Wcp(平均値)とn型ピラー層15の幅Wcp(平均値)を略等しくする一方、終端領域ではp型ピラー層14の幅Wtp(平均値)をn型ピラー層15の幅Wtp(平均値)に比べ大きくすることができる。これにより、終端領域において空乏層をより水平方向に広げやすくなる。なお、図30において、素子形成領域のn型ピラー層15のみを拡散層15Xの深さ方向の結合により形成し、終端領域のn型ピラー層15は、p型ピラー層14に挟まれたn型エピタキシャル層13で形成することも可能である。
【0050】
その他、次のような改変等が可能である。
(1)前記複数の拡散層の深さ方向幅は、深さ方向の所定の周期で変化し、前記所定の一周期内における前記拡散層の深さ方向幅の平均値が、異なる周期間で略等しくされていることを特徴とする請求項1記載の半導体素子。
(2)前記拡散層は、一部において不純物濃度の高いことを特徴とする請求項1記載の半導体素子。
(3)前記第1及び2半導体ピラー層の間の不純物濃度のバランス状態が異なる周期を少なくとも1つ有することを特徴とする請求項1記載の半導体素子。
(4)前記ゲート電極は、前記半導体ベース層の表面上に絶縁膜を介して形成される請求項1記載の半導体素子。
(5)前記ゲート電極は、前記半導体ベース層を貫通して前記第1半導体ピラー層に達するトレンチに絶縁膜を介して導電層を埋め込むことにより形成されたものである請求項1記載の半導体素子。
(6)前記第1及び第2半導体ピラー層は同一方向に延在するストライプ形状に形成されていることを特徴とする請求項1記載の半導体素子。
(7)前記第1及び第2半導体ピラー層は、前記第1半導体層に沿った断面において格子状又は千鳥状に形成されていることを特徴とする請求項1記載の半導体素子。
(8)前記第1及び第2半導体ピラー層は、素子形成領域を囲う終端領域にも形成されていることを特徴とする請求項1記載の半導体素子。
(9)前記終端領域では、前記素子形成領域に比して前記第1及び第2半導体ピラー層の形成周期が狭くなっていることを特徴とする(8)記載の半導体素子。
(10)前記終端領域では、前記第1及び第2半導体ピラー層の深さが前記素子形成領域から離れるに従って小さくなることを特徴とする(8)記載の半導体装置。
(11)前記終端領域では、前記第1又は第2半導体ピラー層が前記第2主電極側で前記第1主電極側よりも水平方向幅が大きくされていることを特徴とする(8)記載の半導体素子。
(12)前記第1又は第2半導体ピラー層は、不純物濃度分布のピーク間の距離が、所定の周期で変化するようにされた請求項1記載の半導体素子。
(13)前記不純物を注入する工程は、第1導電型の不純物を所定の間隔で注入し、第2導電型の不純物を前記第1導電型の不純物の間に注入することを特徴とする請求項5記載の半導体素子の製造方法。
【図面の簡単な説明】
【0051】
【図1】本発明の第1の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【図2】図1のp型ピラー層14の深さ方向の不純物濃度の分布、及び拡散層14Xの水平方向幅W及び深さ方向幅Dのグラフである。
【図3】図1のA−A’断面構造の一例である。
【図4】図1のA−A’断面構造の別の例である。
【図5】図1のパワーMOSFETの製造工程を示す。
【図6】図1のパワーMOSFETの製造工程を示す。
【図7】図1のパワーMOSFETの製造工程を示す。
【図8】図1のパワーMOSFETの製造工程を示す。
【図9】図1のパワーMOSFETの製造工程を示す。
【図10】図1のパワーMOSFETの製造工程を示す。
【図11】図1のパワーMOSFETの製造工程を示す。
【図12】図1のパワーMOSFETの製造工程を示す。
【図13】図1のパワーMOSFETの製造工程を示す。
【図14】図1のパワーMOSFETの製造工程を示す。
【図15A】本発明の第2の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図を示している。
【図15B】本発明の第2の実施の形態の変形例を示す。
【図16】本発明の第3の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図を示している。
【図17】第3の実施の形態の利点を説明する説明図である。
【図18】本発明の第4の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図を示している。
【図19】本発明の第5の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図を示している。
【図20】第5の実施の形態のパワーMOSFETの第1の変形例を示す。
【図21】第5の実施の形態のパワーMOSFETの第2の変形例を示す。
【図22】第5の実施の形態のパワーMOSFETの第3の変形例を示す。
【図23】上記実施の形態の変形例を説明する。
【図24】上記実施の形態の変形例を説明する。
【図25】上記実施の形態の変形例を説明する。
【図26】上記実施の形態のパワーMOSFETの製造工程の別の例を示す。
【図27】上記実施の形態のパワーMOSFETの製造工程の別の例を示す。
【図28】上記実施の形態のパワーMOSFETの製造工程の別の例を示す。
【図29】上記実施の形態のパワーMOSFETの製造工程の別の例を示す。
【図30】上記実施の形態の変形例を説明する。
【符号の説明】
【0052】
11・・・ドレイン電極、 12・・・n型ドレイン層、 13、13X(X=A、B、C、D)・・・n型エピタキシャル層、 14・・・p型ピラー層、 15・・・n型ピラー層、 14X、15X(X=A、B、C、D)・・・拡散層、 16・・・p型ベース層、 17・・・n型ソース層、 18・・・p+型コンタクト層、 19・・・ゲート絶縁膜、 20・・・ゲート電極、 21・・・ソース電極。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013