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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12820(P2007−12820A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190692(P2005−190692)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 川原 勝美 / 中島 茂
要約 課題
配線ショートがある場合にも、テスト時に不具合のある回路ノードを容易に特定することができる半導体装置を実現する。

解決手段
本発明の半導体装置は、一連のテスト入力パターンを用いてロジック検証が行われるブロック1〜3と、ロジック検証時にブロック1〜3で使用される信号を伝達するための信号配線パターンと、信号配線パターンを取り囲むように形成され、Vssに電気的に接続された固定電位配線パターン11a〜11dを有する。
特許請求の範囲
【請求項1】
一連のテスト入力パターンを用いてロジック検証が行われるブロックと、
前記ロジック検証時に前記ブロックで使用される信号を伝達するための信号配線パターンと、
前記信号配線パターンを取り囲むように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置。
【請求項2】
前記固定電位配線パターンは、複数の前記信号配線パターンのそれぞれを取り囲むように形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記信号配線パターンは複数の配線層に形成され、
前記固定電位配線パターンは、前記配線層ごとに前記信号配線パターンを取り囲むように形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
一連のテスト入力パターンを用いてロジック検証が行われる第1および第2のブロックと、
前記ロジック検証時に前記第1のブロックで使用される信号を伝達するための第1の信号配線パターンと、
前記ロジック検証時に前記第2のブロックで使用される信号を伝達するための第2の信号配線パターンと、
前記第1の信号配線パターンが配置されている第1の信号配線領域と、
前記第2の信号配線パターンが配置されている第2の信号配線領域と、
前記第1の信号配線領域と前記第2の信号配線領域との間を分離するように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置。
【請求項5】
前記第1および前記第2の信号配線パターンは複数の配線層に形成され、
前記固定電位配線パターンは、前記配線層ごとに前記第1の信号配線領域と前記第2の信号配線領域との間を分離するように形成されていることを特徴とする請求項4に記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、テスト時に独立したロジック検証が行われる複数の機能モジュールを有する半導体装置に関する。
【背景技術】
【0002】
複数のモジュール回路、例えばIP(Intellectual Property)を搭載した半導体装置のテスト手法の1つとして、一連のテスト入力パターンに対する回路の応答をあらかじめシミュレーションにより求め、これを実際の測定値と比較して不具合の可能性がある回路ノードを抽出する方法(例えば、「特許文献1」および「特許文献2」を参照。)がある。
【0003】
一方、近年、半導体製造プロセスの微細化に伴って、IPはより複雑で大規模になってきており、システム全体を1チップに集積したSOC(System On Chip)の開発も行われている。しかし、SOCで上述のテスト手法を有効に実行するためには、膨大なテスト入力パターンとそれに対するシミュレーションが必要であり、計算機リソースの問題を別にしても、測定値との比較で不具合のある回路ノードを特定するためには、膨大な人手と解析時間を必要としていた。このため、従来は、複数のIPからなるテストブロックごとに独立してロジック検証を実行する方法がとられていた。
【0004】
しかしながら、従来の半導体装置では、テストブロック間の信号配線がレイアウト上必ずしも分離されていないため、配線ショートなどの信号間干渉が発生した場合、シミュレーション結果と測定値との比較だけでは、不具合のある回路ノードの特定が困難であるという問題があった。特に、多数のIPを搭載したSOCなどでは、テストブロックの規模を小さくしてシミュレーション時間および解析時間をある程度抑制しようとすると、テストブロックの数が多くなり、信号間干渉の確率が増加し、不具合ノードの特定ができなくなる可能性が増大するという問題があった。
【0005】
このテスト時のロジック検証およびその不具合ノードの特定が難しくなるという問題は、SOCの大規模化に伴って、今後、ますます深刻になっていくものと推察される。
【特許文献1】特開2002−196045号公報
【特許文献2】特開2000−155156号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、配線ショートがある場合に、テスト時に不具合のある回路ノードを容易に特定することができる半導体装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、一連のテスト入力パターンを用いてロジック検証が行われるブロックと、前記ロジック検証時に前記ブロックで使用される信号を伝達するための信号配線パターンと、前記信号配線パターンを取り囲むように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置が提供される。
【0008】
本発明の別の一態様によれば、一連のテスト入力パターンを用いてロジック検証が行われる第1および第2のブロックと、前記ロジック検証時に前記第1のブロックで使用される信号を伝達するための第1の信号配線パターンと、前記ロジック検証時に前記第2のブロックで使用される信号を伝達するための第2の信号配線パターンと、前記第1の信号配線パターンが配置されている第1の信号配線領域と、前記第2の信号配線パターンが配置されている第2の信号配線領域と、前記第1の信号配線領域と前記第2の信号配線領域との間を分離するように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置が提供される。
【発明の効果】
【0009】
本発明によれば、信号配線間が固定電位配線によって分離されているので、配線ショートがある場合にも、テスト時に不具合のある回路ノードを容易に特定することができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例1】
【0011】
図1は、本発明の実施例1に係わる半導体装置の信号配線を示すレイアウト図である。ここでは、一例として、3つのテストブロック(以下、「ブロック1〜ブロック3」という。)用の信号配線が配置された配線層のレイアウトを示した。
【0012】
本発明の実施例1に係わる半導体装置の信号配線レイアウトは、ブロック1〜ブロック3用の信号配線パターン(図1では、ハッチングを施して示している。)、グランド電位(以下、「Vss」という。)に電気的に接続された固定電位配線パターン11a〜11d、および信号配線パターンを他の配線層へ接続するためのコンタクト(図1では、“×”印で示している。)を備えている。
【0013】
ブロック1〜ブロック3は、テスト時に、それぞれ独立してロジック検証が行われる。すなわち、ブロック1に対しては、ブロック1用のテスト入力パターンでシミュレーションおよび測定が行われ、それらの結果を比較することでロジック検証が行われる。ブロック2およびブロック3に対しても同様である。
【0014】
信号配線パターンは、図1に示したように、同一配線層に形成された固定電位配線パターン11a〜11dで取り囲まれており、製造工程上でのトラブルによりこの配線層において配線ショートが発生した場合には、固定電位配線パターン11a〜11dにより、その信号レベルがVssに固定されるようになっている。
【0015】
これにより、テスト時のロジック検証で、配線ショートが発生している不具合ノードを容易に特定することができる。
【0016】
上記実施例1によれば、信号配線間が固定電位配線パターン11a〜11dによって分離されており、配線ショートが発生した場合には、その信号の信号レベルがVssに固定されるので、不具合のある回路ノードを容易に特定することができる。
【0017】
上述の実施例1では、説明を容易にするため、配線層を1層としたが、本発明はこれに限られるものではなく、多層配線を使用する半導体装置に対しても原理的には適用可能である。その場合は、例えば、各配線層ごとに、図1に示したように、適用しても良いし、デザインルール上配線ショートが発生しやすいと推測される配線層に限って適用しても良い。
【0018】
また、上述の実施例1では、固定電位配線パターン11a〜11dはVssに電気的に接続されるとしたが、本発明はこれに限られるものではなく、例えば、固定電位配線パターン11a〜11dを電源電位(Vdd)に電気的に接続しても良い。
【実施例2】
【0019】
図2は、本発明の実施例2に係わる半導体装置の信号配線を示すレイアウト図である。ここでは、一例として、3つのテストブロック(以下、「ブロック1〜ブロック3」という。)用の信号配線が配置された配線層のレイアウトを示した。
【0020】
本発明の実施例2に係わる半導体装置の信号配線レイアウトは、ブロック1〜ブロック3用の信号配線パターン(図2では、ハッチングを施して示している。)、グランド電位(以下、「Vss」という。)に電気的に接続された固定電位配線パターン21a〜21d、および信号配線パターンを他の配線層へ接続するためのコンタクト(図2では、“×”印で示している。)を備えている。
【0021】
ブロック1〜ブロック3は、実施例1と同様に、テスト時に、それぞれ独立してロジック検証が行われる。
【0022】
信号配線パターンは、図2に示したように、ブロック1〜ブロック3用の配線領域(以下、「テストブロック領域」という。)ごとに、同一配線層に形成された固定電位配線パターン21a〜21dで取り囲まれており、製造工程上でのトラブルによりこの配線層において配線ショートが発生した場合でも、少なくともテストブロック領域間では信号間干渉が起こらないようになっている。
【0023】
これにより、テスト時のロジック検証で、配線ショートが発生している不具合ノードを容易に特定することができる。
【0024】
なお、テストブロック領域内では、ロジック検証において、テスト入力パターンを適切に選択し、シミュレーション結果と測定結果とを比較することで、配線ショートを起こした不具合ノードを特定することは可能である。
【0025】
ここで、重要なことは、実施例1に比べ実施例2では、隣接する信号配線パターン間の配線ショートを検出するためにテスト時のロジック検証に、より多くのテスト入力パターンを必要とするが、信号間干渉を分離するための固定電位配線パターン21a〜21dのレイアウト面積は大幅に少なくてすむことである。
【0026】
上記実施例2によれば、テストブロック領域間が固定電位配線パターン21a〜21dによって分離されており、配線ショートが発生した場合でも、少なくともテストフロック領域間での信号間干渉は起こらないので、不具合のある回路ノードを容易に特定することができる。
【0027】
上述の実施例2では、説明を容易にするため、配線層を1層としたが、本発明はこれに限られるものではなく、多層配線を使用する半導体装置に対しても原理的には適用可能である。その場合は、例えば、各配線層ごとに、図2に示したように、適用しても良いし、デザインルール上配線ショートが発生しやすいと推測される配線層に限って適用しても良い。
【0028】
また、上述の実施例2では、固定電位配線パターン21a〜21dはVssに電気的に接続されるとしたが、本発明はこれに限られるものではなく、例えば、固定電位配線パターン21a〜21dを電源電位(Vdd)に電気的に接続しても良い。
【0029】
さらに、上述の実施例1および実施例2では、説明を容易にするため、信号配線パターン間の分離とテストブロック領域間の分離とをそれぞれ独立に記載したが、本発明はこれに限られるものではなく、例えば、配線層ごとに適宜それらを混用することもできる。
【図面の簡単な説明】
【0030】
【図1】本発明の実施例1に係わる半導体装置の信号配線を示すレイアウト図。
【図2】本発明の実施例2に係わる半導体装置の信号配線を示すレイアウト図。
【符号の説明】
【0031】
11a〜11d、21a〜21d 固定電位配線パターン




 

 


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