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発明の名称 半導体集積回路装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12817(P2007−12817A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190688(P2005−190688)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 小野 仁久
要約 課題
本発明によれば、キャパシタへの信号の書き込み/読み出し不良の発生を低減することができる半導体集積回路装置及びその製造方法を提供することができる。

解決手段
半導体基板内に形成されたトレンチと、前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、前記トレンチの側面上に設けられたカラー絶縁膜と、前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、を有することを特徴とする半導体集積回路装置。
特許請求の範囲
【請求項1】
半導体基板内に形成されたトレンチと、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、
前記トレンチの側面上に設けられたカラー絶縁膜と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、
前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、
を有することを特徴とする半導体集積回路装置。
【請求項2】
半導体基板内にソース拡散領域及びドレイン拡散領域を有するトランジスタと、
前記トランジスタの前記ソース拡散領域と接するように、前記半導体基板内に形成されたトレンチと、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、
前記トレンチの側面上に設けられたカラー絶縁膜と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、
前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、
を有することを特徴とする半導体集積回路装置。
【請求項3】
前記蓄積電極と前記トランジスタのソース拡散領域とが、接触していることを特徴とする請求項2に記載の半導体集積回路装置。
【請求項4】
前記トレンチは、ほぼ垂直に形成されていることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体集積回路装置。
【請求項5】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの側面上にカラー絶縁膜を形成する工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項6】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの底面から側面の一部上に第1の絶縁膜を形成する工程と、
前記トレンチの側面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記トレンチ内に第3の絶縁膜を形成する工程と、
第2の絶縁膜及び第3の絶縁膜の少なくとも一部を除去し、前記第1の絶縁膜を露出させる工程と、
前記トレンチ内に残存する前記第1の絶縁膜及び前記第3の絶縁膜を除去し、前記トレンチの側面上に第2の絶縁膜からなるカラー絶縁膜を残存させる工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項7】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの底面から側面の一部上に第1の絶縁膜を形成する工程と、
前記トレンチの側面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記トレンチ内に第3の絶縁膜を形成する工程と、
前記第1の絶縁膜、第2の絶縁膜及び第3の絶縁膜をRIEによりエッチングし第2の絶縁膜及び第3の絶縁膜の少なくとも一部を除去し、前記第1の絶縁膜を露出させる工程と、
前記トレンチ内に残存する前記第1の絶縁膜を除去し、前記トレンチの側面上に第2の絶縁膜からなるカラー絶縁膜と前記カラー絶縁膜上に第3の絶縁膜を残存させる工程と、
前記カラー絶縁膜上の前記第3の絶縁膜を除去する工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項8】
半導体基板上にトレンチを形成する工程と、
前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、
前記トレンチの少なくとも底面から側面の一部の上を覆うように、前記トレンチ内に第1の絶縁膜を堆積する工程と、
前記トレンチの側面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記トレンチ内に第3の絶縁膜を形成する工程と、
前記第1の絶縁膜、第2の絶縁膜及び第3の絶縁膜をRIEによりエッチングし第2の絶縁膜及び第3の絶縁膜の少なくとも一部を除去し、前記第1の絶縁膜を露出させる工程と、
前記トレンチ内に残存する前記第1の絶縁膜をウエットエッチングにより除去し、前記トレンチの側面上に第2の絶縁膜からなるカラー絶縁膜と前記カラー絶縁膜上に第3の絶縁膜を残存させる工程と、
前記カラー絶縁膜上の前記第3の絶縁膜を除去する工程と、
前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内に蓄積電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路装置及びその製造方法に関するものであり、例えば、半導体基板にトレンチキャパシタを有する半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【0002】
従来、DRAM等に用いられるトレンチキャパシタは、上部の蓄積電極と下部の蓄積電極との2層構造からなる蓄積電極を有するトレンチキャパシタが用いられていた。その製造方法は、例えば、次のように製造されていた。
【0003】
半導体基板中にトレンチを形成する際には、トレンチ内部に蓄積電極となるポリシリコンをカバレッジ良く充填するためトレンチの上部にテーパーを持たせ、また十分なキャパシタ容量を得るためトレンチ下部を下膨れ形状に形成した後に、トレンチ下部にプレート電極を形成する。
【0004】
次に、トレンチ表面にキャパシタ絶縁膜を形成した後、下部の蓄積電極としてのポリシリコン膜を堆積する。その後、ポリシリコン膜を全面RIE(reactive ion etching)でエッチングし、カラー絶縁膜を堆積した後、カラー絶縁膜を全面RIEでエッチングし、上部の蓄積電極となるポリシリコン膜を堆積する。
【0005】
次にゲート電極との接合面を形成するため、まずポリシリコン膜をCDE(chemical dry etching)でエッチングし、側面のカラー絶縁膜をウエットエッチングする。
【0006】
次にゲートとのコンタクト電極となるポリシリコン膜を堆積する。最後にゲートとのコンタクト電極となる部分だけを残すように全面RIEでエッチングする。このようにして、トレンチキャパシタが製造されていた。
【0007】
このほかにも、特許文献1、特許文献2にトレンチキャパシタの製造方法が開示されている。
【0008】
従来技術では、トレンチの上部にテーパーを持たせており、キャパシタ容量を稼ぐためトレンチ下部を下膨れ形状にするなどのトレンチ形成が非常に難しい。また、トレンチ下部を下膨れ形状にしてもキャパシタ容量が不足しているという問題もある。さらに、上部の蓄積電極と下部の蓄積電極のポリシリコン膜が積層(2層)構造になるため、接合界面に酸化物等の絶縁層ができてしまい、電気的導通が良好に行なわれず、書き込み/読み出し不良を誘発する懸念があった。
【特許文献1】特開2004−179451号公報
【特許文献2】特開2004―241687号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、キャパシタへの信号の書き込み/読み出し不良の発生を低減することができる半導体集積回路装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様の半導体集積回路装置は、半導体基板内に形成されたトレンチと、前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内に設けられたプレート電極と、前記トレンチの側面上に設けられたカラー絶縁膜と、前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、前記トレンチの前記キャパシタ絶縁膜上に設けられた蓄積電極と、を有することを特徴としている。
【0011】
また、本発明の一態様の半導体集積回路装置の製造方法は、半導体基板上にトレンチを形成する工程と、前記トレンチの底面から側面にかけて前記底面と前記側面とを含む前記半導体基板内にプレート電極を形成する工程と、前記トレンチの側面上にカラー絶縁膜を形成する工程と、前記トレンチの前記底面と前記側面上、及び、前記カラー絶縁膜上にキャパシタ絶縁膜を形成する工程と、前記トレンチ内に蓄積電極を形成する工程と、を有することを特徴としている。
【発明の効果】
【0012】
本発明によれば、キャパシタへの信号の書き込み/読み出し不良の発生を低減することができる半導体集積回路装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0014】
本発明の実施例1に係る半導体集積回路装置及びその製造方法を図1乃至図14を用いて説明する。本実施例1においては、説明を明瞭にするために、長さ、深さ、幅等について、具体的な数字を挙げて説明するが、あくまで一例としてあげているに過ぎず、本発明は、これらの数値に限定されるものではない。
【0015】
はじめに、本実施例に係る半導体集積回路装置の構造について図1を参照して説明する。図1は、本発明の実施例1に係る半導体集積回路装置の断面図である。
【0016】
本実施例1に係る半導体集積回路装置100は、トレンチキャパシタ100と、そのトレンチキャパシタ100に蓄積された電荷を読み出すトランジスタ200とを一対とするメモリセルを有している。図1には、一対のメモリセルが2つ示されている。トレンチキャパシタ100同士は、素子分離領域300によりそれぞれ絶縁されている。
【0017】
まず、トレンチキャパシタ100の構造について説明する。
【0018】
半導体基板1内には、トレンチ2が設けられている。このトレンチ2は、ほぼ垂直に形成され、半導体基板1表面からの深さは、7μmである。また、トレンチ2の直径は、0.19μmである。
【0019】
トレンチ2の半導体基板1側には、トレンチ2の底面から側面にかけてプレート電極3が形成されている。このプレート電極3は、半導体基板1内にAsが拡散されて形成されているN型拡散領域である。プレート電極3の上端は、半導体基板1表面からの深さが2.1μmの位置に設けられている。なお、プレート電極3は、キャパシタのGND側電極となる。
【0020】
トレンチ2の側面上であって、プレート電極3と接しない位置に、TEOSからなるカラー絶縁膜4が形成されている。カラー絶縁膜4の垂直方向の長さは、0.85μm、膜厚が30nmであり、その上端は、半導体基板1表面から深さ0.18μmの位置に設けられている。
【0021】
このカラー絶縁膜4は、後述するトランジスタ200のソース拡散領域53とプレート電極3間の半導体基板1内にチャネルが形成されるのを阻止するために設けられている。
【0022】
トレンチ2の底面上、側面上とカラー絶縁膜4上には、SiNからなるキャパシタ絶縁膜5が設けられている。このキャパシタ絶縁膜5は、膜厚が4.6nmであり、トレンチ2の内壁を底面から側面にかけて覆うように形成されている。
【0023】
トレンチ2内を埋め込むように、ポリシリコンからなる蓄積電極6が形成されている。ここで、トレンチ2は、アスペクト比が高く、ポリシリコンでトレンチ内部を完全に埋め込むことは難しいため、トレンチ2内にボイド7が生じているが、このボイド7は、あってもなくても良い。
【0024】
トレンチ2の上部で、トランジスタ200のソース拡散領域53と接する位置には、コンタクト領域8が設けられている。これは、蓄積電極6と、ソース拡散領域53とを電気的に接続するための領域である。コンタクト領域8としては、キャパシタ絶縁膜(SiN)5の構成元素であるNと、イオン注入されたAsなどがソース拡散領域53とその付近の半導体基板1に拡散されている。このようにして、トレンチキャパシタ100は構成されている。
【0025】
続いて、トレンチキャパシタ100に隣接するトランジスタ200の構造を説明する。
【0026】
トランジスタ200は、半導体基板1上のゲート絶縁膜50を介して、ゲート電極51が形成され、その側部には、ゲート側壁52が設けられている。
【0027】
半導体基板1内には、ドレイン拡散領域(図示しない)及びソース拡散領域53が形成され、ソース拡散領域53は、半導体基板1内で、トレンチキャパシタ100のトレンチ2と接し、コンタクト領域8を介して蓄積電極6と電気的に接続されている。このようにして、トランジスタ200は構成されている。
【0028】
このようなトレンチキャパシタ100とトランジスタ200とからなるメモリセルは、トランジスタ200のゲート電極51に、ゲートバイアスを印加することにより、蓄積電極6に蓄積された電荷が、ソース拡散領域53を経由して、ドレイン拡散領域に読み出される。
【0029】
本実施例に係る半導体集積回路装置は、トレンチキャパシタ100のトレンチ2は、ある程度のテーパーはついているものの、ほぼ垂直に形成されているため、従来のようなトレンチ下部が下膨れ形状となっているようなトレンチに比べて、トレンチの形成は容易である。そのため、トレンチの表面積により決まるキャパシタ容量を精度良く設定することが可能となる。
【0030】
本実施例では、トレンチ2の上方にまでキャパシタ絶縁膜5が設けられているので、トレンチ2下部を下膨れ形状にするなどして、トレンチの表面積を大きくしなくとも十分なキャパシタ容量を得ることが可能となる。
【0031】
また、蓄積電極6が単一の層から構成されているので、従来の上部の蓄積電極+下部の蓄積電極というような2層構造の蓄積電極を有する従来のキャパシタで生じていたような上部の蓄積電極と下部の蓄積電極の接合面での電気信号の損失がないので、書き込み/読み出し不良の発生を低減させることが可能となる。
【0032】
次に、本実施例に係る半導体集積回路装置の製造方法を図2乃至図14を参照して説明する。図2乃至図14においては、トレンチキャパシタ100部分のみを取り出して説明する。
【0033】
最初に、図2に示すように、半導体基板1上に、シリコン酸化膜(SiO2)13を2nm堆積させた後、シリコン窒化膜(SiN)14を130nm堆積させる。この後、マスク材(図示しない)を1400nm形成し、トレンチ2の形成を所望する領域に開口を持つレジストパターン(図示しない)を形成し、このレジストパターンをマスクとして、RIEにより、トレンチ2を形成する。トレンチ2の半導体基板1表面からの深さは、7μmとなるようにエッチングする。そして、マスク材を除去する。
【0034】
この後、キャパシタのプレート電極3を形成するために、トレンチ2の底面から側面を覆うように、Asが導入されたシリカガラス(AsSG)10をLP−CVD法により、堆積させる。続いて、全面にレジスト11を形成した後、プレート電極3の形成を所望する部分の上部にのみレジスト11が残存するように、レジスト11にドライエッチングする。
【0035】
次に、図3に示すように、SiN14上に堆積しているシリカガラス10及びトレンチ2の側面上に堆積されているシリカガラス10のうちレジスト11と接触していない部分のシリカガラス10を、エッチングにより除去する。この後、レジスト11を除去する。これにより、プレート電極3の形成を所望する部分のトレンチ2上にのみ、シリカガラス10が残存している形状となる。
【0036】
次に、図4に示すように、プレート電極3を形成するためのキャップTEOS膜30を、少なくとも残存したシリカガラス10上を覆うように堆積させる。そして、この状態で、1000℃以上の高温に熱することにより、シリカガラス10中のAsが半導体基板1中に拡散し、トレンチ2に接するように半導体基板1内にAs拡散領域12を形成する。
【0037】
次に、図5に示すように、そして、キャップTEOS膜30とシリカガラス10を除去する。
【0038】
なお、このトレンチ2内にAs拡散領域12を形成する方法は、当業者に知られた一般的な方法を用いて形成することが可能である。
【0039】
次に、図6に示すように、第1の絶縁膜であるBSG膜15をLP−CVD法により堆積させる。このとき、トレンチ2内を埋め込むように堆積する。
【0040】
次に、図7に示すように、半導体基板1に対して選択的にBSG膜15を除去することができるHFによるウエットエッチングをし、BSG膜15の一部を除去する。ここで、BSG膜15の上端が、半導体基板1の表面から深さ1.05μmの位置となるようにエッチングする。
【0041】
次に、図8に示すように、LP−CVD法により、カラー絶縁膜4となる第2の絶縁膜であるTEOS膜16を47nm堆積した後、第3の絶縁膜であるSiN膜17をLP−CVD法により30nm堆積させる。
【0042】
このとき、TEOS膜16は、トレンチ2の側面のうち、BSG膜15に覆われず、露出している部分を覆うように堆積させる。これにより、トレンチ2の側面上にTEOS膜16が設けられる。
【0043】
なお、SiN膜17は、トレンチ2を埋め尽くさずに、TEOS膜16の表面を覆う程度に形成すると、後の工程がより容易となる。
【0044】
次に、図9に示すように、全面をRIEによりエッチングし、トレンチ2内のBSG膜15を露出させる。
【0045】
次に、図10に示すように、BSG膜16を除去するためにHFによりウエットエッチングする。このとき、第2の絶縁膜であるTEOS膜16もSiO2を含むため、エッチングされ、一部が除去される。これにより、トレンチ2の側面上の一部にTEOS膜16が残存し、カラー絶縁膜4が形成される。このカラー絶縁膜4上に、SiN膜17が残存する。なお、カラー絶縁膜4の垂直方向の長さは、0.85μmである。
【0046】
次に、図11に示すように、ホット燐酸(H2PO4)によりウエットエッチングでSiN膜17を除去する。
【0047】
次に、図12に示すように、LP−CVD法で、キャパシタ絶縁膜となるSiN膜18を、トレンチ2の底面、側面上及びカラー絶縁膜4上に堆積する。このSiN膜18の膜厚は、4.9nmである。続いて、蓄積電極となるポリシリコン19をトレンチ2内に堆積させる。このとき、トレンチ2は、アスペクト比が高いのでボイド7が生じてしまうが、このボイド7は、あってもなくとも良い。
【0048】
次に、図13に示すように、トレンチ2内に堆積したポリシリコン19及びSiN膜18を、除去する。
【0049】
次に、図14に示すように、トレンチキャパシタ100と隣接するトランジスタのソース拡散領域と接触する部分に、コンタクト領域8を形成する。図13に示したような状態では、後に形成されるソース拡散領域と、蓄積電極6とは、絶縁膜であるSiN膜18を介しているので、電気的に接続されない。そのため、B(ボロンを)斜めにイオン注入し、SiN膜18を低抵抗化し、コンタクト領域8を形成する。より具体的には、SiN膜18のN原子が近傍に拡散するため、低抵抗化を測ることができる。
【0050】
この後、図示しないが、隣接するトレンチキャパシタ100間に素子分離領域を形成し、トランジスタ200を形成して、図1に示すような一対のトレンチキャパシタ100とトランジスタ200とからなるメモリセルを形成することができる。
【0051】
このように、本実施例に係る半導体集積回路装置の製造方法においては、トレンチ2が、ある程度のテーパーはついているものの、ほぼ垂直に形成されているので、従来の下膨れ形状のトレンチよりも製造が容易である。
【0052】
また、キャパシタの蓄積電極が、単層からなるので、蓄積電極が下部電極+上部電極という2層構造の蓄積電極を持つキャパシタに比べて信号を書き込み/読み出しやすい。
【0053】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等がもちろん可能である。
【図面の簡単な説明】
【0054】
【図1】本発明の実施例1に係る半導体集積回路装置の断面図。
【図2】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図1。
【図3】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図2。
【図4】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図3。
【図5】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図4。
【図6】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図5。
【図7】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図6。
【図8】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図7。
【図9】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図8。
【図10】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図9。
【図11】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図10。
【図12】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図11。
【図13】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図12。
【図14】本発明の実施例1に係る半導体集積回路装置の製造方法を示す工程断面図13。
【符号の説明】
【0055】
1 半導体基板
2 トレンチ
3 プレート電極
4 カラー絶縁膜
5 キャパシタ絶縁膜
6 蓄積電極
7 ボイド
8 コンタクト領域
10 シリカガラス(AsSG)
11 レジスト
12 As拡散領域(プレート電極)
13 SiO2膜
14 SiN膜
15 BSG膜(第1の絶縁膜)
16 TEOS膜(第2の絶縁膜、カラー絶縁膜)
17 SiN膜(第3の絶縁膜)
18 SiN膜(キャパシタ絶縁膜)
19 ポリシリコン(蓄積電極)
30 キャップTEOS膜
50 ゲート酸化膜
51 ゲート電極
52 ゲート側壁
53 ソース拡散領域
100 トレンチキャパシタ
200 トランジスタ
300 素子分離領域




 

 


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