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発明の名称 半導体集積回路装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12816(P2007−12816A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190687(P2005−190687)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 小野 仁久 / 原田 翼 / 釘宮 健二 / 廣岡 昭一
要約 課題
シリサイド電極を形成する。

解決手段
第1及び第2の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、第1及び第2の領域に、単一膜若しくは積層状の複数膜からなる第1の絶縁膜と、前記第1の絶縁膜上に形成されたダミー絶縁膜とからなる側壁を、前記ゲート電極に対して自己整合的に、前記半導体基板上に形成する工程と、第1及び第2の領域の前記ダミー絶縁膜を除去する工程と、第1及び第2の領域の全面に第3の絶縁膜を形成する工程と、第1の領域の前記半導体基板及び前記ゲート電極が露出するように、前記第3の絶縁膜を除去し、前記第1の絶縁膜上に第3の絶縁膜を残存させる工程と、前記第3の絶縁膜をマスクとして、前記第1の領域の半導体領域及びゲート電極にシリサイドを形成する工程と、を有することを特徴としている。
特許請求の範囲
【請求項1】
シリサイドを有する電極からなるMOSFETを形成する第1の領域と、シリサイドを有さない電極からなるMOSFETを形成する第2の領域とを有する半導体集積回路の製造方法であって、
第1及び第2の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
第1及び第2の領域に、単一膜若しくは積層状の複数膜からなる第1の絶縁膜と、前記第1の絶縁膜上に形成されたダミー絶縁膜とからなる側壁を、前記ゲート電極に対して自己整合的に、前記半導体基板上に形成する工程と、
第1及び第2の領域の前記ダミー絶縁膜を除去する工程と、
第1及び第2の領域の全面に第3の絶縁膜を形成する工程と、
第1の領域の前記半導体基板及び前記ゲート電極が露出するように、前記第3の絶縁膜を除去し、前記第1の絶縁膜上に第3の絶縁膜を残存させる工程と、
前記第3の絶縁膜をマスクとして、前記第1の領域の半導体領域及びゲート電極にシリサイドを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項2】
シリサイド電極を有するMOSFETを形成する第1の領域と、シリサイド電極を有さないMOSFETを形成する第2の領域とを有する半導体集積回路の製造方法であって、
第1及び第2の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
第1及び第2の領域の半導体基板及びゲート電極上に第1の絶縁膜、第2の絶縁膜及びダミー絶縁膜をこの順に形成する工程と、
前記第1及び第2の領域の第1の絶縁膜、第2の絶縁膜及びダミー絶縁膜をRIEによりエッチバックし、前記ゲート電極に対して自己整合的に、第1の絶縁膜、第2の絶縁膜及びダミー絶縁膜からなる積層状の側壁を形成する工程と、
第1及び第2の領域の前記ダミー絶縁膜を除去する工程と、
第1及び第2の領域の全面に第3の絶縁膜を形成する工程と、
第1の領域の前記第3の絶縁膜を除去し、第1の領域の前記半導体基板及び前記ゲート電極を露出させる工程と、
前記第3の絶縁膜をマスクとして、前記第1の領域の露出した前記半導体基板及び前記ゲート電極にシリサイドを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項3】
シリサイド電極を有するMOSFETを形成する第1の領域と、シリサイド電極を有さないMOSFETを形成する第2の領域とを有する半導体集積回路の製造方法であって、
第1の領域及び第2の領域の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1及び第2の領域に、前記ゲート電極に対して自己整合的に第1の絶縁膜とダミー絶縁膜からなる積層状の側壁を前記半導体基板上に形成する工程と、
前記第1及び第2の領域の前記ダミー絶縁膜を除去する工程と、
第1及び第2の領域の全面に第2の絶縁膜を形成する工程と、
前記第1の領域の前記第2の絶縁膜を除去し、第1の領域の前記半導体基板及び前記ゲート電極を露出させる工程と、
前記第2の絶縁膜をマスクとして、前記第1の領域の露出した前記半導体基板及び前記ゲート電極にシリサイドを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項4】
前記ダミー絶縁膜は、前記第1の絶縁膜に対して選択的にエッチング可能であることを特徴とする請求項1又は3のいずれかに記載の半導体集積回路装置の製造方法。
【請求項5】
前記ダミー絶縁膜は、前記第2の絶縁膜に対して選択的にエッチング可能であることを特徴とする請求項2に記載の半導体集積回路装置の製造方法。
【請求項6】
シリサイド電極を有するMOSFETを形成される第1の領域と、シリサイド電極を有さないMOSFETを形成される第2の領域とを有する半導体集積回路であって、
前記第1の領域のMOSFETは、
半導体基板上にゲート絶縁膜を介して形成され、シリサイドを有するゲート電極と、
前記ゲート電極に対して自己整合的に形成された単一膜若しくは積層状の複数膜からなる第1の絶縁膜及び第2の絶縁膜からなるゲート側壁と、
シリサイドを有するソース電極及びドレイン電極と、
を有し、
前記第2の領域のMOSFETは、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に対して自己整合的に形成された単一膜若しくは積層状の複数膜からなる第1の絶縁膜及び第2の絶縁膜からなるゲート側壁と、
ソース電極及びドレイン電極と、
を有し、
第1の領域及び第2の領域のMOSFETにおいて、前記ゲート電極と前記第2の絶縁膜との間に凹部を有することを特徴とする半導体集積回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【0002】
従来、金属シリサイドを有するMOSFETの形成は、次のようにして行なわれていた。
【0003】
まず、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、第1絶縁膜となる
第1シリコン酸化膜をLPCVD技術を用いて堆積させた後、シリコン酸化膜上に第2絶縁膜となるシリコン窒化膜をLPCVD技術を用いて堆積、そしてシリコン窒化膜上に第3絶縁膜となる第2シリコン酸化膜をLPCVD技術を用いて堆積させる。
【0004】
その後、第1シリコン酸化膜とシリコン窒化膜と第2シリコン酸化膜をRIE技術で全面エッチバックし、ゲート電極側面への側壁形成を行なう。
【0005】
次にシリサイド形成のマスク材となる第3シリコン酸化膜をLPCVD技術を用いて全面に堆積させた後、リソグラフィー技術を用いてレジストパターンを形成しレジストをマスクに第3シリコン酸化膜をRIE技術でエッチングすることで、半導体基板上の一部に第3シリコン酸化膜が残るように形成する。
【0006】
最後にメタル材料となるCoをPVD技術を用いて全面に堆積させた後、アニーリングを行なうことによってシリサイドを形成していた。
【0007】
このように、シリサイド電極を有するMOSFETと、シリサイド電極を有さないMOSFETが設けられる半導体集積回路装置においては、ゲート電極間スペースが約200nmである時にゲート側壁の膜厚(第2シリコン酸化膜/シリコン窒化膜/第1シリコン酸化膜)を約78nmとなるように形成した場合、シリサイド形成のマスク材である第3シリコン酸化膜によってゲート電極間スペースが埋め込まれることにより、半導体基板上の一部に第3シリコン酸化膜が残るようにRIE技術を用いてエッチングを行った際に、ゲート電極間スペースの第3シリコン酸化膜を完全除去することができず、シリサイド形成が阻害され、電極の高抵抗化を生じさせていた。
【0008】
つまり、MOSFETの微細化につれ、ゲート電極間のスペースの開口面積が狭くなり、スペースに堆積したマスク材をRIEで除去しきれなくなり、シリサイド形成を予定している半導体基板を露出させることができなくなっていた。そのため、ゲート電極間の半導体基板にシリサイドを形成することが困難であった。
【特許文献1】特開2004-172178号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、ゲート電極間のピッチが小さい半導体集積回路装置においても、シリサイド電極を形成することを可能にする半導体集積回路装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様の半導体集積回路装置の製造方法は、シリサイドを有する電極からなるMOSFETを形成する第1の領域と、シリサイドを有さない電極からなるMOSFETを形成する第2の領域とを有する半導体集積回路の製造方法であって、第1及び第2の領域の半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、第1及び第2の領域に、単一膜若しくは積層状の複数膜からなる第1の絶縁膜と、前記第1の絶縁膜上に形成されたダミー絶縁膜とからなる側壁を、前記ゲート電極に対して自己整合的に、前記半導体基板上に形成する工程と、第1及び第2の領域の前記ダミー絶縁膜を除去する工程と、第1及び第2の領域の全面に第3の絶縁膜を形成する工程と、第1の領域の前記半導体基板及び前記ゲート電極が露出するように、前記第3の絶縁膜を除去し、前記第1の絶縁膜上に第3の絶縁膜を残存させる工程と、前記第3の絶縁膜をマスクとして、前記第1の領域の半導体領域及びゲート電極にシリサイドを形成する工程と、を有することを特徴としている。
【発明の効果】
【0011】
本発明によれば、ゲート電極間のピッチが小さい半導体集積回路装置においても、シリサイド電極を形成することができる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0013】
本発明の第1の実施例に係る半導体集積回路装置を図1乃至図3を用いて説明する。実施例1では、ゲート側壁が3層からなる絶縁膜により構成されているMOSFETを有する半導体集積回路装置とその製造方法について説明する。
【0014】
はじめに、本実施例に係る半導体集積回路装置の構造を、図1を参照して説明する。図1は、実施例1に係る半導体集積回路装置の断面図である。
【0015】
シリサイド電極を有するMOSFETが形成される領域を第1の領域100、シリサイド電極を有さないMOSFETが形成される領域を第2の領域200とする。なお、半導体基板1内には、ソース領域/ドレイン領域の不純物領域、素子分離領域等が形成されるが、説明を明瞭にするため省略する。
【0016】
図1に示すように、第1の領域100には、シリサイド電極を有するMOSFET50が形成され、第2の領域200には、シリサイド電極を有さないMOSFET60が形成されている。
【0017】
第1の領域100内のMOSFET50は、半導体基板1上にゲート絶縁膜2を介してゲート電極3が設けられている。ゲート電極3の上面側には、シリサイド12が形成されている。
【0018】
そして、半導体基板1のうち、隣接するMOSFET50間の半導体基板1において、半導体基板1が露出している部分には、シリサイド13が形成されている。シリサイド12及びシリサイド13は、Coシリサイドの他、Niシリサイドなどでも良い。
【0019】
ゲート電極3の側部の半導体基板1上には、第1の絶縁膜であるTEOS膜4、第2の絶縁膜であるSiN膜5、第3の絶縁膜であるTEOS膜10の3層の絶縁膜からなるゲート側壁14がゲート電極3に対して自己整合的に形成されている。
【0020】
第1の絶縁膜であるTEOS膜4は、ゲート電極3の保護膜であり、第2の絶縁膜であるSiN膜5は、ゲート電極3の上面側と半導体基板1の露出部以外にシリサイドが形成されないようにするための絶縁膜であり、第3の絶縁膜であるTEOS膜10は、第2の絶縁膜に比べて誘電率が低い膜を用い、ゲート電極3とソース電極間及びゲート電極3とドレイン電極間の寄生容量を低減するために形成されている。また、半導体基板1内に形成されるソース・ドレインのエクステンション領域等が拡散しにくくするために、SiN膜5の成膜温度(約700℃)に比べて成膜温度が低温であるTEOS膜10(成膜温度約650℃)が形成されている。
【0021】
また、ゲート電極3とSiN膜5との間のTEOS膜4には、凹部8が形成されている。半導体基板1とSiN膜5との間のTEOS膜4には、凹部9が形成されている。凹部9には、TEOS膜10が形成されている。凹部9が形成されることにより、露出した半導体基板1上方の開口部分の間口を拡大しているので、MOSFET50を製造する工程においてシリサイド13を形成しやすくなる。
【0022】
このようにゲート電極、ソース電極及びドレイン電極が金属シリサイドであるMOSFET50は構成されている。
【0023】
一方、第2の領域200内のMOSFET60は、次のように構成されている。
【0024】
半導体基板1上にゲート絶縁膜2を介してゲート電極3が設けられている。ゲート電極3の側部の半導体基板1上には、第1の絶縁膜であるTEOS膜4、第2の絶縁膜であるSiN膜5、第3の絶縁膜であるTEOS膜10の3層の絶縁膜からなるゲート側壁16がゲート電極3に対して自己整合的に形成されている。
【0025】
また、半導体基板1のうち、隣接するMOSFET50間の半導体基板1において、半導体基板1が露出している部分には、ソース電極/ドレイン電極15が形成される。
【0026】
また、ゲート電極3とSiN膜5との間のTEOS膜4には、凹部8が形成されている。半導体基板1とSiN膜5との間のTEOS膜4には、凹部9が形成されている。凹部9には、TEOS膜10が形成されている。
【0027】
このようにゲート電極、ソース電極/ドレイン電極15が金属シリサイドでないMOSFET60は構成されている。
【0028】
本実施例に係る半導体集積回路装置のように、MOSFET50は、ゲート、ソース、ドレイン電極が金属シリサイドを有しているので、同じ大きさのMOSFET60に比べて抵抗が低く、高速動作をさせることが可能である。
【0029】
次に、図2及び図3を参照して、第1の領域100にシリサイド電極を有するMOSFET50を形成し、第2の領域200にシリサイド電極を有さないMOSFET60を形成する方法を説明する。図2は、本発明の実施例1に係る半導体集積回路装置の工程断面図1であり、図3は、本発明の実施例1に係る半導体集積回路装置の工程断面図2である。
【0030】
図2(a)に示すように、半導体基板1上にゲート絶縁膜2、ゲート電極3を形成する。半導体基板1からゲート電極3の上面までの高さは、175nmである。続いて、第1絶縁膜となるTEOS膜4をLPCVD技術により20nm堆積させ、TEOS膜4上に第2絶縁膜となるSiN膜5をLPCVD技術により20nm堆積させ、そしてSiN膜5上にダミー絶縁膜となるBSG膜6をLPCVD技術により47nm堆積させる。なお、隣接するゲート電極3間のピッチは、200nmである。
【0031】
次に、図2(b)に示すように、TEOS膜4、SiN膜5及びBSG膜6をRIEで全面エッチバック行い、ゲート電極3の側面に、TEOS膜4、SiN膜5及びBSG膜6の3層の絶縁膜からなる側壁7を形成する。このエッチバックを行なう工程で、半導体基板1もエッチングによって部分的に除去され、半導体基板1とゲート電極3との界面から、2nm程度エッチングにより除去され、半導体基板1の基板露出部11が露出する。側壁7の幅は、78nmであり、隣接する側壁7間に露出した半導体基板1の基板露出部11の幅は44nmである。
【0032】
次に、図2(c)に示すように、SiN膜5に対してBSG膜6を選択的にエッチング可能であるHFを含んだ薬液を用いてを全面をウエットエッチングし、BSG膜6を除去する。隣接するSiN膜5間の間隔は、120nmとなる。このとき、TEOS膜4もBSG膜6と同様にSiO2を含むので、TEOS膜4も部分的に除去される。なお、等方性エッチングであるウエットエッチングを用いてBSG膜6を除去するので、ゲート電極3とSiN膜5との間、半導体基板1とSiN膜5との間にあるTEOS膜4もエッチングにより除去され、ゲート電極3とSiN膜5との間に凹部8が、半導体基板1とSiN膜5との間には凹部9が形成される。
【0033】
このように、図2(a)から図2(c)までの工程を経ることにより、ゲート電極3の側部に断面L字のTEOS膜4及びSiN膜5を形成することが可能となる。
【0034】
本実施例1では、、ダミー絶縁膜であるBSG膜6を用いて、MOSFET50及びMOSFET60のゲート側壁の一部となる第1の絶縁膜(TEOS膜4)及び第2の絶縁膜(SiN膜5)を所望の形状に加工した上で、ダミー絶縁膜(BSG膜6)を除去し、基板露出部11の上方の開口部30の間口を広くしている。開口部30の間口の幅は、第2の絶縁膜(SiN膜5)間の距離となるので、従来の方法に比べて開口部30の幅は広い。
【0035】
次に、図2(d)に示すように、全面に第3の絶縁膜であるTEOS膜10をLPCVD技術により全面に40nm堆積する。ゲート電極3の上には、40nm程度堆積されるが、隣接するゲート電極3間の半導体基板1の基板露出部11上には、30nm程度のTEOS膜10が形成される。このとき、TEOS膜10堆積後の開口部30の幅も広い。
【0036】
次に、図3(a)に示すように、第2の領域200のTEOS膜10上に、リソグラフィー技術を用いて、レジスト(図示しない)を形成した後、このレジストをマスクとして第1の領域100上のTEOS膜10をRIEでエッチングする。第1の領域100のSiN膜5上には、第3の絶縁膜であるTEOS膜10が残存し、半導体基板1が露出するようにエッチングする。このとき、図3(a)に示した図では、凹部9付近にもTEOS膜10が残存しているが、この部分のTEOS膜10は、残存していてもいなくてもよい。エッチング後に、第2の領域200のレジストパターンを除去する。
【0037】
上述したように、半導体基板1内のシリサイド形成を予定している領域の上方の開口部30の間口が従来に比べて広いので、シリサイド形成を予定する領域が狭くとも、半導体基板1上に堆積したTEOS膜10を除去し、半導体基板1を露出させることができる。
【0038】
次に、図3(b)に示すように、第2の領域200のTEOS膜10をマスクとして、PVD法により、第1の領域100のゲート電極3上及び露出している半導体基板1上に、Coを堆積させ、468℃のアニーリングをすることにより、ゲート電極3上にシリサイド12、半導体基板1上にシリサイド13を形成する。第2の絶縁膜であるSiN膜5が形成されているので、シリサイド12及びシリサイド13以外には、シリサイドが形成されない。
【0039】
この後、図3(c)に示すように、第1の領域100の全面にレジスト(図示しない)を形成した後、第2の領域200のTEOS膜100をRIEでエッチバックし、SiN膜5の上に、TEOS膜8を残存させ、第2の領域200のゲート電極3のゲート側壁16を形成する。ゲート側壁16も、TEOS膜10/SiN膜5/TEOS膜4の3層の絶縁膜から構成されている。
【0040】
このようにして、第1の領域100には、シリサイド電極を有するMOSFET50を形成し、第2の領域200には、シリサイド電極を有するMOSFET60を形成することができる。
【0041】
本実施例1のように、半導体基板上にシリサイドを形成している領域の上方の開口部の開口面積(間口)を大きくした後、第3の絶縁膜を堆積しているので、シリサイドを形成しようとしている領域の半導体基板を露出させやすくなる。そのため、半導体基板内にシリサイドを形成することができる。
【0042】
なお、本実施例では、ダミー絶縁膜として、BSG膜6を用いたが、第1絶縁膜及び第2の絶縁膜に対して選択的にエッチング可能な材質であれば良い。
【実施例2】
【0043】
本発明の実施例2を図面を参照して説明する。実施例1では、TEOS膜10/SiN膜5/TEOS膜4というような3層構造のゲート側壁14及び16を有する半導体集積回路装置の製造方法について説明したが、本実施例2では、2層構造のゲート側壁を有する半導体集積回路装置とその製造方法について図4乃至図6を参照して説明する。実施例1と同一部分には、同一符号を付し、その説明を省略する。
【0044】
まず、本実施例2に係る半導体集積回路装置の構造を、図4を参照して説明する。図4は、実施例2に係る半導体集積回路装置の断面図である。
【0045】
図4に示すように、第1の領域100には、シリサイド電極を有するMOSFET55が形成され、第2の領域200には、シリサイド電極を有さないMOSFET65が形成されている。
【0046】
第1の領域100内のMOSFET55は、半導体基板1上にゲート絶縁膜2を介してゲート電極3が設けられている。ゲート電極3の上面側には、シリサイド12が形成されている。
【0047】
そして、半導体基板1のうち、隣接するMOSFET55間の半導体基板1において、半導体基板1が露出している部分には、シリサイド13が形成されている。シリサイド12及びシリサイド13は、Coシリサイドの他、Niシリサイドなどでも良い。
【0048】
ゲート電極3の側部の半導体基板1上には、第1の絶縁膜であるTEOS膜20、第2の絶縁膜であるSiN膜22の2層の絶縁膜からなるゲート側壁26がゲート電極3に対して自己整合的に形成されている。
【0049】
第1の絶縁膜であるTEOS膜20は、ゲート電極3の保護膜であり、第2の絶縁膜であるSiN膜22は、ゲート電極3の上面側と半導体基板1の露出部以外にシリサイドが形成されないようにするための絶縁膜である。
【0050】
このようにゲート電極、ソース電極及びドレイン電極が金属シリサイドであるMOSFET55は構成されている。
【0051】
一方、第2の領域200内のMOSFET65は、半導体基板1上にゲート絶縁膜2を介してゲート電極3が設けられている。
【0052】
ゲート電極3の側部の半導体基板1上には、第1の絶縁膜であるTEOS膜20、第2の絶縁膜であるSiN膜22の2層の絶縁膜からなるゲート側壁28がゲート電極3に対して自己整合的に形成されている。
【0053】
また、半導体基板1のうち、隣接するMOSFET55間の半導体基板1において、半導体基板1が露出している部分には、ソース電極/ドレイン電極15が形成される。
【0054】
このようにゲート電極、ソース電極/ドレイン電極15が金属シリサイドでないMOSFET65は構成されている。
【0055】
本実施例に係る半導体集積回路装置のように、MOSFET55は、ゲート、ソース、ドレイン電極が金属シリサイドを有しているので、同じ大きさのMOSFET65に比べて抵抗が低く、高速動作をさせることが可能である。
【0056】
次に、図5及び図6を参照して、第1の領域100にシリサイド電極を有するMOSFET55を形成し、第2の領域200にシリサイド電極を有さないMOSFET65を形成する方法を説明する。図5は、本発明の実施例2に係る半導体集積回路装置の工程断面図1であり、図6は、本発明の実施例2に係る半導体集積回路装置の工程断面図2である。
【0057】
図5(a)に示すように、半導体基板1上にゲート絶縁膜2、ゲート電極3を形成する。半導体基板1からゲート電極3の上面までの高さは、175nmである。続いて、第1絶縁膜となるTEOS膜20をLPCVD技術により40nm堆積させ、そしてTEOS膜20上にダミー絶縁膜となるSiN膜21をLPCVD技術により47nm堆積させる。なお、隣接するゲート電極3間のピッチは、200nmである。
【0058】
次に、図5(b)に示すように、TEOS膜20及びSiN膜21をRIEで全面エッチバック行い、ゲート電極3の側面に、TEOS膜20及びSiN膜21の2層の絶縁膜からなる側壁23を形成する。このエッチバックを行なう工程で、半導体基板1もエッチングによって部分的に除去され、半導体基板1とゲート電極3との界面から、2nm程度エッチングにより除去され、半導体基板1の基板露出部24が露出する。側壁23の幅は、78nmであり、隣接する側壁23間に露出した半導体基板1の基板露出部24の幅は44nmである。
【0059】
次に、図5(c)に示すように、TEOS膜20に対してSiN膜21を選択的にエッチング可能であるホット燐酸(H2PO4)を含んだ薬液を用いて、全面にウエットエッチングし、SiN膜21を除去する。隣接するTEOS膜20間の間隔は、120nmである。
【0060】
このように、図5(a)から図5(c)までの工程を経ることにより、ゲート電極3の側部に断面L字のTEOS膜20を形成することが可能となる。
【0061】
本実施例2では、、ダミー絶縁膜であるSiN膜21を用いて、MOSFET55及びMOSFET65のゲート側壁の一部となる第1の絶縁膜(TEOS膜20)を所望の形状に加工した上で、ダミー絶縁膜(SiN膜21)を除去し、基板露出部24の上方の開口部40の間口を広くしている。開口部40の間口の幅は、第1の絶縁膜(TEOS膜5)間の距離となるので、従来の方法に比べて開口部40の幅は広い。
【0062】
次に、図5(d)に示すように、全面に第2の絶縁膜であるSiN膜22をLPCVD技術により全面に40nm堆積する。ゲート電極3の上には、40nm程度堆積されるが、隣接するゲート電極3間の基板露出部24上には、30nm程度のSiN膜22が形成される。このとき、SiN膜22堆積後の開口部40の幅も広い。
【0063】
次に、図6(a)に示すように、第2の領域200のSiN膜22上に、リソグラフィー技術を用いて、レジストパターン(図示しない)を形成した後、レジストをマスクとして第1の領域100上のSiN膜22をRIEでエッチングする。第1の領域100のTEOS膜20上には、第2の絶縁膜であるSiN膜22が残存し、半導体基板1が露出するようにエッチングする。このとき、基板露出部と、TEOS膜20との間にできる段差付近に、SiN膜22が残存しているが、この段差部分にはSiN膜22が残存していてもいなくともよい。エッチング後に、第2の領域200のレジストパターンを除去する。
【0064】
上述したように、半導体基板1内のシリサイド形成を予定している領域の上方の開口部40の間口が従来に比べて広いので、シリサイド形成を予定する領域が狭くとも、半導体基板1上に堆積したSiN膜22を除去し、半導体基板1を露出させることができる。
【0065】
次に、図6(b)に示すように、第2の領域200のSiN膜22をマスクとして、PVD法により、第1の領域100のゲート電極3上及び露出している半導体基板1上に、Coを堆積させ、468℃のアニーリングをすることにより、ゲート電極3上にシリサイド31、半導体基板1上にシリサイド32を形成する。第2の絶縁膜であるSiN膜22が形成されているので、シリサイド31、シリサイド32以外にはシリサイドは形成されない。
【0066】
この後、図6(c)に示すように、第1の領域100の全面にレジスト(図示しない)を形成した後、第2の領域200のSiN膜22をRIEでエッチバックし、TEOS膜20の上に、SiN膜22を残存させ、第2の領域200のゲート電極3のゲート側壁28を形成する。ゲート側壁28も、SiN膜22/TEOS膜20の3層の絶縁膜から構成されている。
【0067】
このようにして、第1の領域100には、シリサイド電極を有するMOSFET55を形成し、第2の領域200には、シリサイド電極を有さないMOSFET65を形成することができる。
【0068】
本実施例1のように、半導体基板上にシリサイドを形成している領域の上方の開口部の開口面積(間口)を大きくした後、第2の絶縁膜を堆積しているので、シリサイドを形成しようとしている領域の半導体基板を露出させやすくなる。そのため、半導体基板内にシリサイドを形成することができる。
【0069】
なお、上記の実施例2においては、ダミー絶縁膜と、第2の絶縁膜とを同じSiN(窒化珪素)を用いて形成したが、ダミー絶縁膜は、第1の絶縁膜に対して選択的にエッチングできる材質であれば良い。
【0070】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等がもちろん可能である。
【0071】
例えば、実施例1においては、3層からなるゲート側壁のMOSFET50、MOSFET60を有する半導体集積回路装置及びその製造方法を示し、実施例2においては、2層からなるゲート側壁のMOSFET55、MOSFET65を有する半導体集積回路装置及びその製造方法を示したが、4層、5層等の多層の絶縁膜からなるゲート側壁を持つMOSFETを有する半導体集積回路装置及びその製造方法にも本発明が適用可能であることはいうまでもない。
【図面の簡単な説明】
【0072】
【図1】本発明の実施例1に係る半導体集積回路装置の断面図。
【図2】本発明の実施例1に係る半導体集積回路装置の工程断面図1。
【図3】本発明の実施例1に係る半導体集積回路装置の工程断面図2。
【図4】本発明の実施例2に係る半導体集積回路装置の断面図。
【図5】本発明の実施例2に係る半導体集積回路装置の工程断面図1。
【図6】本発明の実施例2に係る半導体集積回路装置の工程断面図2。
【符号の説明】
【0073】
1 半導体基板
2 ゲート絶縁膜
3 ゲート電極
4 TEOS膜(第1の絶縁膜)
5 SiN膜(第2の絶縁膜)
6 BSG膜(ダミーの絶縁膜)
7、23 側壁
8、9 凹部
10 TEOS膜(第3の絶縁膜)
11、24 基板露出部
12、13 シリサイド
14、16、26、28 ゲート側壁
15 ソース電極/ドレイン電極
20 TEOS膜(第1の絶縁膜)
21 SiN膜(ダミーの絶縁膜)
22 SiN膜(第2の絶縁膜)
30 開口部
31、32 シリサイド
50、55 MOSFET(シリサイド電極を有する)
60、65 MOSFET(シリサイド電極を有さない)
100 第1の領域
200 第2の領域




 

 


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