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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12783(P2007−12783A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190018(P2005−190018)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100075812
【弁理士】
【氏名又は名称】吉武 賢次
発明者 小 山 正 人 / 土 屋 義 規 / 市 原 玲 華
要約 課題
しきい値電圧のばらつきの少ないゲート電極を有するCMOSデバイスを備えた半導体装置を提供することを可能にする。

解決手段
半導体基板に設けられた第1導電型チャネルMISトランジスタと、半導体基板に設けられた第2導電型チャネルMISトランジスタと、を備え、第2導電型チャネルMISトランジスタのゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも1nm以下の領域での酸素濃度は1020cm−3以上、1022cm−3以下である。
特許請求の範囲
【請求項1】
半導体基板に設けられた第1導電型半導体領域と、前記第1導電型半導体領域上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられ、仕事関数が第1導電型MISトランジスタに適した値となる材料からなる第1ゲート電極と、前記第1ゲート電極の両側の前記第1導電型半導体領域に設けられたソース・ドレイン領域とを有する第2導電型チャネルMISトランジスタと、
前記半導体基板に設けられた第2導電型半導体領域と、前記第2導電型半導体領域上に形成される第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、仕事関数が第1導電型MISトランジスタに適した値となる材料からなる第2ゲート電極と、前記第2ゲート電極の両側の前記第2導電型半導体領域に設けられたソース・ドレイン領域とを有する第1導電型チャネルMISトランジスタと、を備え、
前記第1ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも1nm以下の領域での酸素濃度は1020cm−3以上、1022cm−3以下であることを特徴とする半導体装置。
【請求項2】
前記第1ゲート電極には膜厚方向に貫通する粒界が少なくとも一つ含まれていることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1および第2ゲート電極は、Ta、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hf、希土類元素のいずれかのシリサイド、および希土類元素のボライドのいずれかからなることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記第1および第2ゲート電極上に導電性膜が設けられており、前記導電性膜はW、Pt、Pd、Rhのいずれかの金属からなっていることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
【請求項5】
前記第1および第2ゲート電極は、Ta、Nb、V、Ti、Zr、Hf、希土類元素のいずれかを含む窒化金属シリサイドからなることを特徴とする請求項1または2記載の半導体装置。
【請求項6】
前記第1ゲート電極上に第2導電型のシリコン層が設けられ、前記第2ゲート電極上に第1導電型シリコン層が設けられていることを特徴とする請求項5記載の半導体装置。
【請求項7】
前記第1および第2ゲート電極の物理的厚さが2nm以上100nm以下であることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。
【請求項8】
前記第1および第2ゲート絶縁膜は高誘電体からなっていることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。
【請求項9】
前記第1ゲート絶縁膜の少なくとも前記第1ゲート電極に接する部分のカチオン原子の平均的な電気陰性度は、前記第1ゲート電極のカチオン原子の電気陰性度よりも高いことを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
【請求項10】
前記半導体基板はSOI基板であることを特徴とする請求項1乃至9のいずれかに記載の半導体装置。
【請求項11】
素子分離された第1導電型半導体領域および第2導電型半導体領域を有する半導体基板の前記第2導電型半導体領域に第1ダミーゲートを形成するとともに前記第1導電型半導体領域に第2ダミーゲートを形成する工程と、
前記第1ダミーゲートの両側の前記第2導電型半導体領域に第1導電型のソース・ドレイン領域を形成する工程と、
前記第2ダミーゲートの両側の前記第1導電型半導体領域に第2導電型のソース・ドレイン領域を形成する工程と、
前記第1導電型のソース・ドレイン領域および第2導電型のソース・ドレイン領域を覆うように前記第1および第2ダミーゲートの側部に絶縁膜を形成する工程と、
前記第1および第2ダミーゲートを除去することにより前記絶縁層に第1および第2の溝を形成する工程と、
前記第1および第2の溝の少なくとも底部にゲート絶縁膜を形成する工程と、
前記第1および第2の溝の底部の前記ゲート絶縁膜上に第1および第2ゲート電極を形成する工程と、
前記第1および第2ゲート電極上に、前記第1および第2の溝を埋め込むように酸素解離吸着金属層を形成する工程と、
前記第2ゲート電極上の前記酸素解離吸着金属層のみを酸素拡散バリア層で覆い、酸素分子を含む雰囲気中で熱処理する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項12】
素子分離された第1導電型半導体領域および第2導電型半導体領域を有する半導体基板の前記第2導電型半導体領域に第1ゲート絶縁膜を形成するとともに前記第1導電型半導体領域に第2ゲート絶縁膜を形成する工程と、
前記第1および第2ゲート絶縁膜上に第1および第2ゲート電極を形成する工程と、
前記第1ゲート電極の両側の前記第2導電型半導体領域に第1導電型のソース・ドレイン領域を形成する工程と、
前記第2ゲート電極の両側の前記N型半導体領域に第2導電型のソース・ドレイン領域を形成する工程と、
前記第1導電型のソース・ドレイン領域および前記第2導電型のソース・ドレイン領域を覆うように前記第1および第2ゲート電極の側部に絶縁層を形成する工程と、
前記第2ゲート電極上を覆わないが前記第1ゲート電極上を覆う酸素解離吸着金属層を形成する工程と、
酸素分子を含む雰囲気中で熱処理する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項13】
前記絶縁層を形成する前に、前記第1ゲート電極上に第2導電型シリコン層を形成し、前記第2ゲート電極上に第1導電型シリコン層を形成する工程を更に備え、
前記絶縁層の形成する際に、前記第1導電型シリコン層および前記第2導電型シリコン層の側部にも前記絶縁層が形成され、前記酸素解離吸着金属層は前記第2導電型シリコン層の上面に接するように形成されることを特徴とする請求項12記載の半導体装置の製造方法。
【請求項14】
前記第1および第2ゲート電極は、Ta、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hf、希土類元素のいずれかのシリサイド、および希土類元素のボライドのいずれかからなることを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項15】
前記第1および第2ゲート電極は、Ta、Nb、V、Ti、Zr、Hf、希土類元素のいずれかを含む窒化金属シリサイドからなることを特徴とする請求項12または13記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
ゲート長がサブミクロンサイズとなる次世代のCMOS(complementary metal oxide semiconductor)デバイスを製造する場合、それを構成するMISトランジスタのゲート電極としては、それよりも前の世代に用いられていたシリコンをそのまま利用できない可能性が高い。
【0003】
その理由の一つは、シリコンのシート抵抗が数十Ω/□と高いため、これをゲート電極に使用すると、いわゆるRC遅延がデバイス動作上無視できなくなるためである。一般的には、ゲート長がサブミクロンサイズのデバイスについては、RC遅延を無視できるゲート電極のシート抵抗は5Ω/□以下と考えられている。
【0004】
もう一つの理由としては、ゲート電極の空乏化がある。不純物(ドーパント)のシリコンに対する固溶限界は、1×1020cm−3程度であるため、ゲート電極をシリコンから構成した場合、ゲート電極に有限の長さの空乏層が広がり、これがMISトランジスタの電流駆動力の低下を発生させる。
【0005】
具体的には、この空乏層は、ゲート電極とチャネルとの間においてゲート絶縁膜に直列接続された容量となるため、MISトランジスタのゲート容量は、実質的には、ゲート絶縁膜による容量に空乏層による容量が上乗せされた形となってしまう。この上乗せされた容量は、例えば、ゲート絶縁膜を構成する酸化シリコンの厚さに換算すると、約0.3nm〜0.5nmとなる。これにより、トランジスタ素子の電流駆動力が低下するという問題が生じる。
【0006】
今後、MISトランジスタのゲート長がサブミクロンサイズとなるので、ゲート絶縁膜の厚さは、酸化シリコンに換算して1.5nm以下となることが想定される。このため、空乏層による容量は、ゲート絶縁膜によるそれの2割以上となり、無視できない。
【0007】
ところで、このような問題を解決するための一つの手段として、シリコンゲート電極に高濃度の不純物(リン、ボロンなど)を添加し、その比抵抗を下げる試みがなされている。しかし、ゲート長がサブミクロンサイズのMISトランジスタでは、既に述べたように、ゲート絶縁膜の厚さが1.5nm以下となる。この場合、ゲート電極内の不純物がゲート絶縁膜を通過し、シリコン基板に拡散若しくは突き抜ける、という問題が発生する。
【0008】
このような不純物の拡散若しくは突き抜けは、MISトランジスタの駆動力低下や閾値電圧の変動の原因となる。
【0009】
そこで、近年では、モリブデン、タングステン、タンタルなどの高融点金属或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【0010】
メタルゲート技術によれば、ゲート電極は、シリコンより比抵抗が小さいメタルから構成されるため、基本的にはRC遅延を無視することができる。また、メタルには原理的に空乏層が発生しないので、シリコンゲートに発生するような空乏層によるMISトランジスタの電流駆動力の低下は発生しない。さらに、メタルゲートには低抵抗化のための不純物を添加する必要もないため、不純物の拡散若しくは突き抜けによるMISトランジスタの駆動力低下や閾値電圧の変動もない。
【0011】
しかし、メタルゲート技術も完璧ではなく、それによりCMOSデバイスを形成する場合には、以下に挙げる特有の問題が発生する。
【0012】
即ち、メタルゲート技術では、PチャネルMISトランジスタについては、Pシリコンに近い仕事関数を持つ金属材料をゲート電極として使用し、NチャネルMISトランジスタについては、Nシリコンに近い仕事関数を持つ金属材料をゲート電極として使用しなければならない。こうすることで、PチャネルMISトランジスタ及びNチャネルMISトランジスタの閾値電圧を適切な値に設定することができるからである。
【0013】
これは、いわゆるデュアルφ(ファイ)メタルゲート技術と称されるが、現実的には、Pシリコン若しくはNシリコンに近い仕事関数を持つ金属材料であって、耐熱性に優れたものを見つけ出すことは困難であり、現状では、このような条件を満たした最適なゲート絶縁膜及びゲート電極の材料は発見されていない。
【0014】
また、仮に、耐熱性を有し、かつ、適切な仕事関数を持つゲート絶縁膜若しくはゲート電極のための金属材料が発見されたとしても、これをLSIの製造プロセスにより形成できなければ意味をなさない。例えば、従来のセルフアラインプロセスによるシリコンゲート電極はPチャネルMISトランジスタ、NチャネルMISトランジスタを一括加工して形成していて、これにより加工プロセスの簡易化が図られていた。しかしながら、デュアルφメタルゲート技術ではPチャネルMISトランジスタ、NチャネルMISトランジスタに別々の金属材料を用いるため、一括加工は不可能であり、製造工程数の増加が問題となる。同時に、それぞれの材料に最適な加工条件を開発しなければならないという問題も生じる。
【0015】
ここで、NチャネルMISトランジスタあるいはPチャネルMISトランジスタのいずれかのゲート電極にのみ窒素(非特許文献1、2)、酸素、フッ素(特許文献1)等の不純物原子を導入し、仕事関数を変化させる技術が存在する。これにより、同一の金属ゲート電極を用いながら、それぞれのトランジスタに適した仕事関数を得る事が可能となり、上述の製造工程複雑化の課題が解決されることが期待された。この技術を、シングルメタルーデュアルファイ技術と呼ぶ。
【非特許文献1】R.Lin et.al., “An Adjustable Work Function Technology Using Mo Gate for CMOS Devices”, IEEE Electron Device Letters, vol.23, p.p.49-51(2004).
【非特許文献2】T.Aoyama and Y.Nara, “Process Integration Issues on Mo-Metal-Gated MOSFETs with HfO2 High-k Gate Dielectrics”, Jap.J.Appl.Phys., vol.44, p.p.2283-2287(2005).
【特許文献1】特開2003−273350号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
しかしながら、従来のシングルメタルーデュアルファイ技術は、不純物原子導入に伴うゲート電極の仕事関数変化が一定せず、制御が困難であるという課題を抱えていた。すなわち、同じような方法でMo(モリブデン)に対し窒素イオン注入を行った場合でも、非特許文献1が0.42eVの仕事関数低下を報告しているのに対し、非特許文献2では0.70eVの仕事関数上昇を報告していて、その変化の方向は正反対であった。特許文献1によれば、不純物導入の効果は、これら不純物の電気陰性度が大きいため、微量であっても金属の仕事関数を大きく変化させるためとされている。しかし、MoへのN(窒素)の導入の例からわかるとおり、このメカニズムによる仕事関数制御は極めて困難であり、トランジスタ製品に対するしきい値電圧の精度要求を到底満たせるものではなかった。
【0017】
本発明は、上記事情を考慮してなされたものであって、しきい値電圧のばらつきの少ない金属ゲート電極を有するCMOSデバイスを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0018】
本発明の第1の態様による半導体装置は、半導体基板に設けられた第1導電型半導体領域と、前記第1導電型半導体領域上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられ、仕事関数が第1導電型チャネルMISトランジスタに適した値となる材料からなる第1ゲート電極と、前記第1ゲート電極の両側の前記第1導電型半導体領域に設けられたソース・ドレイン領域とを有する第2導電型チャネルMISトランジスタと、前記半導体基板に設けられた第2導電型半導体領域と、前記第2導電型半導体領域上に形成される第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、仕事関数が第1導電型チャネルMISトランジスタに適した値となる材料からなる第2ゲート電極と、前記第2ゲート電極の両側の前記第2導電型半導体領域に設けられたソース・ドレイン領域とを有する第1導電型チャネルMISトランジスタと、を備え、前記第1ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも1nm以下の領域での酸素濃度は10cm−3以上、1022cm−3以下であることを特徴とする。
【0019】
また、本発明の第2の態様による半導体装置の製造方法は、素子分離された第1導電型半導体領域および第2導電型半導体領域を有する半導体基板の前記第2導電型半導体領域に第1ダミーゲートを形成するとともに前記第1導電型半導体領域に第2ダミーゲートを形成する工程と、前記第1ダミーゲートの両側の前記第2導電型半導体領域に第1導電型のソース・ドレイン領域を形成する工程と、前記第2ダミーゲートの両側の前記第1導電型半導体領域に第2導電型のソース・ドレイン領域を形成する工程と、前記第1導電型のソース・ドレイン領域および第2導電型のソース・ドレイン領域を覆うように前記第1および第2ダミーゲートの側部に絶縁膜を形成する工程と、前記第1および第2ダミーゲートを除去することにより前記絶縁層に第1および第2の溝を形成する工程と、前記第1および第2の溝の少なくとも底部にゲート絶縁膜を形成する工程と、前記第1および第2の溝の底部の前記ゲート絶縁膜上に第1および第2ゲート電極を形成する工程と、前記第1および第2ゲート電極上に、前記第1および第2の溝を埋め込むように酸素解離吸着金属層を形成する工程と、前記第2ゲート電極上の前記酸素解離吸着金属層のみを酸素拡散バリア層で覆い、酸素分子を含む雰囲気中で熱処理する工程と、を備えたことを特徴とする。
【0020】
また、本発明の第3の態様による半導体装置の製造方法は、素子分離された第1導電型半導体領域および第2導電型半導体領域を有する半導体基板の前記第2導電型半導体領域に第1ゲート絶縁膜を形成するとともに前記第1導電型半導体領域に第2ゲート絶縁膜を形成する工程と、前記第1および第2ゲート絶縁膜上に第1および第2ゲート電極を形成する工程と、前記第1ゲート電極の両側の前記第2導電型半導体領域に第1導電型のソース・ドレイン領域を形成する工程と、前記第2ゲート電極の両側の前記第1導電型半導体領域に第2導電型のソース・ドレイン領域を形成する工程と、前記第1導電型のソース・ドレイン領域および前記第2導電型のソース・ドレイン領域を覆うように前記第1および第2ゲート電極の側部に絶縁層を形成する工程と、前記第2ゲート電極上を覆わないが前記第1ゲート電極上を覆う酸素解離吸着金属層を形成する工程と、酸素分子を含む雰囲気中で熱処理する工程と、を備えたことを特徴とする。
【発明の効果】
【0021】
本発明によれば、しきい値電圧のばらつきの少ないゲート電極を有するCMOSデバイスを備えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0022】
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
【0023】
(概要および原理)
まず、本発明の実施形態を説明する前に、本発明の一実施形態の概要及び原理を説明する。
【0024】
本発明の一実施形態はCMOSデバイスを備えた半導体装置であって、PチャネルMISトランジスタとNチャネルMISトランジスタのゲート電極がともにNチャネルMISトランジスタに適す仕事関数を有する材料からなっている。そして、PチャネルMISトランジスタのゲート電極中における膜厚方向の酸素濃度がゲート電極とゲート絶縁膜の界面で最大値をとり、この最大値は1020cm−3以上、1022cm−3以下である。
【0025】
従来の、酸素等を用いたシングルメタルーデュアルファイ技術では、ゲート電極の内部に酸素等を局在させることにより、ゲート電極材料の仕事関数を変化させていた。例えば、特許文献1に開示されるように極微量の不純物元素添加で仕事関数の変化を実現していた。しかしながら、非特許文献1および非特許文献2で報告されているように、仕事関数の変化はその方向性、すなわち正の方向かまたは負の方向に変化するかが安定せず、この従来の手法の信頼性は低かった。ちなみに、特許文献1中には、酸素による仕事関数制御が、非特許文献1、2と同様の物理機構によるものであることが明記されている。
【0026】
本発明の一実施形態は、これら従来のシングルメタルーデュアルファイ技術とは、構造を異にする。つまり、本発明の一実施形態では、ゲート電極とゲート絶縁膜の界面に従来よりも多量の酸素を配することにより、上記界面にゲート電極を構成するカチオンと酸素の双極子からなる層を形成する。この双極子からなる層の作用で、従来の場合よりも確実に仕事関数の変調作用を得ることが可能となる。
【0027】
ただし、上記双極子の作用で仕事関数の変調を実現するには、1020cm−3以上、1022cm−3以下の酸素濃度を必要とする。これは従来の場合の、ゲート電極自体の仕事関数変調の場合よりも高い濃度である。これを、従来の場合の金属ゲート電極中の酸素濃度を計算することによって証明する。特許文献1には最大1014cm−2の酸素を、10keVの加速エネルギーで金属中にイオン注入する例が紹介されている。10keVの酸素であれば少なくとも10nm以上の縦方向ストラッグル(注入イオンの分布の幅)を有するため、全ての注入イオンがこの分布幅内に分布したとして仮定すると、その濃度は1020cm−3である。しかし、全ての注入イオンがこの分布幅内に分布するわけではないので、実際の密度はこの値(=1020cm−3)未満となる。従来の場合ではこの程度の酸素濃度でも十分な仕事関数変調効果が得られていた。
【0028】
本発明の一実施形態が1020cm−3以上の酸素濃度を必要とすることは、従来の場合に比べて仕事関数の制御性が向上する反面、ゲート電極の抵抗率上昇という欠点をもたらす。しかしながら、1022cm−3以下の酸素濃度であればゲート電極中のキャリア密度は金属的なまま保たれるので、ゲート空乏化が生じず、トランジスタの電流駆動力の低下が発生の改善効果は問題なく得ることができるとともに、ポリシリコンゲートの課題である、不純物の拡散若しくは突き抜けによるトランジスタの駆動力低下や閾値電圧の変動も生じない。
【0029】
また、上記構造を得るために、本発明では、膜厚方向に粒界が貫通するゲート電極に対し原子状酸素を導入し、熱拡散させ、ゲート電極とゲート絶縁膜の界面に偏析させる。粒界は酸素原子にとっての高速拡散路となり、大量の酸素を界面に局在させて導入することを可能にする。また、界面に到達した原子状酸素はゲート電極を構成するカチオン(本明細書では、金属イオンまたはシリコンイオン)と容易に結合し、双極子層の形成を可能とする。
【0030】
なお、仮に界面に酸素原子ではなく酸素分子が供給された場合は、ゲート電極のカチオンとの結合形成のためには酸素分子の解離エネルギーが必要となるため、双極子層はほとんど形成されない。
【0031】
また、非特許文献1または非特許文献2に提案されている窒素またはフッ素の導入についての問題点を簡単に述べる。窒素に関しては界面に双極子を作ったところで仕事関数変調効果が小さいため実用的でなく、フッ素については原子状で供給したときにゲート絶縁膜の金属(あるいはシリコン)と酸素との結合を切断して特性劣化をもたらすという問題がある。
【0032】
次に、ゲート電極にタンタル(Ta)を用いた場合を例に、本発明の一実施形態の原理を説明する。図2に示すように、シリコンおよび酸素からなるゲート絶縁膜と、Taからなるゲート電極とを有するPチャネルMISトランジスタのゲート電極に酸素を添加すると、添加された酸素は、ゲート電極とゲート絶縁膜の界面において、ゲート電極を構成するカチオン原子との間に、図1に示すような向きの双極子(Ta−O)からなる層を形成する。双極子層が形成されると、双極子による電位差Vdipoleが生じる。ここで電位差Vdipoleは、qdipoleを素電荷量とし、dを双極子層の厚さとし、Ndipoleを単位面積あたりの双極子の個数とし、εを真空誘電率とし、εを双極子層の比誘電率とすると、以下の式で表される。
dipole = qdipole・d・Ndipole/(ε・ε
【0033】
そして、図3に示すように、双極子層が形成された場合は、実効的な仕事関数φm,effは真空仕事関数をφmとすると、
φm,eff = φm + Vdipole
であるから、実効的な仕事関数φm,effが増加する傾向を示す。
【0034】
このとき、添加される酸素が1020cm−3以上あれば、形成された電気双極子がゲート電極の実効的な仕事関数を0.4V〜1.0Vあまり増加させ、PチャネルMISトランジスタに適した仕事関数を与えることを本発明者達は発見した。なお、界面に電気双極子がない場合のエネルギーバンド図を図4に示す。また、図3および図4において、φsはチャネルの表面仕事関数を表す。
【0035】
一方、NチャネルMISトランジスタのゲート電極は酸素を含まないため、上記電気双極子が形成されず、NチャネルMISトランジスタに適した仕事関数が保持される。
【0036】
このようにして、同一のゲート電極材料を用いながら、PチャネルMISトランジスタのゲート電極にのみ酸素を加えることで実効的な仕事関数を増加させ、これにより、所望のCMOSデバイスを構成することが可能となる。
【0037】
ここで、図1に示したように、添加された酸素原子がゲート絶縁膜を構成するカチオン原子との間で双極子(O−Si)を形成しうることには注意が必要である。なぜならば、ゲート電極のカチオンと酸素間の双極子と、ゲート絶縁膜のカチオンと酸素間の双極子が相殺した場合には、酸素を添加した本発明の一実施形態の構造であっても、PチャネルMISトランジスタのゲート電極の仕事関数を増加させる作用が得られないためである。
【0038】
このような状況を避けるために、本発明の一実施形態では、ゲート絶縁膜の少なくともゲート電極に接する部分に含まれるカチオン原子の平均的な電気陰性度は、ゲート電極に含まれるカチオン原子の平均的電気陰性度より大きくなるように構成する。このような構成では、例えば図1に示すようにTa−O−Si結合が形成されたとしても、TaからSiの方向、すなわちゲート電極からゲート絶縁膜の向きに電気的双極子が形成され、酸素添加されたPチャネルMISトランジスタのゲート電極の実効的仕事関数は増大する。
【0039】
本発明の一実施形態に係るゲート電極を構成する物質としては、Ta、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドのうちの一つが選択される。これらの材料はNチャネルMISトランジスタに適した仕事関数を有するばかりでなく、一般的なゲート絶縁膜を構成するカチオン原子と比較して、カチオン原子の平均的電気陰性度を十分低くできるので、本発明の一実施形態の構成に相応しい。
【0040】
また、本発明の一実施形態に係るゲート電極を構成する物質として、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素、のいずれかを含む窒化金属シリサイドから選択することもできる。これらの材料は、窒素が添加されていることに起因してややその比抵抗が高い。しかし、NチャネルMISトランジスタに適した仕事関数を有し、カチオン原子の平均的電気陰性度を十分低くできるため、本発明の一実施形態に係るゲート電極として選択するのに相応しい。
【0041】
また、窒素添加によりゲート絶縁膜との反応性が抑制されている点も本発明の一実施形態の効用を高めるのに役立つ。比抵抗は高くなるので低抵抗層を積層させるなどの工夫が必要となるが、シリコンゲート電極の場合に問題となる空乏化、不純物のつきぬけ現象は起きない。
【0042】
図5(a)は本発明の一実施形態に係るゲート電極を構成するカチオンの電気陰性度を示し、図5(b)はゲート絶縁膜を構成するカチオンの電気陰性度を示したものである。ゲート絶縁膜にSiO(SiON)、HfSiON(Hf濃度30%)のいずれを用いた場合にも、ゲート電極の電気陰性度はゲート絶縁膜の電気陰性度よりも小さい。ゲート電極とゲート絶縁膜の界面に酸素が添加された系では、ゲート電極からゲート絶縁膜の向きに双極子が形成されて、実効的な仕事関数が増加して本発明の一実施形態の効果が得られる。SiOとHfSiONを比較すると、SiOの方が電気陰性度が大きいために、酸素添加により形成される双極子モーメントが大きくなり、より効率的にPチャネルMISトランジスタのゲート電極の実効的仕事関数を増加させることが可能となる。
【0043】
図5(a)、(b)からわかるように、酸素との双極子が最も大きくなり、大きな仕事関数変調作用が得られるのは、ゲート電極にY、La等の希土類、Hf、Zrを用いたときであり、特にHfSiONなどの高誘電体絶縁膜を用いる場合にはこれらの金属をゲート電極に用いることが望ましい。
【0044】
図6は本発明の一実施形態に係るゲート電極の仕事関数を調べた結果である。3.8eV〜4.4eVの値が示されていて、本発明の一実施形態でこれらの材料を用いる根拠となっている。
【0045】
以上その概要を述べたような構成にすることより、従来のシリコンゲート電極技術のプロセス簡易性がほとんどそのまま引き継がれた形で、空乏化、不純物の突き抜けといった問題の無い高性能なメタルゲートCMOSデバイスを備えた半導体装置を提供することが可能となる。
【0046】
(第1実施形態)
次に、本発明の第1実施形態による半導体装置を図7乃至図15を参照して説明する。本実施形態の半導体装置は、CMOSデバイスであって、その断面構造を図7に示す。
【0047】
半導体基板1内には、N型ウェル領域2及びP型ウェル領域3が設けられている。N型ウェル領域2とP型ウェル領域3は、STI(Shallow Trench Isolation)構造の素子分離層4により分離される。N型ウェル領域2内には、PチャネルMISトランジスタ50が設けられる。PチャネルMISトランジスタ50は、P型拡散層5と、P型エクステンション層6と、ゲート絶縁膜9と、第1ゲート電極10とを備えている。ゲート絶縁膜9はN型ウェル領域2上に設けられ、このゲート絶縁膜9上に第1ゲート電極10が設けられている。また、第1ゲート電極10上には、酸素解離吸着金属層12が設けられている。なお、本実施形態においては、第1ゲート電極10の側面にはゲート絶縁膜9と同じ材料からなる絶縁膜9aが設けられている。そして、第1ゲート電極10の両側部には、絶縁膜9aを介して絶縁体からなるサイドウォール13が設けられている。
【0048】
また、P型エクステンション層6は第1ゲート電極10の両側のN型ウェル領域2に設けられ、P型拡散層5はサイドウォール13の両側のN型ウェル領域2に設けられている。そして、P型拡散層5はP型エクステンション層6よりもN型ウェル領域2との接合深さが深くなるように構成されている。そして、P型拡散層5およびP型エクステンション層6がPチャネルMISトランジスタ50のソース・ドレイン領域となる。
【0049】
一方、P型ウェル領域3内には、NチャネルMISトランジスタ60が設けられる。NチャネルMISトランジスタ60は、N型拡散層7と、N型エクステンション層8と、ゲート絶縁膜9と、第2ゲート電極11とを備えている。NチャネルMISトランジスタ60のゲート絶縁膜9はP型ウェル領域3上に設けられ、このゲート絶縁膜9上に第2ゲート電極11が設けられている。また、第2ゲート電極11上には、酸素解離吸着金属層12が設けられている。なお、本実施形態においては、第2ゲート電極11の側面にはゲート絶縁膜9と同じ材料からなる絶縁膜9aが設けられている。そして、第2ゲート電極11の両側部には、絶縁膜9aを介して絶縁体からなるサイドウォール13が設けられている。
【0050】
また、N型エクステンション層8は第2ゲート電極11の両側のP型ウェル領域3に設けられ、N型拡散層7はサイドウォール13の両側のP型ウェル領域3に設けられている。そして、N型拡散層7はN型エクステンション層8よりもP型ウェル領域3との接合深さが深くなるように構成されている。N型拡散層7およびN型エクステンション層8がNチャネルMISトランジスタ60のソース・ドレイン領域となる。なお、PチャネルMISトランジスタ50およびNチャネルMISトランジスタ60は層間絶縁膜14によって覆われている。
【0051】
PチャネルMISトランジスタ50の第1ゲート電極10およびNチャネルMISトランジスタ60の第2ゲート電極11は、NチャネルMISトランジスタに適した仕事関数を有する電極が用いられ、その材料としては、Ta、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドのうちのいずれか一つを用いることが好ましい。これらの材料は、仕事関数が3.8eV〜4.4eVの範囲にあり、NチャネルMISトランジスタのしきい値電圧設定に適している(図6参照)。
【0052】
一方、これらの材料は800℃以上の高温環境に曝されたとき、ゲート絶縁膜との部分的反応を引き起こすため、製造過程では800℃より低い温度に保持することが望まれる。この観点から、本実施形態においては、これらの電極材料を用いる際のCMOSトランジスタの製造は、ゲートスタック構造が拡散層活性化のような高温プロセスに曝されない、リプレースメントゲートプロセスを用いることが最も有効であり、結果としてそのデバイス構造も図7に示したリプレースメントゲートプロセス特有なものとなる。
【0053】
本実施形態におけるPチャネルMISトランジスタ50の第1ゲート電極10には、少なくともゲート絶縁膜9と接する部分に酸素が含まれている。そして、この酸素が第1ゲート電極10を構成するカチオン原子と結合して作る電気双極子が第1ゲート電極10の実効的な仕事関数を0.4eV〜1.0eV程度増加させて4.8eV以上となす作用により、PチャネルMISトランジスタのしきい値電圧を適した値に設定可能とする。
【0054】
次に、第1実施形態の半導体装置の製造方法を説明する。
【0055】
本実施形態の半導体装置の製造方法は、トランジスタ製造にいわゆるリプレースメントゲートプロセスを用い、その製造工程を図8乃至図13に示す。なお、この製造方法は、第1および第2ゲート電極にTa(タンタル)を使用した場合を例にとって説明する。
【0056】
まず、図8に示すように、半導体基板1に、STI構造の素子分離層4によって分離されたN型ウェル領域2およびP型ウェル領域3を形成する。続いて、N型ウェル領域2およびP型ウェル領域3にそれぞれダミーゲート(図示せず)を形成し、
、上記ダミーゲートをマスクとして、N型ウェル領域2にP型不純物を注入してP型エクステンション層6を形成するとともに、P型ウェル領域3にN型不純物を注入してN型エクステンション層8を形成する。その後、上記ダミーゲートの側部にサイドウォール層13を形成する。そして、ダミーゲートおよびサイドウォール層13をマスクとしてN型ウェル領域2にP型不純物を注入してP型拡散層5を形成するとともに、P型ウェル領域3にN型不純物を注入してN型拡散層7を形成する。続いて、層間絶縁膜14を堆積し、この層間絶縁膜14を平坦化する。その後、上記ダミーゲートを除去することにより図8に示す構造を得る。図8からわかるように、ダミーゲートが除去された後に、溝30が形成される。なお、拡散層5、7上にサリサイド層が形成されていてもよい。
【0057】
次に、図9に示すようにゲート絶縁材料膜9を堆積する。例えば、ALD(Atomic layer deposition)法によりハフニウムシリケートを3nm堆積した。堆積法は、ダミーゲートが除去された後の溝30の底面および側面に沿って絶縁膜を形成することが可能であれば良く、CVD法などでもかまわない。ゲート絶縁材料膜9の種類は、先に述べたように、その材料を構成するカチオン原子の平均的な電気陰性度が、ゲート電極を構成するカチオン原子の平均的な電気陰性度よりも大きくなる組み合わせを満たすものでなければならない。そこで本実施形態では、Hf(ハフニウム)の濃度30%のハフニウムシリケートを堆積した。
【0058】
次に、図10に示すように、ゲート絶縁材料膜9上にゲート絶縁材料膜9に沿ってゲート電極材料膜11を堆積する。本実施形態では、MOCVD法によりTaを10nm堆積した。ここで、ゲート電極材料膜11の種類はTa、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドのうちの一つから選ばれる。これらの電極材料膜は、膜厚方向に貫通した粒界を有している。
【0059】
次に、酸素解離吸着金属層12、ここでは一例としてW(タングステン)を例えばMOCVD法により溝30を埋め込むように堆積した後、通常の化学機械研磨(CMP)プロセスによって平坦化することにより、PチャネルMISトランジスタ形成領域上およびNチャネルMISトランジスタ形成領域上にゲート絶縁膜9および絶縁膜9aを形成するとともに、ゲート電極11を形成し、図11に示す構造を得る。
【0060】
引き続き、図12に示すように、通常のフォトリソグラフィープロセスを用いて、NチャネルMISトランジスタ形成領域上にのみ酸素拡散バリア層15、ここでは一例としてSiN層を配する。その膜厚は、後ほど行う酸素拡散処理において酸素を透過させない程度に厚ければよく、ここでは50nmのSiNを堆積した。
【0061】
次に、通常の酸素分子雰囲気で熱処理することにより、PチャネルMISトランジスタ形成領域上のゲート電極11に酸素を導入して第1ゲート電極10へと変化させる(図13参照)。
【0062】
本実施形態では、LSIプロセスで利用される酸素ガスの通常形態である分子状酸素がW(タングステン)からなる酸素解離吸着金属層12の表面で原子状に解離され、その原子状酸素がWおよびTaからなるゲート電極11中の粒界を高速拡散し、容易にゲート絶縁膜9との界面に到達することができる。酸素解離吸着用金属としてはWの他にもPt、Pd、Rhなどを用いることができるが、化学的安定性、熱的安定性の観点から、W、Ptのいずれかを用いることがもっとも望ましい。
【0063】
ここで、ゲート電極10の上部が酸素解離吸着金属層12ではなく、Taからなっている場合、すなわちゲート電極およびその上部がTa単層からなっている場合には、酸素分子の解離吸着作用が無いため、酸素は分子状のままTaからなるゲート電極中を拡散し、界面に到達する。この場合には、Taと酸素の双極子形成するためには、酸素分子解離エネルギーが必要となるので、双極子層の形成が行われない。
【0064】
なお、Ta単層の構造であっても、予め原子状酸素を含む雰囲気で拡散処理を行えば、本実施形態のようにゲート電極上にW(タングステン)層を積層した構造と同様に、効率的な酸素導入が可能となる。しかし、Wを用いることで、原子状酸素の発生装置が不要になるなど、製造プロセスの簡易化が図れるという大きなメリットがある。また、原子状酸素発生装置を用いた場合よりも原子状酸素の供給効率は高くなる。さらに原子状酸素を発生させるためのプラズマ起因の阻止ダメージをも回避することが可能となる。
【0065】
また、Wの比抵抗は図6に挙げたゲート電極材料よりも低いために、ゲート電極上にW層を積層させることによりゲート電極の寄生抵抗を低減させるという効果も得られる。
【0066】
熱処理条件については、用いるゲート電極の材料、膜厚によって大きく変化するため、その温度や時間を厳密に既定することはあまり意味がない。少なくとも、ゲート電極とゲート絶縁膜の界面に酸素を効率よく到達させることが条件である。ただし高温側の制限に関しては、第1実施形態で選択可能なゲート電極材料が800℃以上の温度ではゲート絶縁膜との化学反応を引き起こす可能性が高いものばかりなので、酸素導入プロセスに関しては800℃よりも低い温度で行う必要がある。
【0067】
ゲート電極の膜厚については、2nm以上、100nm以下であることが望ましい。ゲート電極の厚みが薄いほど、ゲート絶縁膜との界面への酸素供給が容易になる。しかしながら、あまりにもゲート電極の厚みが薄くなると、その材料本来の仕事関数が発揮できなくなり、その臨界値は2nmである。したがって、本実施形態のゲート電極の厚さは2nm以上でなくてはならない。
【0068】
一方、ゲート電極の厚みが100nm以上になると、本技術の使用が想定される技術世代におけるゲート長とのアスペクト比が、例えば5以上と非常に高くなってしまい、本実施形態において、ゲート絶縁膜およびゲート電極の形成プロセスが極めて困難になる。したがって、ゲート電極の膜厚は100nm以下の必要がある。
【0069】
第1ゲート電極のゲート絶縁膜との界面に含有される酸素の量は、1020cm−3以上、1022cm−3以下がよい。酸素濃度の下限については、1020cm−3以上でないと、ゲート電極のカチオン原子との双極子の量が不足し、NチャネルMISトランジスタに適した仕事関数からPチャネルMISトランジスタに適した仕事関数までの変調作用が得られないためである。酸素濃度の上限については、あまりにも酸素導入量が多いと、ゲート電極の比抵抗が激増し、本来の目的である空乏化の抑制効果が得られなくなることから制約される。Taを用いた実験では、酸素濃度がおよそ1022cm−3に達するとその比抵抗は臨界的に上昇し、空乏化抑制の効果は全く得られなくなることがわかった。もっとも、緩やかな比抵抗上昇は酸素濃度1022cm−3以下の領域でも観察されるため、ゲート電極の比抵抗を下げる目的から考えると酸素濃度は低い方が良く、1020cm−3以上、5×1021cm−3以下が良い。
【0070】
本実施形態におけるTa以外のゲート電極材料においても、酸素濃度に対する制約は上に述べたものと同様である。下限については電気双極子の作用発揮の制限であり、これは電極材料に依存しないためである。また上限については、臨界的な抵抗上昇が金属状態から絶縁体状態へのエネルギーバンド構造変化が原因であると推定され、Ta、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドなどの物性が似通った材料に対して、この臨界酸素濃度が大きく異なるとは考えにくいためである。
【0071】
最後に、図13に示す構造に対し、SiNからなる酸素拡散バリア層15を、例えば燐酸を用いたウェットエッチングで除去することにより、図7に示すCMOSデバイスが完成する。
【0072】
W/Taからなるゲート電極10と、ハフニウムシリケートからなるゲート絶縁膜9と有する本実施形態の半導体装置において、酸素導入による仕事関数の変化の実験結果を図14に示す。酸素導入前、すなわち図7におけるNチャネルMISトランジスタ60の第2ゲート電極11の状態では、その実効仕事関数はおよそ4.4eVであり、NチャネルMISトランジスタに適した値を示した。これに対し、酸素を導入した後、その仕事関数は約4.8eVまで増加し、PチャネルMISトランジスタ50に適した値をとることがわかった。
【0073】
このときの、PチャネルMISトランジスタ50の第1ゲート電極10とゲート絶縁膜9との界面付近の断面(図7に示す切断線A−A’で切断した断面)を透過型電子顕微鏡法(TEM)で観察した結果を図15に示す。図15に示す、ゲート電極とゲート絶縁膜の界面から0.5nm離れた点1において、直径約1nmに収束したTEMの電子ビームを利用したエネルギー分散型X線分光法(EDX)による局所元素分析を行った結果、Taの他に約1021cm−3の酸素が検出された。これより、ゲート電極とゲート絶縁膜の界面に約1021cm−3の酸素が局在していることがわかる。
【0074】
一方、図15のゲート電極/ゲート絶縁膜界面から1.5nm離れた点2においても酸素が検出されたが、その濃度は約1020cm−3であった。両測定点は互いに1nm離れており、直径1nmのTEM電子ビームによるEDX元素分析によればこの2点の分解能は容易に得られる。測定点1における酸素濃度は界面に析出し双極子層を形成した酸素を示しており、測定点2における酸素濃度は熱拡散によりTa粒界を拡散した原子状酸素の一部が粒界にトラップされたものを示している。
【0075】
したがって、本実施形態の半導体装置においては、図27に示すように、第1ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも1nm以下の領域での酸素濃度は1020cm−3以上、1022cm−3以下であることがわかる。これに対して、特許文献1で行われているイオン注入法を用いた場合は、図28に示すように、ゲート電極中の酸素濃度はゲート絶縁膜との界面から膜厚方向に5nm以下の領域では1020cm−3未満である。
【0076】
ここで、ゲート電極内部の実際の酸素分布は、図28に示したように界面から1nmの領域で平坦なのではなく、より界面で高濃度であり、界面から離れるに従い連続的に低下するプロファイルを持つものと推定される。TEMの電子ビームを0.2nmまで収束させ、その透過電子エネルギー損失スペクトルから、Taの結合状態を0.2nmの空間分解能で分析した。この結果、界面から0.1nm離れた箇所において、Taはほぼ完全に酸化された状態を示すことがわかった。これに対し、界面からの距離が離れるに従い、Taは酸化状態から金属状態へと連続的に遷移していくことがわかった。現在の分析技術では、Taの結合状態はわかるものの、0.2nmの空間分解能で酸素定量を行うことは不可能である為、界面から0.2nmの範囲での平均的な酸素濃度を知ることは出来ない。しかし、本実施形態の酸素分布は、界面から0.2nmの電極中において酸素濃度が最大値を示すことは確かである。
【0077】
第1実施形態におけるTa、Nb、Vのいずれかの金属、Ta、Nb、V、Ti、Zr、Hfのいずれかのシリサイドの仕事関数は、低くても4.3eV程度であり(図6参照)、従来のNシリコンゲートの仕事関数よりも0.2eV〜0.3eVほどしきい値が高くなってしまう。このため、これらの電極材料を用いた第1実施形態の半導体装置は、バルク基板上に形成したCMOSデバイスとするよりも、SOI(Silicon On Insulator)基板上に形成したCMOSデバイスとした方がより高性能なCMOSデバイスを実現できる。
【0078】
一方、La等の希土類元素のシリサイドあるいはボライドは、その仕事関数が4.0eV程度で従来のNシリコンゲートと遜色ない(図6参照)。すなわち、これらのゲート電極材料を用いた場合には、従来のバルク型CMOSデバイスへの適用が十分可能となる。
【0079】
以上説明したように、本実施形態によれば、しきい値電圧のばらつきの少ないゲート電極を有するCMOSデバイスを得ることができる。また、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するCMOSデバイスを得ることができる。また、このCOMSデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
【0080】
なお、本実施形態のゲート電極材料として、ハフニウムシリサイドを選択する場合、直方晶HfSiを主成分とすることが望ましい。第1に、HfSiは熱力学的に最も安定なハフニウムシリサイドであり、シリサイド形成後のLSI製造プロセス耐性の観点から、HfSiの組成を取ることが最も望ましいためである。第2に、本実施形態のゲート電極の構成として、酸素原子の拡散経路となるゲート電極を貫通する粒界が必要だが、熱力学的に安定なHfSiは粒成長が容易であり、結果として膜厚方向に単一粒子の構成をとりやすく、本実施形態の構成に最適なためである。
【0081】
同様の論理により、本実施形態のゲート電極材料として、ハフニウム以外の金属シリサイドを選択する場合についても、熱力学的に最も安定な組成のシリサイドを用いることが望ましい。例えば直方晶TiSi、直方晶ZrSi、六方晶TaSi、六方晶NbSi、六方晶VSi、六方晶ErSiなどである。
【0082】
このとき、前述の熱的安定性および酸素拡散経路の確保が実効的に機能する最安定シリサイド相の全体に対する比率は、最低でも50%となることが好ましい。この比率が50%以下であったとき、熱的安定性の観点からは、準安定シリサイド相と最安定シリサイド相の間で原子の移動が顕著となり、ゲート電極のモフォロジー劣化が顕在化する。また、酸素拡散経路確保の観点からは、最安定シリサイド相の比率が50%を切ることで、膜厚方向に複数の結晶粒子(最安定および準安定シリサイド相)が混在し、粒界の連続性が著しく損なわれるためである。
【0083】
(第2実施形態)
次に、本発明の第2実施形態によるCMOSデバイスを図16乃至図21を参照して説明する。本実施形態のCMOSデバイスの断面を図16に示す。
【0084】
半導体基板1に、N型ウェル領域2及びP型ウェル領域3が設けられている。N型ウェル領域2とP型ウェル領域3は、STI(Shallow Trench Isolation)構造の素子分離層4により分離される。N型ウェル領域2内には、PチャネルMISトランジスタ50が設けられ、P型ウェル領域3内には、NチャネルMISトランジスタ60が設けられている。
【0085】
PチャネルMISトランジスタ50Aは、ゲート絶縁膜9と、このゲート絶縁膜9上に設けられた第1ゲート電極10と、第1ゲート電極10の両側のN型ウェル領域2に設けられたP型エクステンション層6と、第1ゲート電極10の側部に設けられた絶縁体からなるサイドウォール層13と、サイドウォール層13の両側のN型ウェル領域2に設けられたP型拡散層5と、第1ゲート電極10上に設けられた酸素解離吸着金属層12とを備えている。P型拡散層5はP型エクステンション層6よりもN型ウェル領域2との接合深さが深くなるように構成されている。そして、P型拡散層5およびP型エクステンション層6がPチャネルMISトランジスタ50Aのソース・ドレイン領域となる。
【0086】
NチャネルMISトランジスタ60Aは、ゲート絶縁膜9と、このゲート絶縁膜9上に設けられた第2ゲート電極11と、第2ゲート電極11の両側のP型ウェル領域3に設けられたN型エクステンション層8と、第2ゲート電極11の側部に設けられた絶縁体からなるサイドウォール層13と、サイドウォール層13の両側のP型ウェル領域3に設けられたN型拡散層7とを備えている。N型拡散層7はN型エクステンション層8よりもP型ウェル領域3との接合深さが深くなるように構成されている。そして、N型拡散層7およびN型エクステンション層8がNチャネルMISトランジスタ60Aのソース・ドレイン領域となる。
【0087】
PチャネルMISトランジスタ50Aの第1ゲート電極10およびNチャネルMISトランジスタ60Aの第2ゲート電極11は、NチャネルMISトランジスタに適した仕事関数を有する電極材料として、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素の金属シリサイドが選択される。これらの材料は、仕事関数が3.8eV〜4.4eV程度であり、NチャネルMISトランジスタのしきい値電圧設定に適している(図6参照)。また、これらシリサイドは、従来のシリコンからなるゲート電極技術でCMOSトランジスタを形成した後、シリコンゲート上に堆積した金属とのシリサイド化反応によりシリコンゲートを全て金属シリサイドとなす技術(トータルシリサイデーション技術)によって形成することが可能である。
【0088】
第1実施形態で説明したように、本実施形態でも、PチャネルMISトランジスタ50AおよびNチャネルMISトランジスタ60Aに、NチャネルMISトランジスタに適した仕事関数を示すゲート電極を配し、PチャネルMISトランジスタのゲート電極へ選択的な酸素添加によって実効仕事関数を増加させている。本実施形態の半導体装置においては、第1実施形態と同様に、第1ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも1nm以下の領域での酸素濃度は1020cm−3以上、1022cm−3以下である。
【0089】
本実施形態においては、公知のトータルシリサイデーション技術によってPチャネルMISトランジスタ50AとNチャネルMISトランジスタ60Aを形成した後、PチャネルMISトランジスタ50Aの上部にのみ酸素解離吸着金属層12を形成し、酸素を選択的にPチャネルMISトランジスタ50Aの第1ゲート電極10に導入する。
【0090】
本実施形態におけるPチャネルMISトランジスタ50Aの第1ゲート電極10には、少なくともゲート絶縁膜9と接する部分に酸素が含まれている。この酸素が第1ゲート電極10を構成するカチオン原子と結合して作る電気双極子が第1ゲート電極10の実効的な仕事関数を0.4eV〜1.0eV程度増加させて4.8eV以上となす作用により、PチャネルMISトランジスタのしきい値電圧を適した値に設定可能とする。
【0091】
次に、第2実施形態によるCMOSデバイスの製造方法を図17乃至図20を参照して説明する。この製造方法は、第1および第2ゲート電極にハフニウムシリサイドを使用した場合を例にとっている。
【0092】
まず、通常のシリコンゲートトランジスタ形成プロセスによって、図17に示すようなCMOSトランジスタを形成する。シリコンゲート16、17の厚みは100nmであり、ゲート絶縁膜9はSiO換算膜厚1.0nmのSiON膜であった。P型拡散層5およびP型エクステンション層6を形成する際、PチャネルMISトランジスタ50Aのシリコンゲート16にはボロンなどのP型不純物が導入されないようにすることが必要である。このようにしないと、後のトータルシリサイデーションプロセスにおける金属−シリコン間反応がP型不純物によって大きく阻害され反応速度が低下し、PチャネルMISトランジスタのゲート電極においてきれいなトータルシリサイデーションが不可能となるためである。
【0093】
一方、NチャネルMISトランジスタ60Aのシリコンゲート17にはリンや砒素などの不純物を添加しても良い。これは、N型不純物がシリサイド反応を阻害しないことがわかっているためである。このような構成をとることで、PチャネルMISトランジスタとNチャネルMISトランジスタのトータルシリサイデーションを等速で均一に進行させることが可能となる。
【0094】
次に、図18に示するように、シリサイド化用金属、例えば本実施形態ではハフニウムからなる層18を100nmスパッタ堆積した。成膜はスパッタ法でなくとも良い。
【0095】
その後、800℃、60秒の急速熱処理によって、ハフニウム層18のハフニウムとシリコンゲート16、17を固相反応(シリサイド化反応)させる。上述したようにPチャネルMISトランジスタ50Aのシリコンゲート16はノンドープであるため、NチャネルMISトランジスタ60AとPチャネルMISトランジスタ50Aにおけるシリサイド化反応は等速で進行し、両トランジスタのゲート電極を完全に等価なハフニウムシリサイドへと変換できる。
【0096】
本実施形態の場合、ハフニウムシリサイドの主たる組成はHfSiで、結晶系は直方晶であることを、X線回折法により確認した。図19にその分析結果を示す。この実験は、先に示した条件でハフニウムとシリコンゲートを反応させて形成したハフニウムシリサイド膜を、X線回折により分析した結果である。図中に図示したとおり、直方晶HfSi2の形成を示す回折ピークが得られた。また、ハフニウムシリサイドの組成は、完成したMOSFETデバイスの断面構造の、断面TEM法によるEDX分析により確認することも可能である。また、ハフニウムシリサイドは膜厚方向に貫通した粒界を有することを、走査型電子顕微鏡(SEM)により確認した。その仕事関数は4.3eVであり、NチャネルMISトランジスタに適した仕事関数を示している。
【0097】
本実施形態ではハフニウムシリサイドの組成はHfSiであったが、NチャネルMISトランジスタに適した仕事関数を得るという目的からは、必ずしもHfSiである必要はない。しかし、下記の理由により、本実施形態のゲート電極としては、HfSiを主成分とすることが最も望ましい。第1に、HfSiは熱力学的に最も安定なハフニウムシリサイドであり、シリサイド形成後のLSI製造プロセス耐性の観点から、HfSiの組成を取ることが最も望ましいためである。第2に、本実施形態のゲート電極の構成として、酸素原子の拡散経路となるゲート電極を貫通する粒界が必要だが、熱力学的に安定なHfSiは粒成長が容易であり、結果として膜厚方向に単一粒子の構成をとりやすく、本実施形態の構成に最適なためである。同様の論理により、ハフニウム以外の金属材料についても、熱力学的に最も安定な組成のシリサイドを用いることが最も望ましい。例えば直方晶TiSi、直方晶ZrSi、六方晶TaSi、六方晶NbSi、六方晶VSi、六方晶ErSiなどである。
【0098】
金属/シリサイドの固相反応形成においては、一般に複数のシリサイド相が混在しながら化学反応が進行するため、本実施形態においても、必ずしもこのような最安定シリサイド単相にはならないことは起こりうる。このとき、前述の熱的安定性および酸素拡散経路の確保が実効的に機能する最安定シリサイド相の全体に対する比率は、最低でも50%となるよう、ハフニウム膜厚とシリコン膜厚、プロセス温度条件などを設定しなければならない。この比率が50%以下であったとき、熱的安定性の観点からは、準安定シリサイド相と最安定シリサイド相の間で原子の移動が顕著となり、ゲート電極のモフォロジー劣化が顕在化する。また、酸素拡散経路確保の観点からは、最安定シリサイド相の比率が50%を切ることで、膜厚方向に複数の結晶粒子(最安定および準安定シリサイド相)が混在し、粒界の連続性が著しく損なわれるためである。
【0099】
なお、NチャネルMISトランジスタのシリコンゲート17に予めリンなどのN型不純物を添加しておいた場合には、不純物がハフニウムシリサイド/ゲート絶縁膜界面に偏析し、実効的な仕事関数が0.25eV低下し4.05eVとなった。これはNシリコンゲートの仕事関数とほぼ同じであり、従来のバルク型CMOSデバイス、低しきい値電圧を要する高性能トランジスタなどの応用に適している。 引き続き、未反応ハフニウムを硫酸と過酸化水素水の混合薬液を用いて除去し、図20に示すように、両トランジスタは、完全に等価なハフニウムシリサイドからなるゲート電極20を有する構造を得た。
【0100】
次に、図21に示すように、PチャネルMISトランジスタの上部にのみ、酸素解離吸着金属12、本実施形態においてはPt層12を形成する。このPt層12の形成は、PチャネルMISトランジスタの領域のみ開口を有するレジストパターンを形成した後、膜厚30nmのPtをスパッタ堆積し、レジストを剥離するリフトオフ法により、図21に示す構造を実現した。
【0101】
引き続いて、酸素を含む雰囲気中で熱処理することにより、PチャネルMISトランジスタ50Aの金属シリサイド19にのみ原子状酸素を導入する。導入された原子状酸素は、第1の実施例でも詳述したように、ゲート絶縁膜との界面で双極子を形成し、金属シリサイドの実効的な仕事関数が増加し、PチャネルMISトランジスタに適した仕事関数を得ることができる。このようなプロセスを経て、図16に示すCMOSデバイスが完成する。
【0102】
ここで、図16に示すPチャネルMISトランジスタ50Aの上部に形成される酸素解離吸着金属層12(本実施形態ではPt層12)は、本実施形態の酸素処理によってもほとんど酸化されず、低い抵抗率を保っている。したがって、このまま残しても上層のデバイス層との電気接点としては全く障害にならない。もっとも平坦化の観点からこの層が有害となる場合には、例えば王水処理などによって、ゲート電極10、11を残したまま除去することは可能である。
【0103】
以上説明したように、本実施形態によれば、しきい値電圧のばらつきの少ないゲート電極を有するCMOSデバイスを得ることができる。また、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するCMOSデバイスを得ることができる。また、このCOMSデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
【0104】
(第3実施形態)
次に、本発明の第3実施形態によるCMOSデバイスを図22乃至図25を参照して説明する。本実施形態のCMOSデバイスの断面を図22に示す。
【0105】
半導体基板1内には、N型ウェル領域2及びP型ウェル領域3が配置される。N型ウェル領域2とP型ウェル領域3は、STI(Shallow Trench Isolation)構造の素子分離層4により分離される。
【0106】
N型ウェル領域2内には、PチャネルMISトランジスタ50Bが設けられ、P型ウェル領域3内には、NチャネルMISトランジスタ60Bが設けられている。
PチャネルMISトランジスタ50Bは、ゲート絶縁膜9と、このゲート絶縁膜9上に設けられた第1ゲート電極10と、第1ゲート電極10上に設けられたPシリコン層20と、第1ゲート電極10の両側のN型ウェル領域2に設けられたP型エクステンション層6と、第1ゲート電極10およびPシリコン層20の側部に設けられた絶縁体からなるサイドウォール層13と、サイドウォール層13の両側のN型ウェル領域2に設けられたP型拡散層5とを備えている。P型拡散層5はP型エクステンション層6よりもN型ウェル領域2との接合深さが深くなるように構成されている。そして、P型拡散層5およびP型エクステンション層6がPチャネルMISトランジスタ50Bのソース・ドレイン領域となる。
【0107】
NチャネルMISトランジスタ60Bは、ゲート絶縁膜9と、このゲート絶縁膜9上に設けられた第2ゲート電極11と、第2ゲート電極11上に設けられたNシリコン層21と、第2ゲート電極11の両側のP型ウェル領域3に設けられたN型エクステンション層8と、第2ゲート電極11およびNシリコン層21の側部に設けられた絶縁体からなるサイドウォール層13と、サイドウォール層13の両側のP型ウェル領域3に設けられたN型拡散層7とを備えている。N型拡散層7はN型エクステンション層8よりもP型ウェル領域3との接合深さが深くなるように構成されている。そして、N型拡散層7およびN型エクステンション層8がNチャネルMISトランジスタ60Bのソース・ドレイン領域となる。
【0108】
PチャネルMISトランジスタ50Bの第1ゲート電極10およびNチャネルMISトランジスタ60Bの第2ゲート電極11は、NチャネルMISトランジスタに適した仕事関数を有する電極材料として、Ta、Nb、V、Ti、Zr、Hf、La等の希土類元素のいずれかを含む窒化金属シリサイドを選択する。これらの材料は、仕事関数が4.0eV〜4.4eV程度であり、NチャネルMISトランジスタのしきい値電圧設定に適している。また、これらシリサイドは拡散層形成プロセス、典型的には1000℃以上の条件下でもゲート絶縁膜との反応を起こしにくいため、従来型のセルフアラインプロセスによるトランジスタ形成に耐える。したがって、図22において、Pシリコン層20およびNシリコン層21を有さない構造でも本発明の効果を得ることは可能である。しかしながら、これら窒化金属シリサイドは、従来のシリコンゲートと比較すると、耐酸化性、耐薬品性などの性能に劣る。
【0109】
そこで、図22に示したような窒化シリサイド上にシリコンゲートを配した構造を用いると、シリコンゲートの耐酸化性、耐薬品性などの性能が受け継がれ、従来型セルフアラインプロセスが適用できる。同時に、窒化金属シリサイドによる空乏化および不純物突き抜けを抑制する効果が得られる。
【0110】
なお、本実施形態の半導体装置においては、第1実施形態と同様に、第1ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも1nm以下の領域での酸素濃度は1020cm−3以上、1022cm−3以下である。
【0111】
次に、第3実施形態によるCMOSデバイスの製造方法を、図23乃至図25を参照して説明する。この製造方法は、第1および第2ゲート電極にハフニウム窒化シリサイドを使用している。
【0112】
まず、通常のプロセスによって、STI構造4、N型ウェル領域2、P型ウェル領域3を形成した後、公知のプロセスによってゲート絶縁膜9を形成する。ゲート絶縁膜9として、本実施形態例においては、SiO換算1.0nmのSiONを堆積した。引き続いて、窒化金属シリサイド層11、本実施形態においてはHfSiN層11を10nm、CVD法により堆積した後、通常のCVD法によってノンドープシリコン層22を全面に堆積し、図23に示す構造を得る。後の不純物活性化工程において、HfSiN/シリコンゲート構造が化学反応を起こさない為に、HfSiN中の窒素濃度は5at.%以上であることがもっとも望ましい。
【0113】
次に、公知の方法を用いて、ノンドープシリコン層22および窒化金属シリサイド層11をパターニングし、ゲート形状に加工した。この際、両トランジスタのゲート積層構造は全く同じ物質で構成されているので、PチャネルMISトランジスタとNチャネルMISトランジスタのゲートを一括で加工することが可能である。具体的には、図23に示す構造上にレジストパターンを形成後、通常のSiエッチングを用いてノンドープシリコン層22をパターニングする。HfSiNからなる窒化金属シリサイド層11のエッチングは、塩素系ガスで容易に行うことができる。続いて、通常のセルフアラインプロセスによりエクステンション層6,8、サイドウォール層13、拡散層5,7を形成する。このとき、エクステンション層6および拡散層5の形成の際に、PチャネルMISトランジスタ用のパターニングされたノンドープシリコン層22にP型不純物が添加され、Pシリコン層20となる。また、エクステンション層8および拡散層7の形成の際に、NチャネルMISトランジスタ用のパターニングされたノンドープシリコン層22にN型不純物が添加され、Nシリコン層21となる(図24参照)。その後、層間絶縁膜14を形成して図24に示す構造を得た。
【0114】
次に、通常のリソグラフィー技術によって、PチャネルMISトランジスタのPシリコン層20上に、酸素解離吸着金属層12、例えばWを50nm形成する。続いて、酸素を含む雰囲気で熱処理することにより、PチャネルMISトランジスタのゲート電極11のゲート絶縁膜9と接する領域に原子状酸素が添加された第1ゲート電極10を形成した(図25参照)。シリコンゲート20は結晶化し膜厚方向に貫通した粒界構造を有する。さらにHfSiN層11はNの添加によりHfシリサイドが部分結晶化した膜構造をとるが、膜厚方向に対しては網目状に粒界が貫通する構造となっている。酸素解離吸着金属層12で解離された原子状酸素はシリコンゲート20およびHfSiN層11の粒界を高速拡散する。完成したMOSFETデバイスにおけるシリコンゲート/部分結晶化HfSiN/ゲート絶縁膜積層構造を断面TEM観察した結果を図26に示す。部分結晶化HfSiNの領域で、黒いコントラストの粒状部分がHfSi結晶である。厚さ約10nmのHfSiN中を粒界が縦断していて、この部分が酸素原子の拡散経路となる。この図に示したような部分結晶化状態を得るために、HfSiN膜中の窒素濃度は30at.%以下であることが好ましい。
【0115】
なお、本実施形態のゲート電極材料として、ハフニウム窒化シリサイドを選択する場合、直方晶HfSiを主成分とする部分結晶を有することが望ましい。第1に、HfSiは熱力学的に最も安定なハフニウムシリサイドであり、シリサイド形成後のLSI製造プロセス耐性の観点から、HfSiの組成を取ることが最も望ましいためである。第2に、本実施形態のゲート電極の構成として、酸素原子の拡散経路となるゲート電極を貫通する粒界が必要だが、熱力学的に安定なHfSiは粒成長が容易であり、結果として膜厚方向に単一粒子の構成をとりやすく、本実施形態の構成に最適なためである。
【0116】
同様の論理により、本実施形態のゲート電極材料として、ハフニウム以外の窒化金属シリサイドを選択する場合についても、熱力学的に最も安定な組成のシリサイドの部分結晶を有することが望ましい。例えば直方晶TiSi、直方晶ZrSi、六方晶TaSi、六方晶NbSi、六方晶VSi、六方晶ErSiなどである。
【0117】
このとき、前述の熱的安定性および酸素拡散経路の確保が実効的に機能する最安定シリサイド相のシリサイド部分結晶に対する比率は、最低でも50%となることが好ましい。この比率が50%以下であったとき、熱的安定性の観点からは、準安定シリサイド相と最安定シリサイド相の間で原子の移動が顕著となり、ゲート電極のモフォロジー劣化が顕在化する。また、酸素拡散経路確保の観点からは、最安定シリサイド相の比率が50%を切ることで、膜厚方向に複数の結晶粒子(最安定および準安定シリサイド相)が混在し、粒界の連続性が著しく損なわれるためである。
【0118】
本実施形態では酸素解離吸着層12としてW(タングステン)が用いられるが、このWはPシリコン層20とシリサイド化反応を起こす可能性がある。すべてのWがシリサイド化してしまうと、酸素分子を解離し効率的にゲート電極のゲート絶縁膜に接する部分に酸素を輸送する効果が薄れる。そこで、本実施形態において、熱処理温度はWのシリサイド化反応が極端に進行しない600℃以下の温度で行われることが望ましい。
【0119】
この後、酸素解離吸着金属層12であるWを例えばHF水溶液などでウェットエッチングにより除去し、図22に示す構造を完成させた。
【0120】
以上説明したように、本実施形態によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するCMOSデバイスを得ることができる。また、このCOMSデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
【0121】
以上、説明したように、本発明の各実施形態によれば、しきい値電圧のばらつきの少ないゲート電極を有するCMOSデバイスを得ることができる。また、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するCMOSデバイスを得ることができるとともに、ステップ数の増加や複雑化がない製造方法を得ることができる。
【0122】
なお、上記したゲート電極に求められる仕事関数は、一般的なCMOSデバイスのNチャネルMOSFETおよびPチャネルMOSFETに対応するものを記載した。しかしながら、特殊な用途・世代の場合には、ゲート電極に求められる仕事関数について、NチャネルMOSFETとPチャネルMOSFETとで一般的な場合と逆になる場合がある。すなわち、特殊なNチャネルMOSFETのゲート電極には、一般的なPチャネルMOFETのゲート電極に求められる仕事関数が求められ、特殊なPチャネルMOSFETのゲート電極には、一般的なNチャネルMOFETのゲート電極に求められる仕事関数が求められる。
【0123】
このような特殊な用途・世代としては、例えば、45nm技術世代以降の完全空乏型SOIデバイスにおいて、LSTP(Low Standby Power)用デバイスのゲート電極に求められる仕事関数が挙げられる。この場合、上述したものと異なり、NチャネルMOSFETのゲート電極に対しては4.7eV〜5.1eV、PチャネルMOSFETのゲート電極に対しては4.2eV〜4.4eVが要求される。このような特殊な用途・世代の場合には、それに適宜対応するように本発明を適用する。
【0124】
本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0125】
【図1】本発明の一実施形態による半導体装置のゲート絶縁膜とゲート電極との界面における酸素起因の双極子形成を示す模式図。
【図2】酸素導入前のゲート絶縁膜とゲート電極との界面近傍の模式図。
【図3】本発明の一実施形態による半導体装置における仕事関数変調原理を示すエネルギーバンド図。
【図4】双極子がゲート絶縁膜とゲート電極との界面近傍に存在しない場合のエネルギーバンド図。
【図5】本発明の一実施形態に係るゲート電極とゲート絶縁膜に用いられる材料のカチオン電気陰性度を示す図。
【図6】本発明の一実施形態に係るゲート電極に用いられる材料の仕事関数を示す図。
【図7】本発明の第1実施形態による半導体装置の断面図。
【図8】第1実施形態の半導体装置の製造工程を示す断面図。
【図9】第1実施形態の半導体装置の製造工程を示す断面図。
【図10】第1実施形態の半導体装置の製造工程を示す断面図。
【図11】第1実施形態の半導体装置の製造工程を示す断面図。
【図12】第1実施形態の半導体装置の製造工程を示す断面図。
【図13】第1実施形態の半導体装置の製造工程を示す断面図。
【図14】第1実施形態の仕事関数変調効果を示す実験結果。
【図15】第1実施形態に係るゲート電極とゲート絶縁膜の界面付近の透過型電子顕微鏡で観察した結果を示す写真。
【図16】本発明の第2実施形態によるCMOSデバイスを示す断面図。
【図17】第2実施形態の半導体装置の製造工程を示す断面図。
【図18】第2実施形態の半導体装置の製造工程を示す断面図。
【図19】第2実施形態に係るゲート電極の結晶状態を示す図。
【図20】第2実施形態の半導体装置の製造工程を示す断面図。
【図21】第2実施形態の半導体装置の製造工程を示す断面図。
【図22】本発明の第3実施形態によるCMOSデバイスを示す断面図。
【図23】第3実施形態の半導体装置の製造工程を示す断面図。
【図24】第3実施形態の半導体装置の製造工程を示す断面図。
【図25】第3実施形態の半導体装置の製造工程を示す断面図。
【図26】第3実施形態の半導体装置において、ゲート電極が部分結晶化した状態の透過型電子顕微鏡で観察した結果を示す写真。
【図27】第1実施形態に係る第1ゲート電極の、ゲート絶縁膜との界面付近の酸素濃度分布を示す図。
【図28】イオン注入法を用いて、ゲート電極とゲート絶縁膜との界面付近に酸素を導入した場合のゲート電極の酸素濃度分布を示す図。
【符号の説明】
【0126】
1 半導体基板
2 N型ウェル領域
3 P型ウェル領域
4 素子分離層
5 P型拡散層
6 P型エクステンション層
7 N型拡散層
8 N型エクステンション層
9 ゲート絶縁膜
10 第1ゲート電極(酸素添加)
11 第2ゲート電極
12 酸素解離吸着金属層(W、Pt)
13 サイドウォール層
14 層間絶縁層
15 酸素拡散バリア層(SiN)




 

 


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