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半導体装置およびその製造方法 - 株式会社東芝
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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12779(P2007−12779A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−189950(P2005−189950)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 長利 完司 / 磯辺 和亜樹
要約 課題
本発明は、ロジック系のMOSトランジスタと高耐圧系のMOSトランジスタとを同一基板上に混載する半導体集積回路装置において、微細化のためのゲート電極の薄膜化にともなう高耐圧系のMOSトランジスタの耐圧の低下を防止できるようにする。

解決手段
たとえば、高耐圧系のMOSトランジスタ31は、ロジック系のMOSトランジスタ21の薄膜ゲート電極23よりも厚い、厚膜ゲート電極33を有している。厚膜ゲート電極33の側壁部分には、それぞれ、厚膜ゲート電極33の膜厚に応じた側壁長を有する厚膜ゲート側壁絶縁膜34が設けられている。また、高耐圧系のMOSトランジスタ31は、厚膜ゲート側壁絶縁膜34の側壁長に応じたLDD長を有するLDD構造35を有して構成されている。
特許請求の範囲
【請求項1】
第1のMOSトランジスタと前記第1のMOSトランジスタよりも高耐圧な第2のMOSトランジスタとを同一の半導体基板上に搭載してなる半導体装置であって、
前記第1のMOSトランジスタは、
前記半導体基板上に第1の絶縁膜を介して設けられた、第1の膜厚を有する第1のゲート電極と、
前記第1のゲート電極の側壁部分に設けられた、前記第1のゲート電極の膜厚に応じた第1の側壁長を有する第1の側壁絶縁膜と、
前記半導体基板の表面部に、前記第1の側壁絶縁膜の側壁長に応じて設けられたLDD構造の第1の拡散層領域と
を含み、
前記第2のMOSトランジスタは、
前記半導体基板上に第2の絶縁膜を介して設けられた、前記第1のゲート電極よりも厚い第2の膜厚を有する第2のゲート電極と、
前記第2のゲート電極の側壁部分に設けられた、前記第2のゲート電極の膜厚に応じた第2の側壁長を有する第2の側壁絶縁膜と、
前記半導体基板の表面部に、前記第2の側壁絶縁膜の側壁長に応じて設けられたLDD構造の第2の拡散層領域と
を含むことを特徴とする半導体装置。
【請求項2】
前記第1のゲート電極および前記第2のゲート電極は、それぞれ、単層のポリシリコンにより形成されてなることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のゲート電極は単層のポリシリコンからなり、前記第2のゲート電極は、ポリシリコン層と絶縁膜マスクとからなる積層構造を有することを特徴とする請求項1に記載の半導体装置。
【請求項4】
同一の半導体基板上に、第1のゲート電極を有する第1のMOSトランジスタと、第2のゲート電極を有し、前記第1のMOSトランジスタよりも高耐圧な第2のMOSトランジスタとを搭載してなる半導体装置の製造方法であって、
少なくとも前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上に、第1の絶縁膜を介して、前記第1のゲート電極を形成するための電極材料が第1の膜厚となるように堆積させる工程と、
少なくとも前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上に、第2の絶縁膜を介して、前記第2のゲート電極を形成するための電極材料が、前記第1の膜厚よりも厚い第2の膜厚となるように堆積させる工程と、
前記電極材料をそれぞれ加工して、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第1の膜厚を有する前記第1のゲート電極を、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第2の膜厚を有する前記第2のゲート電極を形成する工程と、
前記第1のゲート電極の側壁部分に、前記第1のゲート電極の第1の膜厚に応じた第1の側壁長を有する第1の側壁絶縁膜を形成する工程と、
前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第1の側壁絶縁膜の第1の側壁長に応じた、LDD構造の第1の拡散層領域を形成する工程と、
前記第2のゲート電極の側壁部分に、前記第2のゲート電極の第2の膜厚に応じた第2の側壁長を有する第2の側壁絶縁膜を形成する工程と、
前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第2の側壁絶縁膜の第2の側壁長に応じた、LDD構造の第2の拡散層領域を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項5】
同一の半導体基板上に、第1のゲート電極を有する第1のMOSトランジスタと、第2のゲート電極を有し、前記第1のMOSトランジスタよりも高耐圧な第2のMOSトランジスタとを搭載してなる半導体装置の製造方法であって、
少なくとも、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、第1の絶縁膜を介して、前記第1のゲート電極を形成するための電極材料が、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、第2の絶縁膜を介して、前記第2のゲート電極を形成するための電極材料が、それぞれ第1の膜厚となるように堆積させる工程と、
前記電極材料上に、前記電極材料をそれぞれ加工するための絶縁膜マスクを形成する工程と、
前記電極材料をそれぞれ加工して、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第1の膜厚を有する前記電極材料からなる前記第1のゲート電極を、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第1の膜厚を有する前記電極材料と前記絶縁膜マスクとからなる、前記第1のゲート電極よりも厚い第2の膜厚を有する前記第2のゲート電極を形成する工程と、
前記第1のゲート電極の側壁部分に、前記第1のゲート電極の第1の膜厚に応じた第1の側壁長を有する第1の側壁絶縁膜を形成する工程と、
前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第1の側壁絶縁膜の第1の側壁長に応じた、LDD構造の第1の拡散層領域を形成する工程と、
前記第2のゲート電極の側壁部分に、前記第2のゲート電極の第2の膜厚に応じた第2の側壁長を有する第2の側壁絶縁膜を形成する工程と、
前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第2の側壁絶縁膜の第2の側壁長に応じた、LDD構造の第2の拡散層領域を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関するもので、特に、CMOS(Complementary Metal Oxide Semiconductor)ロジックなどに使用されるロジック系の微細なMOSトランジスタ(低耐圧系のMOSトランジスタ)と高耐圧系のMOSトランジスタとを同一基板上に混載する半導体集積回路装置に関する。
【背景技術】
【0002】
従来、ロジック系のMOSトランジスタと高耐圧系のMOSトランジスタとを同一基板上に混載する半導体集積回路装置においては、微細化のためにゲート電極の薄膜化が行われる。しかしながら、ゲート電極の薄膜化は、高耐圧系のMOSトランジスタの耐圧の低下を招く要因となる。すなわち、ゲート電極の薄膜化にともなって、ゲート側壁絶縁膜の側壁長(膜厚)が減少する。すると、高耐圧系のMOSトランジスタのLDD長(つまり、LDD構造における、低濃度の拡散層からなるソース・ドレイン領域の、高濃度の拡散層からなるソース・ドレイン領域までの距離)を十分に稼ぐことができなくなり、耐圧が低下する。
【0003】
ここで、一般的なLDD構造は、ゲート電極に対して自己整合的に低濃度の拡散層からなるソース・ドレイン領域を形成した後に、ゲート電極の高さ(膜厚)に応じた側壁長を有して形成されるゲート側壁絶縁膜をマスクに、高濃度の拡散層からなるソース・ドレイン領域を自己整合的に形成することによって実現される。そのため、LDD長はゲート側壁絶縁膜の側壁長に左右され、ゲート側壁絶縁膜の側壁長はゲート電極の膜厚に左右される。
【0004】
また、ロジック系のMOSトランジスタと高耐圧系のMOSトランジスタとを同一基板上に混載する半導体集積回路装置の場合、工程数の削減のため、通常、ロジック系のMOSトランジスタのゲート電極と高耐圧系のMOSトランジスタのゲート電極とを同一工程により同時に形成するようになっている。そのため、高耐圧系のMOSトランジスタのゲート電極だけを厚く形成することができない。
【0005】
このように、ゲート電極の薄膜化は、ロジック系のMOSトランジスタにとっては微細化・高性能化に有利であるものの、高耐圧系のMOSトランジスタにとっては必要な耐圧を確保できなくなるという問題があった。
【0006】
なお、記憶素子と電界効果トランジスタとが同一基板上に形成された不揮発性半導体記憶装置において、低耐圧トランジスタのゲート電極を、ポリシリコンを積層した構造により形成するようにした構成が既に知られている(たとえば、特許文献1参照)。
【特許文献1】特開平10−326881号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、上記の問題点を解決すべくなされたもので、低耐圧系のMOSトランジスタと高耐圧系のMOSトランジスタとを同一基板上に混載してなるものにおいて、微細化とともに、高耐圧系のMOSトランジスタの耐圧を十分に確保することが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【0008】
本願発明の一態様によれば、第1のMOSトランジスタと前記第1のMOSトランジスタよりも高耐圧な第2のMOSトランジスタとを同一の半導体基板上に搭載してなる半導体装置であって、前記第1のMOSトランジスタは、前記半導体基板上に第1の絶縁膜を介して設けられた、第1の膜厚を有する第1のゲート電極と、前記第1のゲート電極の側壁部分に設けられた、前記第1のゲート電極の膜厚に応じた第1の側壁長を有する第1の側壁絶縁膜と、前記半導体基板の表面部に、前記第1の側壁絶縁膜の側壁長に応じて設けられたLDD構造の第1の拡散層領域とを含み、前記第2のMOSトランジスタは、前記半導体基板上に第2の絶縁膜を介して設けられた、前記第1のゲート電極よりも厚い第2の膜厚を有する第2のゲート電極と、前記第2のゲート電極の側壁部分に設けられた、前記第2のゲート電極の膜厚に応じた第2の側壁長を有する第2の側壁絶縁膜と、前記半導体基板の表面部に、前記第2の側壁絶縁膜の側壁長に応じて設けられたLDD構造の第2の拡散層領域とを含むことを特徴とする半導体装置が提供される。
【0009】
また、本願発明の一態様によれば、同一の半導体基板上に、第1のゲート電極を有する第1のMOSトランジスタと、第2のゲート電極を有し、前記第1のMOSトランジスタよりも高耐圧な第2のMOSトランジスタとを搭載してなる半導体装置の製造方法であって、少なくとも前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上に、第1の絶縁膜を介して、前記第1のゲート電極を形成するための電極材料が第1の膜厚となるように堆積させる工程と、少なくとも前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上に、第2の絶縁膜を介して、前記第2のゲート電極を形成するための電極材料が、前記第1の膜厚よりも厚い第2の膜厚となるように堆積させる工程と、前記電極材料をそれぞれ加工して、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第1の膜厚を有する前記第1のゲート電極を、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第2の膜厚を有する前記第2のゲート電極を形成する工程と、前記第1のゲート電極の側壁部分に、前記第1のゲート電極の第1の膜厚に応じた第1の側壁長を有する第1の側壁絶縁膜を形成する工程と、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第1の側壁絶縁膜の第1の側壁長に応じた、LDD構造の第1の拡散層領域を形成する工程と、前記第2のゲート電極の側壁部分に、前記第2のゲート電極の第2の膜厚に応じた第2の側壁長を有する第2の側壁絶縁膜を形成する工程と、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第2の側壁絶縁膜の第2の側壁長に応じた、LDD構造の第2の拡散層領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【0010】
さらに、本願発明の一態様によれば、同一の半導体基板上に、第1のゲート電極を有する第1のMOSトランジスタと、第2のゲート電極を有し、前記第1のMOSトランジスタよりも高耐圧な第2のMOSトランジスタとを搭載してなる半導体装置の製造方法であって、少なくとも、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、第1の絶縁膜を介して、前記第1のゲート電極を形成するための電極材料が、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、第2の絶縁膜を介して、前記第2のゲート電極を形成するための電極材料が、それぞれ第1の膜厚となるように堆積させる工程と、前記電極材料上に、前記電極材料をそれぞれ加工するための絶縁膜マスクを形成する工程と、前記電極材料をそれぞれ加工して、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第1の膜厚を有する前記電極材料からなる前記第1のゲート電極を、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面上には、前記第1の膜厚を有する前記電極材料と前記絶縁膜マスクとからなる、前記第1のゲート電極よりも厚い第2の膜厚を有する前記第2のゲート電極を形成する工程と、前記第1のゲート電極の側壁部分に、前記第1のゲート電極の第1の膜厚に応じた第1の側壁長を有する第1の側壁絶縁膜を形成する工程と、前記第1のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第1の側壁絶縁膜の第1の側壁長に応じた、LDD構造の第1の拡散層領域を形成する工程と、前記第2のゲート電極の側壁部分に、前記第2のゲート電極の第2の膜厚に応じた第2の側壁長を有する第2の側壁絶縁膜を形成する工程と、前記第2のMOSトランジスタの形成領域に対応する、前記半導体基板の表面部に、前記第2の側壁絶縁膜の第2の側壁長に応じた、LDD構造の第2の拡散層領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0011】
上記の構成により、低耐圧系のMOSトランジスタと高耐圧系のMOSトランジスタとを同一基板上に混載してなるものにおいて、微細化のためのゲート電極の薄膜化にともなう耐圧の低下を防止できるようになるため、微細化とともに、高耐圧系のMOSトランジスタの耐圧を十分に確保することが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施の形態について図面を参照して説明する。
【0013】
[第1の実施形態]
図1は、この発明の第1の実施形態にしたがった、半導体集積回路装置(半導体装置)の基本構成を示すものである。なお、この第1の実施形態では、ロジック系の微細なMOS(Metal Oxide Semiconductor)トランジスタと高耐圧系のMOSトランジスタとを同一基板上に混載してなる構成の半導体集積回路装置において、微細化のためのゲート電極の薄膜化にともなう高耐圧系のMOSトランジスタの耐圧の低下を防止できるようにした場合について説明する。
【0014】
図1に示すように、たとえば、半導体基板(Si基板)11上には、第1のMOSトランジスタであるロジック系の微細なMOSトランジスタ(低耐圧系のMOSトランジスタ)21と、このロジック系のMOSトランジスタ21よりも高耐圧な、第2のMOSトランジスタである高耐圧系のMOSトランジスタ31とが搭載されている。
【0015】
すなわち、上記ロジック系のMOSトランジスタ21の形成領域(薄膜エリア)に対応する、上記半導体基板11の表面上には、薄いゲート酸化膜(第1の絶縁膜)22を介して、第1の膜厚を有する薄膜ゲート電極(第1のゲート電極)23が形成されている。この薄膜ゲート電極23は、たとえば単層のポリシリコンにより形成されている。そして、上記薄膜ゲート電極23の側壁部分には、それぞれ、上記薄膜ゲート電極23の膜厚に応じた第1の側壁長を有する薄膜ゲート側壁絶縁膜(第1の側壁絶縁膜)24が設けられている。
【0016】
また、薄膜エリアに対応する上記半導体基板11の表面部には、第1の拡散層領域であるLDD(Lightly Doped Drain)構造25が形成されている。このLDD構造25は、上記薄膜ゲート側壁絶縁膜24の側壁長に応じたLDD長を有する、低濃度の拡散層からなる第1のソース・ドレイン領域25aと、この第1のソース・ドレイン領域25a内に設けられた、高濃度の拡散層からなる第2のソース・ドレイン領域25bとを有して構成されている。
【0017】
なお、LDD長とは、上記LDD構造25における、上記第1のソース・ドレイン領域25aの一端から、その内部に設けられた上記第2のソース・ドレイン領域25bの一端までの距離のことを指す。
【0018】
一方、上記高耐圧系のMOSトランジスタ31の形成領域(厚膜エリア)に対応する、上記半導体基板11の表面上には、厚いゲート酸化膜(第2の絶縁膜)32を介して、上記薄膜ゲート電極23よりも厚い、第2の膜厚を有する厚膜ゲート電極(第2のゲート電極)33が形成されている。この厚膜ゲート電極33は、たとえば単層のポリシリコンにより形成されている。そして、上記厚膜ゲート電極33の側壁部分には、それぞれ、厚膜ゲート電極33の膜厚に応じた第2の側壁長を有する厚膜ゲート側壁絶縁膜(第2の側壁絶縁膜)34が設けられている。
【0019】
また、厚膜エリアに対応する上記半導体基板11の表面部には、第2の拡散層領域であるLDD構造35が形成されている。このLDD構造35は、上記厚膜ゲート側壁絶縁膜34の側壁長に応じたLDD長を有する、低濃度の拡散層からなる第1のソース・ドレイン領域35aと、この第1のソース・ドレイン領域35a内に設けられた、高濃度の拡散層からなる第2のソース・ドレイン領域35bとを有して構成されている。
【0020】
なお、LDD長とは、上記LDD構造35における、上記第1のソース・ドレイン領域35aの一端から、その内部に設けられた上記第2のソース・ドレイン領域35bの一端までの距離のことを指す。
【0021】
このように、同一の半導体基板11上にそれぞれ搭載される、ロジック系の微細なMOSトランジスタ21は薄膜ゲート電極23を有して形成され、高耐圧系のMOSトランジスタ31は、ロジック系のMOSトランジスタ21の薄膜ゲート電極23よりも厚く形成された厚膜ゲート電極33を有して形成されている。
【0022】
上記したように、高耐圧系のMOSトランジスタ31の厚膜ゲート電極33を、ロジック系のMOSトランジスタ21の薄膜ゲート電極23よりも厚膜化するようにしている。これにより、微細化のためのゲート電極の薄膜化によらず、LDD構造35を形成するためのゲート側壁絶縁膜34の側壁長の増加にともなって、LDD長を十分に稼ぐことが可能となる。したがって、ロジック系のMOSトランジスタ21の微細化とともに、微細化のためのゲート電極の薄膜化にともなう高耐圧系のMOSトランジスタ31の耐圧の低下を防止できるようになるものである。
【0023】
次に、上記した構成の半導体集積回路装置の製造方法について説明する。まず、半導体基板11の表面部に対して、素子分離用絶縁膜の形成による素子形成領域(アクティブエリア)の画定、および、ダミー酸化膜を介して、アクティブエリアに対するイオンインプラによるチャネルの形成などが、あらかじめ行われる(いずれも図示していない)。
【0024】
続いて、上記ダミー酸化膜を剥離した後、たとえば、アクティブエリアに対応する上記半導体基板11の上面に、上記厚いゲート酸化膜32となる酸化膜32a、および、上記厚膜ゲート電極33となる電極材料(本実施形態の場合、単層のポリシリコン膜)33aを、それぞれ所望の膜厚(第2の膜厚)となるように順に形成する。また、アクティブエリアのうち、たとえば、上記厚膜エリアに対応する上記電極材料33a上にのみ、リソグラフィー工程により、上記高耐圧系のMOSトランジスタ31の形成領域をカバーするためのフォトレジスト膜からなるレジストパターン41を形成する(以上、図2参照)。
【0025】
続いて、上記レジストパターン41をマスクに、上記薄膜エリアに対応する上記電極材料33aおよび上記酸化膜32aを除去し、上記半導体基板11の表面部を露出させる。その後、上記レジストパターン41を除去する(以上、図3参照)。
【0026】
続いて、アクティブエリアに対し、たとえば、上記薄いゲート酸化膜22となる酸化膜22a、および、上記薄膜ゲート電極23となる電極材料(本実施形態の場合、単層のポリシリコン膜)23aを、それぞれ所望の膜厚(第1の膜厚)となるように順に形成する。この場合、上記酸化膜22aおよび上記電極材料23aは、上記厚膜エリアにおいては上記電極材料33a上に、上記薄膜エリアにおいては上記半導体基板11の上面に、それぞれ形成される。また、アクティブエリアのうち、たとえば、上記薄膜エリアに対応する上記電極材料23a上にのみ、リソグラフィー工程により、上記ロジック系のMOSトランジスタ21の形成領域をカバーするためのレジストパターン42を形成する(以上、図4参照)。
【0027】
続いて、上記レジストパターン42をマスクに、上記厚膜エリアに対応する上記電極材料23aおよび上記酸化膜22aを除去し、上記電極材料33aの表面部を露出させる。その後、上記レジストパターン42を除去する(以上、図5参照)。
【0028】
続いて、上記薄膜エリアに対応する上記電極材料23a上に、薄膜ゲート電極23を加工するためのレジストパターン43を、また、上記厚膜エリアに対応する上記電極材料33a上に、厚膜ゲート電極33を加工するためのレジストパターン44を、それぞれリソグラフィー工程により形成する(図6参照)。
【0029】
続いて、上記レジストパターン43,44をマスクに、それぞれ、上記電極材料23a,33aを加工する。これにより、上記薄膜エリアにおいては、薄いゲート酸化膜22を介して薄膜ゲート電極23が、また、上記厚膜エリアにおいては、厚いゲート酸化膜32を介して厚膜ゲート電極33が、それぞれ形成される。その後、上記レジストパターン43,44を除去する(以上、図7参照)。
【0030】
続いて、アクティブエリアのうち、たとえば、上記厚膜エリアにのみ、リソグラフィー工程により、上記高耐圧系のMOSトランジスタ31の形成領域をカバーするためのレジストパターン45を形成する。そして、上記薄膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造25を形成するための第1のソース・ドレイン領域25aを形成する。この場合、上記第1のソース・ドレイン領域25aは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート電極23に対して自己整合的に形成される(以上、図8参照)。
【0031】
続いて、上記薄膜エリアに対応する、上記半導体基板11の表面上に絶縁膜を堆積させた後、エッチング工程により、上記薄膜ゲート電極23の側壁部分に、それぞれ、薄膜ゲート電極23の膜厚に応じた第1の側壁長を有する薄膜ゲート側壁絶縁膜24を形成する(図9参照)。
【0032】
続いて、上記薄膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造25を形成するための第2のソース・ドレイン領域25bを形成する。この場合、上記第2のソース・ドレイン領域25bは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート側壁絶縁膜24に対して自己整合的に形成される(図10参照)。これにより、上記半導体基板11上に、図1に示した構成のロジック系のMOSトランジスタ21が形成される。
【0033】
続いて、上記レジストパターン45を除去した後、今度は、上記薄膜エリアにのみ、リソグラフィー工程により、上記ロジック系のMOSトランジスタ21の形成領域をカバーするためのレジストパターン46を形成する。そして、上記厚膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造35を形成するための第1のソース・ドレイン領域35aを形成する。この場合、上記第1のソース・ドレイン領域35aは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート電極33に対して自己整合的に形成される(以上、図11参照)。
【0034】
続いて、上記厚膜エリアに対応する、上記半導体基板11の表面上に絶縁膜を堆積させた後、エッチング工程により、上記厚膜ゲート電極33の側壁部分に、それぞれ、厚膜ゲート電極33の膜厚に応じた第2の側壁長を有する厚膜ゲート側壁絶縁膜34を形成する(図12参照)。
【0035】
続いて、上記厚膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造35を形成するための第2のソース・ドレイン領域35bを形成する。この場合、上記第2のソース・ドレイン領域35bは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート側壁絶縁膜34に対して自己整合的に形成される(図13参照)。これにより、上記半導体基板11上に、図1に示した構成の高耐圧系のMOSトランジスタ31が形成される。
【0036】
最後に、上記レジストパターン46を除去することにより、図1に示した、ロジック系のMOSトランジスタ21と高耐圧系のMOSトランジスタ31とを同一の半導体基板11上に混載してなる構成の半導体集積回路装置が完成する。
【0037】
上記の構成によれば、厚膜ゲート電極33の高さに応じて厚膜ゲート側壁絶縁膜34の側壁長を自由に制御できるため、高耐圧系のMOSトランジスタ31の性能を任意に変更できるなど、性能の微調整が容易である。
【0038】
なお、上述した製造プロセスはほんの一例であり、本実施形態は上記の手順に限定されるものではない。たとえば、各MOSトランジスタ21,31の導電型(N型またはP型)や両ゲート電極23,33の膜厚、あるいは、LDD構造25,35を形成するための不純物種とその濃度などに応じて、適宜、最良の手順が選択される。
【0039】
また、厚膜ゲート電極33も単層のポリシリコンを用いて形成する場合に限らず、たとえば、厚膜化するための各種の構造が適用できる。
【0040】
[第2の実施形態]
図14は、この発明の第2の実施形態にしたがった、半導体集積回路装置(半導体装置)の基本構成を示すものである。なお、この第2の実施形態では、ロジック系の微細なMOSトランジスタ(低耐圧系のMOSトランジスタ)と高耐圧系のMOSトランジスタとを同一基板上に混載してなる構成の半導体集積回路装置において、高耐圧系のMOSトランジスタの厚膜ゲート電極をポリシリコン層と絶縁膜マスクとの積層構造とすることにより、微細化のためのゲート電極の薄膜化にともなう高耐圧系のMOSトランジスタの耐圧の低下を防止できるようにした場合について説明する。また、同一部分には同一符号を付して、詳しい説明は割愛する。
【0041】
すなわち、本実施形態においては、たとえば図14に示すように、高耐圧系のMOSトランジスタ31の厚膜ゲート電極33’が、ポリシリコン層33a上にSiO2 膜などからなるハードマスク(絶縁膜マスク)33bを積層してなる構造となっている。これにより、高耐圧系のMOSトランジスタ31の厚膜ゲート電極33’を、ロジック系のMOSトランジスタ21の薄膜ゲート電極23よりも厚膜化して、微細化のためのゲート電極の薄膜化にともなう高耐圧系のMOSトランジスタ31の耐圧の低下を防止する構成となっている。
【0042】
次に、上記した構成の半導体集積回路装置の製造方法について説明する。まず、半導体基板11の表面部に対して、素子分離用絶縁膜の形成による素子形成領域(アクティブエリア)の画定、および、ダミー酸化膜を介して、アクティブエリアに対するイオンインプラによるチャネルの形成などが、あらかじめ行われる(いずれも図示していない)。
【0043】
続いて、上記ダミー酸化膜を剥離した後、たとえば、アクティブエリアに対応する上記半導体基板11の上面に、酸化膜51を所望の厚さとなるように形成する。また、厚膜エリアに対応する上記酸化膜51上にのみ、リソグラフィー工程により、上記高耐圧系のMOSトランジスタ31の形成領域をカバーするためのフォトレジスト膜からなるレジストパターン52を形成する(以上、図15参照)。
【0044】
続いて、上記レジストパターン52をマスクに、ロジック系のMOSトランジスタ21の形成領域(薄膜エリア)に対応する上記酸化膜51を除去し、上記半導体基板11の表面部を露出させる。その後、上記レジストパターン52を除去する(以上、図16参照)。
【0045】
続いて、アクティブエリアに対し、たとえば、薄いゲート酸化膜22となる酸化膜22aを形成する(図17参照)。これにより、薄膜エリアにおいては、上記半導体基板11の表面上に所望の膜厚(第1の膜厚)の薄いゲート酸化膜22が形成される。一方、厚膜エリアにおいては、上記半導体基板11の表面上に、上記酸化膜51と上記酸化膜22aとからなる、所望の膜厚(第2の膜厚)の厚いゲート酸化膜32’が形成される。
【0046】
続いて、アクティブエリアに対し、たとえば、薄膜ゲート電極23および上記ポリシリコン層33aとなる電極材料23aと、上記ハードマスク33bとなる酸化膜53とを、それぞれ所望の膜厚となるように順に形成する(図18参照)。
【0047】
続いて、薄膜エリアに対応する上記酸化膜53上に、上記酸化膜53を加工するためのレジストパターン54aを、また、厚膜エリアに対応する上記酸化膜53上に、上記酸化膜53を加工するためのレジストパターン54bを、それぞれ形成する。そして、上記レジストパターン54a,54bをマスクに、上記酸化膜53をそれぞれエッチングする。これにより、薄膜エリアおよび厚膜エリアの対応する部位に、それぞれ、上記酸化膜53からなるハードマスク33b,33bが形成される(以上、図19参照)。なお、厚膜エリアにおける上記ハードマスク33bは、上記厚膜ゲート電極33’を構成するハードマスクとなる。
【0048】
続いて、上記レジストパターン54a,54bを削除した後、今度は、上記ハードマスク33b,33bをマスクに、それぞれ、上記電極材料23aをパターニングする(図20参照)。これにより、上記厚膜エリアにおいては、上記電極材料23aからなる上記ポリシリコン層33aが形成される。その結果、厚いゲート酸化膜32’を介して、上記ポリシリコン層33aと上記ハードマスク33bとを積層してなる構成の厚膜ゲート電極33’が形成される。
【0049】
続いて、アクティブエリアのうち、たとえば、上記厚膜エリアにのみ、リソグラフィー工程により、上記高耐圧系のMOSトランジスタ31の形成領域をカバーするためのレジストパターン55を形成する。そして、上記薄膜エリアにおける上記ハードマスク33bだけを、削除する(以上、図21参照)。これにより、上記薄膜エリアにおいては、薄いゲート酸化膜22を介して、上記電極材料23aからなる薄膜ゲート電極23が形成される。
【0050】
続いて、上記薄膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造25を形成するための第1のソース・ドレイン領域25aを形成する。この場合、上記第1のソース・ドレイン領域25aは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート電極23に対して自己整合的に形成される(以上、図22参照)。
【0051】
続いて、上記薄膜エリアに対応する、上記半導体基板11の表面上に絶縁膜を堆積させた後、エッチング工程により、上記薄膜ゲート電極23の側壁部分に、それぞれ、薄膜ゲート電極23の膜厚に応じた第1の側壁長を有する薄膜ゲート側壁絶縁膜24を形成する。そして、上記薄膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造25を形成するための第2のソース・ドレイン領域25bを形成する。この場合、上記第2のソース・ドレイン領域25bは、所定の濃度および所定の深さを有するとともに、上記薄膜ゲート側壁絶縁膜24に対して自己整合的に形成される(以上、図23参照)。これにより、上記半導体基板11上に、図14に示した構成のロジック系のMOSトランジスタ21が形成される。
【0052】
続いて、上記レジストパターン55を除去した後、今度は、上記薄膜エリアにのみ、リソグラフィー工程により、上記ロジック系のMOSトランジスタ21の形成領域をカバーするためのレジストパターン56を形成する。そして、上記厚膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造35を形成するための第1のソース・ドレイン領域35aを形成する。この場合、上記第1のソース・ドレイン領域35aは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート電極33’に対して自己整合的に形成される(以上、図24参照)。
【0053】
続いて、上記厚膜エリアに対応する、上記半導体基板11の表面上に絶縁膜を堆積させた後、エッチング工程により、上記厚膜ゲート電極33’の側壁部分に、それぞれ、厚膜ゲート電極33’の膜厚に応じた第2の側壁長を有する厚膜ゲート側壁絶縁膜34を形成する。そして、上記厚膜エリアに対応する、上記半導体基板11の表面部に、イオン注入法により、上記LDD構造35を形成するための第2のソース・ドレイン領域35bを形成する。この場合、上記第2のソース・ドレイン領域35bは、所定の濃度および所定の深さを有するとともに、上記厚膜ゲート側壁絶縁膜34に対して自己整合的に形成される(図25参照)。これにより、上記半導体基板11上に、図14に示した構成の高耐圧系のMOSトランジスタ31が形成される。
【0054】
最後に、上記レジストパターン56を除去することにより、図14に示した、ロジック系のMOSトランジスタ21と高耐圧系のMOSトランジスタ31とを同一の半導体基板11上に混載してなる構成の半導体集積回路装置が完成する。
【0055】
このような構成によっても、微細化のためのゲート電極の薄膜化にともなう高耐圧系のMOSトランジスタ31の耐圧の低下を防止できるとともに、厚膜ゲート電極33’の高さを変えることによって、高耐圧系のMOSトランジスタ31の性能の微調整が容易に可能である。
【0056】
特に、薄膜ゲート電極23およびポリシリコン層33aの形成にともなう電極材料23aの加工性に関しては、薄膜ゲート電極23および厚膜ゲート電極33を形成するための電極材料23a,33a間に膜厚差がある第1の実施形態の場合よりも優れる。
【0057】
なお、本実施形態の場合も、上述した製造プロセスは一例であり、上記の手順に限定されるものではない。
【0058】
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0059】
【図1】本発明の第1の実施形態にしたがった、半導体集積回路装置の基本構成を示す断面図。
【図2】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図3】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図4】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図5】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図6】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図7】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図8】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図9】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図10】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図11】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図12】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図13】図1に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図14】本発明の第2の実施形態にしたがった、半導体集積回路装置の基本構成を示す断面図。
【図15】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図16】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図17】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図18】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図19】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図20】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図21】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図22】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図23】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図24】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【図25】図14に示した半導体集積回路装置の製造方法について説明するために示す工程断面図。
【符号の説明】
【0060】
11…半導体基板(Si基板)、21…ロジック系の微細なMOSトランジスタ、22…薄いゲート酸化膜、23…薄膜ゲート電極、24…薄膜ゲート側壁絶縁膜、25…LDD構造、25a…第1のソース・ドレイン領域、25b…第2のソース・ドレイン領域、31…高耐圧系のMOSトランジスタ、32,32’…厚いゲート酸化膜、33,33’…厚膜ゲート電極、33a…ポリシリコン層、33b…ハードマスク、34…厚膜ゲート側壁絶縁膜、35…LDD構造、35a…第1のソース・ドレイン領域、35b…第2のソース・ドレイン領域。




 

 


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