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発明の名称 スタンダードセル方式の半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12694(P2007−12694A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−188468(P2005−188468)
出願日 平成17年6月28日(2005.6.28)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 小林 胤雄 / 木下 浩一
要約 課題
半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去することを最も主要な特徴とする。

解決手段
半導体チップの合成部に形成され、能動素子が設けられた回路領域12と、回路領域12に電源電圧を供給する電源配線が形成された電源配線領域13と、電源配線領域内に形成され、電源配線に乗るノイズを除去する容量素子14とを具備する。
特許請求の範囲
【請求項1】
合成部及びカスタム部を有する半導体チップと、
上記半導体チップの合成部に形成され、能動素子が設けられた回路領域と、
少なくとも上記回路領域の周辺部に形成され、上記回路領域に電源電圧を供給する電源配線が設けられた電源配線領域と、
上記電源配線領域に形成され、上記電源配線に乗るノイズを除去する容量素子
とを具備したことを特徴とするスタンダードセル方式の半導体集積回路装置。
【請求項2】
前記回路領域には複数のスタンダードセルが形成されていることを特徴する請求項1記載のスタンダードセル方式の半導体集積回路装置。
【請求項3】
前記回路領域にはDRAM回路及びロジック回路からなる混載回路が形成されていることを特徴する請求項1記載のスタンダードセル方式の半導体集積回路装置。
【請求項4】
前記容量素子はMOSトランジスタからなることを特徴する請求項1記載のスタンダードセル方式の半導体集積回路装置。
【請求項5】
前記容量素子はデイープトレンチ型の容量素子からなることを特徴する請求項1記載のスタンダードセル方式の半導体集積回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体チップ内に電源デカップリング用の容量素子が形成されたスタンダードセル方式の半導体集積回路装置に関する。
【背景技術】
【0002】
近年、半導体集積回路(LSI)装置の回路規模が急激に増大しており、半導体チップに流れる電流が増大している。加えて、電源電圧が下がってきており、高性能な半導体集積回路装置では、回路動作不良やパフォーマンス劣化を防ぐために、電源に乗るノイズの対策が重要になっている。
【0003】
このような電源ノイズの対策として、従来では、半導体チップのパッケージに容量素子を外付けする、半導体チップ内に上部電極としてメタル配線を使用した容量素子を形成する、回路ブロック相互間の隙間にMOSトランジスタを用いた容量素子を形成する、等の方法がとられている。
【0004】
しかし、回路動作不良やパフォーマンス劣化を防ぐためには、電源に乗るノイズを除去するための容量素子をMOSトランジスタの近傍に配置する必要がある。
【0005】
さらに、DRAM(Dynamic Random Access Memory)回路及びロジック回路を混載したいわゆるeDRAM(embedded DRAM)回路の場合、従来では、容量素子として使用されるDT(Deep Trench)もDRAM回路の設計ルールに合わせて形成されている。一般に、DRAM回路は、ロジック回路で用いられる電源電圧よりも高い電源電圧で動作するように設計される。このため、容量素子としてのDTとロジック回路は接近して配置できない。DTをロジック回路の電源デカップリング用の容量素子として使用する場合には、DTとロジック回路は接近して配置する必要があるが、この設計ルールの制約のため、DTとロジック回路の間に間隔が空き、電源デカップリング用としての容量の特性が劣化する上、半導体チップのレイアウトが大きくなり、チップサイズが大きくなる。
【0006】
なお、特許文献1には、電源電圧配線と接地電圧配線の両配線下に容量素子が形成された半導体集積回路装置が記載されている。
【特許文献1】特開2000−101022号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
この発明は上記のような事情を考慮してなされたものであり、その目的は、半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去できるスタンダードセル方式の半導体集積回路装置を提供することである。
【課題を解決するための手段】
【0008】
この発明のスタンダードセル方式の半導体集積回路装置は、合成部及びカスタム部を有する半導体チップと、上記半導体チップの合成部に形成され、能動素子が設けられた回路領域と、少なくとも上記回路領域の周辺部に形成され、上記回路領域に電源電圧を供給する電源配線が設けられた電源配線領域と、上記電源配線領域に形成され、上記電源配線に乗るノイズを除去する容量素子とを具備している。
【発明の効果】
【0009】
この発明のスタンダードセル方式の半導体集積回路装置によれば、半導体チップのチップサイズの増大を伴わないで、電源配線に乗るノイズを効果的に除去できる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照してこの発明を実施の形態により説明する。
【0011】
図1は、この発明の第1の実施形態に係るスタンダードセル方式の半導体集積回路装置のパターン平面図である。スタンダードセル方式の半導体集積回路装置では、半導体チップ上に合成部とカスタム部とが形成される。合成部とは自動配置用のCADツールを用いて回路パターンが自動的に生成される部分であり、カスタム部とは手動により回路パターンが生成される部分である。CADツールを用いて生成される合成部は面積的に無駄が生じ易いのに比べ、手動により生成されるカスタム部は無駄な面積が生じない。図1は、半導体チップの合成部の部分のみを抽出して示している。
【0012】
半導体チップの中央部には複数のスタンダードセルアレイ11が形成される回路領域12が配置されている。本例では、この回路領域12には、複数のスタンダードセルアレイ11が二列分形成されている。各スタンダードセルアレイ11にはそれぞれ、後述するように、能動素子として例えばMOSトランジスタが複数形成されている。また、上記回路領域12を囲むと共に二列に配置されたスタンダードセルアレイ11の相互間には、複数の各スタンダードセルアレイ11に対して、高電位(Vdd)の電圧及び接地電圧(Gnd)からなる電源電圧を供給する一対の電源配線が設けられる電源配線領域13が形成されている。
【0013】
さらに、上記電源配線領域13の下部には、上記一対の電源配線に乗るノイズを除去する電源デカップリング用の複数の容量素子14が形成されている。これら複数の容量素子14は、図2の等価回路図に示すように、高電位(Vdd)用の電源配線21と接地電圧(Gnd)用の電源配線22との間に並列に接続されるように配線される。なお、図2において、23は回路領域12に配置される複数のスタンダードセルアレイ11を用いて構成される回路を示しており、この回路23は上記一対の電源配線21、22間の電圧で動作する。
【0014】
この第1の実施形態による半導体集積回路装置では、電源配線領域13の下部に、一対の電源配線に乗るノイズを除去する電源デカップリング用の容量素子14が形成されている。このため、容量素子14を、能動素子例えばMOSトランジスタの近傍に配置することができ、これにより一対の電源配線21、22に乗るノイズを効果的に除去することができる。
【0015】
しかも、容量素子14を、合成部の電源配線領域13の下部に形成するようにしたので、これら容量素子14を形成するためのチップ上の余分なスペースは不要であり、半導体チップのチップサイズの増大を伴わないで容量素子14が形成できる。
【0016】
図3は、図1中のスタンダードセルアレイ11内のスタンダードセルの具体的な構成を、一対の電源配線と共に示すパターン平面図である。
【0017】
スタンダードセル30は、互いに隣接して設けられたNウエル領域(N-Well)31とPウエル領域(P-Well)32とを有する。Nウエル領域31には、PMOSトランジスタのソース、ドレインとなる複数のN型拡散領域33が形成されている。また、Pウエル領域32には、NMOSトランジスタのソース、ドレインとなる複数のP型拡散領域34が形成されている。そして、一対のN型拡散領域33相互間及び一対のP型拡散領域34相互間を連続するようにMOSトランジスタのゲート電極35が形成される。
【0018】
また、高電位(Vdd)用の電源配線21の下部には、上記Nウエル領域31を電源配線21と電気的に接続するためのN型拡散領域36が形成されており、このN型拡散領域36は複数のコンタクト部37を介して電源配線21と接続されている。同様に、接地電位(Gnd)用の電源配線22の下部には、上記Pウエル領域32を電源配線22と電気的に接続するためのP型拡散領域38が形成されており、このP型拡散領域38は複数のコンタクト部39を介して電源配線22と接続されている。
【0019】
図1中の容量素子14は、電源配線21、22下部のN型拡散領域36またはP型拡散領域38が形成されていない個所に形成される。上記容量素子14として、小さな形状の容量素子を複数個形成し、これらを並列に接続して構成してもよい。
【0020】
図4は、上記電源配線21、22の下部に形成される容量素子14の一例を示しており、図4(a)はパターン平面図、図4(b)は断面図である。この容量素子は、ソース41、ドレイン42、ゲート絶縁膜43及びゲート電極44が設けられたMOSトランジスタ45が用いられており、ソース41とドレイン42が短絡されている。そして、ソース・ドレイン共通接続ノードAとゲート電極ノードBとの間に寄生的に発生している容量が容量素子14として利用される。上記したように複数個の容量素子を形成して並列接続する場合には、図4に示すような構成のMOSトランジスタが複数個形成される。
【0021】
図5は、上記電源配線21、22の下部に形成される容量素子14の他の例を示しており、図5(a)はパターン平面図、図5(b)は断面図である。この容量素子は、基板に形成されたDT(Deep Trench)51の内周面上にキャパシタ絶縁膜52を介して導電体層53が形成されたDTキャパシタであり、導電体層53のノードAと基板の内部に形成されたディープウエル54のノードBとの間に発生している容量が容量素子14として利用される。上記したように複数個の容量素子を形成して並列接続する場合には、図5に示すような構成のDTキャパシタが複数個形成される。
【0022】
なお、図1中の複数の容量素子14として、図4に示すMOSトランジスタからなる容量素子、あるいは図5に示すDTからなる容量素子のいずれか一方のみを使用してもよく、または両者を混在して使用してもよい。
【0023】
図6は、この発明の第2の実施形態に係るスタンダードセル方式の半導体集積回路装置をeDRAM用半導体集積回路装置に実施した場合のパターン平面図である。この場合にも、半導体チップ上には合成部とカスタム部とが形成されており、図6では半導体チップの合成部の部分のみを抽出して示している。
【0024】
半導体チップの中央部にはDRAM回路71及びロジック回路72が形成される回路領域12が配置されている。DRAM回路71及びロジック回路72内にはそれぞれ、能動素子として例えばMOSトランジスタが複数形成されている。このMOSトランジスタは、例えば図4に示すように、ソース、ドレイン、ゲート絶縁膜及びゲート電極を有する。ただし、ソース、ドレイン及びゲート電極に対する配線は、所望する回路機能を達成するために適宜、変更される。
【0025】
また、上記回路領域12を囲むと共にDRAM回路71とロジック回路72の相互間には、DRAM回路71及びロジック回路72に対して、高電位(Vdd)の電圧及び接地電圧(Gnd)からなる電源電圧を供給する一対の電源配線が設けられる電源配線領域13が形成されている。
【0026】
さらに、電源配線領域13の下部には、上記一対の電源配線に乗るノイズを除去する電源デカップリング用の複数の容量素子14が形成されている。これら複数の容量素子14は、図2の等価回路図に示すように、高電位(Vdd)用の電源配線21と接地電圧(Gnd)用の電源配線22との間に並列に接続されるように配線されている。なお、この場合、図2中の回路23はDRAM回路71とロジック回路72の両方を含む混載回路に該当し、この回路23は上記一対の電源配線21、22間の電圧で動作する。
【0027】
第2の実施形態による半導体集積回路装置においても、合成領域の電源配線領域13の下部に、一対の電源配線に乗るノイズを除去する電源デカップリング用の容量素子14が形成されているので、容量素子14を、能動素子例えばMOSトランジスタの近傍に配置することができ、これにより一対の電源配線に乗るノイズを効果的に除去することができる。
【0028】
また、上記容量素子14として、図5に示すようにDTからなる容量素子を使用する場合、このDTはDRAM回路71の形成領域とは異なる電源配線領域13に形成されている。従って、ロジック回路72の周辺に形成されるDTからなる容量素子14は、ロジック回路72の設計ルールに合わせて形成することができる。
【0029】
この場合にも、容量素子14を合成領域の電源配線領域13の下部に形成するようにしているので、これら容量素子14を形成するためのチップ上の余分なスペースは不要であり、半導体チップのチップサイズの増大を伴わないで容量素子14が形成できる。
【0030】
第2の実施の形態の場合にも、上記容量素子14として、図4に示すMOSトランジスタからなる容量素子、あるいは図5に示すDTからなる容量素子のいずれか一方のみを使用してもよく、または両者を混在して使用してもよい。
【0031】
なお、第2の実施の形態において、ロジック回路72内に形成されるMOSトランジスタとして、ゲート絶縁膜の膜厚が薄くされたMOSトランジスタが使用される。ゲート絶縁膜が薄くされたMOSトランジスタを使用すると、リーク電流が増加する。そこで、上記容量素子14として、図4に示すようにMOSトランジスタからなる容量素子を使用する場合、ロジック回路72内に形成されるMOSトランジスタと比べて、ゲート絶縁膜の膜厚の厚いMOSトランジスタを使用することにより、一対の電源配線間のリーク電流を低減することができる。
【図面の簡単な説明】
【0032】
【図1】この発明の第1の実施形態に係るスタンダードセル方式の半導体集積回路装置のパターン平面図。
【図2】図1の半導体集積回路装置の等価回路図。
【図3】図1中のスタンダードセルの具体的な構成を一対の電源配線と共に示すパターン平面図。
【図4】図1中の容量素子の一例を示すパターン平面図及び断面図。
【図5】図1中の容量素子の他の例を示すパターン平面図及び断面図。
【図6】この発明の第2の実施形態に係るeDRAM用半導体集積回路装置のパターン平面図。
【符号の説明】
【0033】
11…スタンダードセルアレイ、12…回路領域、13…電源配線領域、14…容量素子、21…高電位用の電源配線、22…接地電圧用の電源配線、23…回路、71…DRAM回路、72…ロジック回路。




 

 


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