米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社東芝

発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−6463(P2007−6463A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2006−142134(P2006−142134)
出願日 平成18年5月22日(2006.5.22)
代理人 【識別番号】100076233
【弁理士】
【氏名又は名称】伊藤 進
発明者 テー チェンコン / 濱田 基嗣
要約 課題
動作速度を低下させることなく、かつ、従来と略同程度のサイズの回路構成により、消費電力の低減を図ることができる半導体集積回路装置を提供する。

解決手段
本発明に係る半導体集積回路装置は、入力信号の論理値と出力信号の論理値との比較を行い、比較結果に基づいて、論理値の組合せを有する組合せ信号を出力する比較回路と、前記組合せ信号の論理値の組合せが所定の組合せの場合に前記出力信号の状態を維持し、該状態を維持するための電力は、前記出力信号の状態が遷移するための電力より少ないフリップフロップ回路とを有し、前記比較回路は、前記入力信号の論理値と前記出力信号の論理値との比較結果に基づいて、前記入力信号が前記出力信号の状態に対して変動を及ぼさないと判定した場合、前記所定の組合せを有する組合せ信号を前記入力端部に対して出力する。
特許請求の範囲
【請求項1】
入力信号を入力し、前記入力信号に基づく出力信号を出力する半導体集積回路装置であって、
前記入力信号の論理値と前記出力信号の論理値との比較を行い、比較結果に基づいて、論理値の組合せを有する組合せ信号を出力する比較回路と、
前記組合せ信号を入力するための複数の端子を有する入力端部と、前記組合せ信号に基づいて出力される前記出力信号を出力するための端子を有する出力端部とを有し、前記組合せ信号の論理値の組合せが所定の組合せの場合に前記出力信号の状態を維持し、該状態を維持するための電力は、前記出力信号の状態が遷移するための電力より少ないフリップフロップ回路とを有し、
前記比較回路は、前記入力信号の論理値と前記出力信号の論理値との比較結果に基づいて、前記入力信号が前記出力信号の状態に対して変動を及ぼさないと判定した場合、前記所定の組合せを有する組合せ信号を前記入力端部に対して出力することを特徴とする半導体集積回路装置。
【請求項2】
前記比較回路は、前記入力端部を構成する端子毎に設けられた比較部からなることを特徴とする請求項1に記載の半導体集積回路装置。
【請求項3】
前記比較回路は、比較部を有し、前記比較部の数は、前記入力端部が有する端子数よりも少ないことを特徴とする請求項1に記載の半導体集積回路装置。
【請求項4】
前記比較回路は、第1のAND論理回路及び第2のAND論理回路から構成されるか、または、第3のAND論理回路及びNOR論理回路から構成されることを特徴とする請求項2に記載の半導体集積回路装置。
【請求項5】
前記比較回路は、AND論理回路またはNOR論理回路のいずれかから構成されることを特徴とする請求項3に記載の半導体集積回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路装置に関し、特に、フリップフロップ回路を有する半導体集積回路装置に関するものである。
【背景技術】
【0002】
従来、フリップフロップ回路は、LSI等の集積回路において広く用いられている。そして、一般的に、集積回路におけるフリップフロップ回路の消費電力は、集積回路全体の消費電力の多くを占めている。そのため、フリップフロップ回路における消費電力の低減は、集積回路全体における消費電力の低減につながり、その結果、集積回路の発熱を低減することができる。このようなフリップフロップ回路を有する半導体集積回路装置としては、例えば、特許文献1及び非特許文献1において提案されているようなものがある。
【0003】
特許文献1において提案されている半導体集積回路装置は、クロック制御回路を用い、フリップフロップ回路の入力信号と出力信号とが同一の論理値である場合に、内部クロック信号を一定値に保持してフリップフロップ回路の動作を抑制することにより、消費電力の低減を実現している。
【0004】
また、非特許文献1において提案されている半導体集積回路装置は、電力が大きく消費される放電経路上に放電制御回路を挿入し、フリップフロップ回路の入力信号と出力信号とが同一の論理値である場合に、放電制御回路を開放状態とし、寄生容量に蓄積された電荷を維持することにより消費電力の低減を実現している。
【0005】
しかし、特許文献1において提案されている半導体集積回路装置は、クロック制御回路がフリップフロップ回路に対して前述したような動作制御を行うため、クロック−出力遅延及びセットアップ時間が大きくなり、その結果、半導体集積回路装置全体の動作速度が低下してしまうという問題点を有する。
【0006】
また、非特許文献1において提案されている半導体集積回路装置は、前記放電制御回路が前記放電経路上に挿入されているため、該放電経路における状態遷移のときの電流量が減ることにより回路全体の動作速度が低下してしまい、その結果、回路全体の動作速度を維持するためには、回路のサイズ(トランジスタサイズ)を大きくせざるを得ないという問題点を有する。
【特許文献1】特開2004−056667号公報
【非特許文献1】Peiyi Zhao,Tarek K. Darwish,and Magdy A. Bayoumi, ”High−Performance and Low−Power Conditional Discharge Flip−Flop”,IEEE TRANCEACTIONS ON VERY LARGE SCALE INTEGRATION(VLSI) SYSTEMS,Vol.12,NO.5,MAY 2004 p477−p484
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、前述した問題点に鑑みてなされたものであり、動作速度を低下させることなく、かつ、従来と略同程度のサイズの回路構成により、消費電力の低減を図ることができるような半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【0008】
本発明における半導体集積回路装置は、入力信号を入力し、前記入力信号に基づく出力信号を出力する半導体集積回路装置であって、前記入力信号の論理値と前記出力信号の論理値との比較を行い、比較結果に基づいて、論理値の組合せを有する組合せ信号を出力する比較回路と、前記組合せ信号を入力するための複数の端子を有する入力端部と、前記組合せ信号に基づいて出力される前記出力信号を出力するための端子を有する出力端部とを有し、前記組合せ信号の論理値の組合せが所定の組合せの場合に前記出力信号の状態を維持し、該状態を維持するための電力は、前記出力信号の状態が遷移するための電力より少ないフリップフロップ回路とを有し、前記比較回路は、前記入力信号の論理値と前記出力信号の論理値との比較結果に基づいて、前記入力信号が前記出力信号の状態に対して変動を及ぼさないと判定した場合、前記所定の組合せを有する組合せ信号を前記入力端部に対して出力する。
【発明の効果】
【0009】
本発明における半導体集積回路装置によると、動作速度を低下させることなく、かつ、従来と略同程度のサイズの回路構成により、消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の実施形態を説明する。図1は、本発明の実施形態に係る半導体集積回路装置のブロック図の一例を示す図である。
【0011】
半導体集積回路装置1は、図1に示すように、比較回路2と、フリップフロップ回路3とからなる。
【0012】
比較回路2は、入力端部として、半導体集積回路装置1のデータ入力側からデータ信号である信号Dを入力するためのノード(以下、D入力端子と記す)と、信号Dの反転信号である信号DBを入力するためのノード(以下、DB入力端子と記す)と、フリップフロップ回路3からの出力信号である信号Qを入力するためのノード(以下、Q入力端子と記す)と、信号Qの反転信号である信号QBを入力するためのノード(以下、QB入力端子と記す)とを有する。さらに、出力端部として、信号Dと信号QBとに基づいて、または信号DBと信号Qとに基づいて生成される、組合せ信号を構成する信号Xを出力するためのノード(以下、X出力端子と記す)と、信号DBと信号Qとに基づいて、または信号Dと信号QBとに基づいて生成される、組合せ信号を構成する信号Yを出力するためのノード(以下、Y出力端子と記す)とを有する。また、比較回路2の出力端部の各ノードは、フリップフロップ回路3の入力端部に各々接続されている。
【0013】
なお、図1に示す比較回路2は、図4に示す各真理値に基づく動作を行うように構成されたものとする。図4は、本発明の実施形態に係る半導体集積回路装置が有する比較回路の動作の真理値表の一例を示す図である。
【0014】
フリップフロップ回路3は、入力端部として、トリガ信号としての信号CPを入力するためのノード(以下、CP入力端子と記す)と、比較回路2から出力された信号Xを入力するためのノード(以下、X入力端子と記す)と、比較回路2から出力された信号Yを入力するためのノード(以下、Y入力端子と記す)とを有する。
【0015】
また、フリップフロップ回路3は、出力端部として、信号CPに同期し、信号X及び信号Yに基づいて生成される、信号Q及び信号QBを出力するためのノード(以下、各々Q出力端子及びQB出力端子と記す)を有する。Q出力端子及びQB出力端子は、半導体集積回路装置1のデータ出力側に対して信号Q及び信号QBを出力するノードであるとともに、比較回路2のQ入力端子及びQB入力端子に各々接続されている。
【0016】
なお、図1に示すフリップフロップ回路3は、図5に示す各真理値に基づく動作を行うように構成されたものとする。図5は、本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の動作の真理値表の一例を示す図である。
【0017】
フリップフロップ回路3は、回路内部の所定のノードにプリチャージされた電荷を、図5に示す各真理値に基づく信号X及び信号Yに応じてディスチャージして状態遷移電流を流す。そして、フリップフロップ回路3は、特に、入力される信号X及び信号Yの信号レベルに基づく論理値が所定の組合せである場合においては、該所定のノードにプリチャージされた電荷をディスチャージせずに、すなわち、状態遷移電流を流すことなく、信号Q及び信号QBの出力状態を維持するものとする。例えば、X入力端子及びY入力端子に接続されるトランジスタを、信号レベルが共にLレベルである信号X及び信号Yが各々X入力端子及びY入力端子に入力されると、状態遷移電流を流すことなく、信号Q及び信号QBの出力状態を維持する。なお、図4および図5に示す真理値表は、このような場合を想定して規定されたものの一例である。
【0018】
次に、本実施形態における半導体集積回路装置1の作用について説明を行う。図1に示す半導体集積回路装置1の比較回路2は、例えば、信号Dと信号Qの信号レベルに基づく論理値の比較を行う。信号Dと信号Qの論理値とが異なっていた場合、信号D及び信号DBに応じた論理値の組合せを有する信号X及び信号Yを生成して出力する。そして、フリップフロップ回路3は、該信号X及び該信号Yに基づき、所定のパスに状態遷移電流を流すことにより、信号Qの状態を変動させる(論理を反転させる)。
【0019】
一方、信号Dの論理値と信号Qの論理値とが同一である場合、比較結果に応じた論理値の組合せを有する信号X及び信号Y、すなわち、Lレベルの信号Xと、Lレベルの信号Yとを生成して出力する。そして、フリップフロップ回路3は、該信号X及び該信号Yに基づき、所定のパスに状態遷移電流を流すことなく、信号Q及び信号QBの出力状態を維持する(論理を変化させない)。
【0020】
従って、信号Dにより信号Qの出力状態が変動しない場合、すなわち、信号Qの論理値と同一の論理値である信号Dが入力された場合、フリップフロップ回路3における電力の消費が抑制される。その結果、半導体集積回路装置1は、冗長な内部遷移をなくすことにより、消費電力を低減しつつ動作を行うことができる。
【0021】
なお、図1に示す半導体集積回路装置1は、信号DB及び信号QBを用いることなく動作することも可能である。図2は、本発明の実施形態に係る半導体集積回路装置において、図1とは別のブロック図の一例を示す図である。その場合、半導体集積回路装置1は、例えば、図2に示すような構成を有する。また、図2に示す半導体集積回路装置1の作用及び詳細な動作は、前述した、図1に示す半導体集積回路装置1の作用及び動作のうち、信号D及び信号Qに関する部分に包含されているため、詳細な説明は省略する。そのため、図2に示す半導体集積回路装置1は、図1に示す半導体集積回路装置1と同様に、冗長な内部遷移をなくすことにより、消費電力を低減しつつ動作を行うことができる。
【0022】
また、図1に示す本実施形態における半導体集積回路装置1は、具体的には、例えば、図3に示すような回路として構成される。図3は、本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の具体的な回路構成の一例を示す図である。
【0023】
フリップフロップ回路3は、図3に示すように、短パルス生成回路11を有している。短パルス生成回路11は、入力される信号CPに基づき、信号CPに比べて狭いパルス幅を有するパルス信号CPPを出力する回路である。
【0024】
比較回路2は、比較部2A、2Bにより構成されている。比較部2Aは、入力端部として、D入力端子と、QB入力端子と有し、出力端部として、X出力端子を有する。比較部2Bは、入力端部として、DB入力端子と、Q入力端子とを有し、出力端部として、Y出力端子を有する。
【0025】
フリップフロップ回路3のPチャネル型MOSトランジスタ(以下、PMOSトランジスタと記す)PM1は、ノードAをプリチャージするためのトランジスタであって、ゲートに入力される信号CPPに基づき、電圧供給端子Vcc1に接続されたソースとノードAに接続されたドレインとの間のソース・ドレイン路を導通(オン)状態または非導通(オフ)状態とする。
【0026】
Nチャネル型MOSトランジスタ(以下、NMOSトランジスタと記す)NM1は、ゲートが比較部2AのX出力端子と接続されている。また、NMOSトランジスタNM1は、ゲートに入力される信号Xに基づき、後述するNMOSトランジスタNM2のドレインに接続されたソースとノードAに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0027】
NMOSトランジスタNM2は、ゲートに入力される信号CPPに基づき、基準電位端子Vo1に接続されたソースとNMOSトランジスタNM1のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0028】
PMOSトランジスタPM1と、NMOSトランジスタNM1と、NMOSトランジスタNM2とは、電圧供給端子Vcc1と基準電位端子Vo1との間において縦続接続されている。具体的には、PMOSトランジスタPM1のソース・ドレイン路が電圧供給端子Vcc1とノードAとの間に接続され、NMOSトランジスタNM1のソース・ドレイン路がノードAとNMOSトランジスタNM2のドレインとの間に接続され、NMOSトランジスタNM2のソース・ドレイン路がNMOSトランジスタNM1のソースと基準電位端子Vo1との間に接続されている。
【0029】
なお、NMOSトランジスタNM1及びNMOSトランジスタNM2は、配置を相互に入れ替えて接続されるような構成であっても良い。
【0030】
PMOSトランジスタPM2は、ゲートに接続されたノードAの電位レベルに基づき、電圧供給端子Vcc2に接続されたソースとノードBに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。PMOSトランジスタPM2は、ノードAの電位がLレベルである場合にオン状態となり、ノードBをHレベルとする。
【0031】
NMOSトランジスタNM3は、ゲートに入力される信号CPPに基づき、後述するNMOSトランジスタNM4のドレインに接続されたソースとノードBに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0032】
NMOSトランジスタNM4は、ゲートが比較部2BのY出力端子と接続されている。また、NMOSトランジスタNM4は、ゲートに入力される信号Yに基づき、基準電位端子Vo2に接続されたソースと、NMOSトランジスタNM3のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0033】
PMOSトランジスタPM2と、NMOSトランジスタNM3と、NMOSトランジスタNM4とは、電圧供給端子Vcc2と基準電位端子Vo2との間において縦続接続されている。具体的には、PMOSトランジスタPM2のソース・ドレイン路が電圧供給端子Vcc2とノードBとの間に接続され、NMOSトランジスタNM3のソース・ドレイン路がノードBとNMOSトランジスタNM4のドレインとの間に接続され、NMOSトランジスタNM4のソース・ドレイン路がNMOSトランジスタNM3のソースと基準電位端子Vo2との間に接続されている。
【0034】
なお、NMOSトランジスタNM3及びNMOSトランジスタNM4は、配置を相互に入れ替えて接続されるような構成であっても良い。
【0035】
フリップフロップ回路3の出力状態維持部3Aは、一方の入力端が他方の出力端に各々接続されたインバータINV1と、インバータINV2とからなる。インバータINV1の入力端は、ノードBに接続され、出力端は、QB出力端子に接続されている。このような構成を有する出力状態維持部3Aは、ノードBの電位による信号Q及び信号QBの信号レベルを維持する機能を有している。
【0036】
フリップフロップ回路3のノードBは、データ出力側のQ出力端子に接続され、信号Qを出力する。
【0037】
次に、本実施形態における半導体集積回路装置1の動作について、例えば、具体的な回路構成として、図3に示すようなフリップフロップ回路3を用いた場合について説明する。図6は、図3の半導体集積回路装置の動作タイミングチャートである。なお、以下に記すフリップフロップ回路3の動作は、図6に示すタイムチャートに基づいて行われるものとする。
【0038】
比較部2Aは、信号D及び信号QBの比較結果に基づき、NMOSトランジスタNM1のゲートに対して信号Xを出力する。また、比較部2Bは、信号DB及び信号Qの比較結果に基づき、NMOSトランジスタNM4のゲートに対して信号Yを出力する。
【0039】
ノードAにおいては、信号X及び信号Yの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号CPPがLレベルである期間(以下、プリチャージ期間ともいう)において、PMOSトランジスタPM1がオンすることにより、ノードAと電圧供給端子Vcc1とが導通し、ノードAのプリチャージが行われる。なお、ノードAにおけるプリチャージが行われた際には、PMOSトランジスタPM2及びNMOSトランジスタNM3は共にオフ状態になる。そのため、ノードBにおける電位は、出力状態維持部3Aにより維持される。すなわち、信号Q及び信号QBは、ノードBにおける電位に基づき、現在出力されている状態が維持される。
【0040】
その後、信号CPPがHレベルになると(以下、信号CPPのHレベル期間を遷移期間ともいう)、PMOSトランジスタPM1のソース・ドレイン路がオフになると共に、NMOSトランジスタNM2のソース・ドレイン路及びNMOSトランジスタNM3のソース・ドレイン路がオンする。これにより、ノードBは、信号X及び信号Yに応じたレベルとなる。
【0041】
すなわち、信号XがHレベルであり、かつ、信号YがLレベルである場合には、NMOSトランジスタNM1及びNMOSトランジスタNM2が共にオンすることにより、状態遷移電流が流れる所定のパスとしてのノードAと基準電位端子Vo1とが導通する。これにより、ノードAにおいてプリチャージされた電荷がディスチャージされ、PMOSトランジスタPM2がオンし、ノードBは電圧供給端子Vcc2と導通してHレベルになる。
【0042】
また、信号XがLレベルであり、かつ、信号YがHレベルである場合には、NMOSトランジスタNM1がオフ状態になるため、ノードAにおける電位はHレベルに維持される。なお、この場合、PMOSトランジスタPM2がオフ状態になると共に、NMOSトランジスタNM3及びNMOSトランジスタNM4が共にオンする。これにより、ノードBは基準電位端子Vo2と導通してLレベルになる。
【0043】
なお、信号X及び信号Yが共にLレベルである場合には、NMOSトランジスタNM1に加え、PMOSトランジスタPM2及びNMOSトランジスタNM4もまたオフ状態になる。そのため、前述したように、ノードBにおける電位は、出力状態維持部3Aにより維持される。
【0044】
従って、図3に示すフリップフロップ回路3は、信号X及び信号Yが共にLレベルである場合において、ノードA及びノードBにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【0045】
なお、本実施形態の半導体集積回路装置1においては、比較回路2を構成する比較部2A及び比較部2Bは各々、例えば、図7に示すように、AND論理回路AND1及びAND論理回路AND2からなる。図7は、本発明の実施形態に係る半導体集積回路装置が有する比較回路の構成の一例を示すブロック図である。さらに、AND論理回路AND1及びAND論理回路AND2は、具体的な回路構成として、例えば、図8に示すような回路構成を有する。図8は、図7の比較回路における具体的な回路構成の一例を示す図である。
【0046】
比較部2Aは、トランスミッションゲートTG1と、NMOSトランジスタNM11とからなる。トランスミッションゲートTG1は、入力端がD入力端子に接続され、また、出力端がX入力端子に接続されている。また、正相制御端に信号QBが入力され、逆相制御端に信号Qが入力される。そのため、トランスミッションゲートTG1は、例えば、信号QBがHレベルである場合にオンして信号DをX入力端子に対して通過させる。
【0047】
NMOSトランジスタNM11は、ゲートに接続されたQ入力端子から入力される信号Qに基づき、基準電位端子Vo11に接続されたソースと、図8に示すノードCに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0048】
例えば、信号QBがHレベルである場合、すなわち、信号QがLレベルである場合、NMOSトランジスタNM11はオフ状態となり、トランスミッションゲートTG1から出力された信号DをX入力端子に対して出力させる。一方、信号QBがLレベルである場合、すなわち、信号QがHレベルである場合、NMOSトランジスタNM11はオン状態であり、トランスミッションゲートTG1はオフ状態である。このとき、X入力端子に入力される信号XはLレベルとなる。
【0049】
図8の比較部2Aは、以上に述べたような動作を行うことにより、信号D及び信号QBが入力されるAND論理回路としての機能を有する。
【0050】
また、比較部2Bは、トランスミッションゲートTG2と、NMOSトランジスタNM12とからなる。
【0051】
トランスミッションゲートTG2は、入力端がDB入力端子に接続され、出力端がY入力端子に接続されている。また、正相制御端に信号Qが入力され、逆相制御端に信号QBが入力される。そのため、トランスミッションゲートTG2は、例えば、信号QがHレベルである場合にオンして信号DBをY入力端子に対して通過させる。
【0052】
NMOSトランジスタNM12は、ゲートに接続されたQB入力端子から入力される信号QBに基づき、基準電位端子Vo12に接続されたソースと、図8に示すノードDに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0053】
例えば、信号QBがLレベルである場合、すなわち、信号QがHレベルである場合、NMOSトランジスタNM12はオフ状態となり、トランスミッションゲートTG2から出力された信号DBをY入力端子に対して出力させる。一方、信号QBがHレベルである場合、すなわち、信号QがLレベルである場合、NMOSトランジスタNM12はオン状態であり、また、トランスミッションゲートTG2はオフ状態である。このとき、Y入力端子に入力される信号YはLレベルとなる。
【0054】
比較部2Bは、以上に述べたような動作を行うことにより、信号DB及び信号Qが入力されるAND論理回路としての機能を有する。
【0055】
図8に示す比較回路2は、トランスミッションゲートTG1及びトランスミッションゲートTG2を用いたAND論理回路AND1及びAND論理回路AND2により構成されている。本実施形態のAND論理回路は、3個のトランジスタが使用されている。そのため、図8に示す比較回路2は、一般的に6個のトランジスタにより構成されるAND論理回路に比べ、使用されるトランジスタの数を削減することができる。また、これら3個のトランジスタは、非特許文献1において開示されている放電制御回路を構成するトランジスタよりも小さいサイズにより構成することができる。そのため、図8に示す回路構成を有する比較回路2を採用した半導体集積回路装置1は、高速動作を可能にしつつ、回路のサイズを縮小することができる。
【0056】
また、図7に示す、比較部2A及び比較部2BがAND論理回路AND1及びAND論理回路AND2からなるような半導体集積回路装置1は、フリップフロップ回路3として、例えば、図3に示すようなフリップフロップ回路3を採用するものであっても良い。図9は、図7に示すような比較回路を有する半導体集積回路装置において、図3に示すようなフリップフロップ回路を採用した場合の回路構成を示す図である。その場合、半導体集積回路装置1は、図9に示すような回路構成を有する。そして、図9に示すフリップフロップ回路3においては、短パルス生成回路11は、信号CPを遅延及び反転させて出力する遅延反転回路11aと、信号CP及び遅延反転回路11aの出力に基づき、信号CPPを生成して出力するAND論理回路AND11とを有する。
【0057】
なお、図9に示す半導体集積回路装置1の作用及び詳細な動作は、以上に述べた、図3に関する説明等の内容に包含されるため、詳細な説明は省略する。そのため、図9に示す半導体集積回路装置1は、図3に示す半導体集積回路装置1と同様に、信号X及び信号Yが共にLレベルである場合において、ノードA及びノードBにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【0058】
また、本実施形態の半導体集積回路装置1の比較回路2は、例えば、信号DBを用いない回路構成により構成されるものであっても良い。図10は、本発明の実施形態に係る半導体集積回路装置において、図1及び図7とは別の構成を示すブロック図である。この場合、例えば、図10に示すように、比較回路2は、AND論理回路AND3により構成された比較部2Cと、NOR論理回路NOR1により構成された比較部2Dからなる。さらに、AND論理回路AND3及びNOR論理回路NOR1は、具体的な回路構成として、例えば、図11に示すような回路構成を有する。図11は、図10の半導体集積回路装置が有する比較回路における具体的な回路構成の一例を示す図である。
【0059】
図11に示す比較部2Cは、トランスミッションゲートTG3と、NMOSトランジスタNM21とからなる。トランスミッションゲートTG3は、入力端がD入力端子に接続され、出力端がX入力端子に接続されている。また、正相制御端に信号QBが入力され、逆相制御端に信号Qが入力される。そのため、トランスミッションゲートTG3は、例えば、信号QBがHレベルである場合にオンして信号DをX入力端子に対して通過させる。
【0060】
NMOSトランジスタNM21は、ゲートに接続されたQ入力端子から入力される信号Qに基づき、基準電位端子Vo21に接続されたソースと、図11に示すノードEに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0061】
例えば、信号QBがHレベルである場合、すなわち、信号QがLレベルである場合、NMOSトランジスタNM21はオフ状態となり、トランスミッションゲートTG3から出力された信号DをX入力端子に対して出力させる。一方、信号QBがLレベルである場合、すなわち、信号QがHレベルである場合、NMOSトランジスタNM21はオン状態であり、また、トランスミッションゲートTG3はオフ状態である。このとき、X入力端子に入力される信号XはLレベルとなる。
【0062】
比較部2Cは、以上に述べたような動作を行うことにより、信号D及び信号QBが入力されるAND論理回路としての機能を有する。
【0063】
比較部2Dは、PMOSトランジスタPM21と、PMOSトランジスタPM22と、NMOSトランジスタNM22と、NMOSトランジスタNM23とからなる。
【0064】
PMOSトランジスタPM21は、ゲートに接続されたQB入力端子から入力される信号QBに基づき、電圧供給端子Vcc21に接続されたソースとPMOSトランジスタPM22のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0065】
PMOSトランジスタPM22は、ゲートに接続されたD入力端子から入力される信号Dに基づき、PMOSトランジスタPM21のドレインに接続されたソースと、NMOSトランジスタNM22のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0066】
なお、PMOSトランジスタPM21と、PMOSトランジスタPM22とは、電圧供給端子Vcc21とノードFとの間において縦続接続されている。
【0067】
NMOSトランジスタNM22は、ゲートに接続されたD入力端子から入力される信号Dに基づき、基準電位端子Vo22に接続されたソースとフリップフロップ回路3のY入力端子に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0068】
NMOSトランジスタNM23は、ゲートに接続されたQB入力端子から入力される信号QBに基づき、基準電位端子Vo23に接続されたソースと、NMOSトランジスタNM22のドレインに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0069】
例えば、信号QBがLレベルである場合には、PMOSトランジスタPM21はオン状態となり、NMOSトランジスタNM23はオフ状態となる。そして、信号DがLレベルになる場合においては、PMOSトランジスタPM22がオン状態となり、NMOSトランジスタNM22がオフ状態となる。このとき、フリップフロップ回路3には、Hレベルの信号Yが出力される。一方、信号DがHレベルになると、PMOSトランジスタPM22がオフ状態となり、NMOSトランジスタNM22がオン状態となる。このとき、フリップフロップ回路3には、Lレベルの信号Yが出力される。
【0070】
また、信号QBがHレベルである場合には、PMOSトランジスタPM21はオフ状態となり、また、NMOSトランジスタNM23はオン状態となる。このときは、信号Dの状態にかかわらず、フリップフロップ回路3には、Lレベルの信号Yが出力される。
【0071】
図11の比較部2Dは、以上に述べたような動作を行うことにより、信号D及び信号QBが入力されるNOR論理回路としての機能を有する。
【0072】
また、図10に示す比較回路2からなるような半導体集積回路装置1は、フリップフロップ回路3として、例えば、図9に示すようなフリップフロップ回路3を採用するものであっても良い。
【0073】
図12は、図10に示すような比較回路を有する半導体集積回路装置において、図3に示すようなフリップフロップ回路を採用した場合の回路構成を示す図である。図12に示すフリップフロップ回路3においては、短パルス生成回路11は、信号CPを遅延及び反転させて出力する遅延反転回路11aと、信号CP及び遅延反転回路11aの出力に基づき、信号CPPを生成して出力するAND論理回路AND11とを有する。なお、図12に示す半導体集積回路装置1の作用及び詳細な動作は、以上に述べた、図3に関する説明等の内容に包含されるため、詳細な説明は省略する。図12に示す半導体集積回路装置1は、図3に示す半導体集積回路装置1と同様に、信号X及び信号Yが共にLレベルである場合において、ノードAにおける電位及びノードBにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【0074】
さらに、他の例として、フリップフロップ回路は、例えば、一部変更及び追加を行ったような、図13に示すようなフリップフロップ回路3bとして構成されても良い。図13は、本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路における具体的な回路構成の、図3とは別の一例を示す図である。
【0075】
図13に示すフリップフロップ回路3bにおいては、フリップフロップ回路3において設けられていた短パルス生成回路11が取り除かれている。また、フリップフロップ回路3bのNMOSトランジスタNM41は、ゲートに入力される信号CPに基づき、後述するNMOSトランジスタNM42のドレインに接続されたソースとノードAに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0076】
NMOSトランジスタNM42は、ゲートが比較部2AのX出力端子と接続されている。また、ゲートに入力される信号Xに基づき、ノードIを介して後述するNMOSトランジスタNM43のドレインに接続されたソースとNMOSトランジスタNM41のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0077】
NMOSトランジスタNM43は、ゲートに入力される信号CPBに基づき、基準電位端子Vo41に接続されたソースと、ノードIに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。なお、信号CPBは、フリップフロップ回路3bが有する図示しないインバータから構成される遅延反転回路に入力された信号CPに基づいて生成され、信号CPに対して遅延して出力される、信号CPの反転信号である。
【0078】
PMOSトランジスタPM41は、ゲートに入力される信号CPBに基づき、電圧供給端子Vcc41に接続されたソースと、ノードA(PMOSトランジスタPM2のゲート)に接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。そして、信号CPBがLレベルの場合、PMOSトランジスタPM41はオン状態となり、ノードAをHレベルにプリチャージする。すなわち、PMOSトランジスタPM1及びPMOSトランジスタPM41は、共にノードAをプリチャージする機能を有している。
【0079】
NMOSトランジスタNM4は、ゲートが比較部2BのY出力端子と接続されている。また、ゲートに入力される信号Yに基づき、ノードIを介してNMOSトランジスタNM43のドレインに接続されたソースと、NMOSトランジスタNM3のソースに接続されたドレインとの間のソース・ドレイン路をオン状態またはオフ状態とする。
【0080】
次に、本実施形態において、図13に示すようなフリップフロップ回路3bを採用した際の半導体集積回路装置1の作用について説明を行う。図14は、図13の半導体集積回路装置の動作タイミングチャートである。なお、以下に記すフリップフロップ回路3bの動作は、図14に示すタイムチャートに基づいて行われるものとする。
【0081】
比較部2Aは、入力された信号D及び信号QBの比較結果に基づき、NMOSトランジスタNM42のゲートに対して信号Xを出力する。また、比較部2Bは、入力された信号DB及び信号Qの比較結果に基づき、NMOSトランジスタNM4のゲートに対して信号Yを出力する。
【0082】
ノードAにおいては、信号X及び信号Yの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号CPがLレベルである期間において、PMOSトランジスタPM1がオンすることにより、ノードAのプリチャージが行われる。なお、ノードAにおけるプリチャージが行われた際には、PMOSトランジスタPM2及びNMOSトランジスタNM3は共にオフ状態になる。このとき、ノードBにおける電位は、出力状態維持部3Aにより維持される。すなわち、信号Q及び信号QBは、ノードBにおける電位に基づき、現在出力されている状態が維持される。
【0083】
その後、信号CPがHレベルになると、信号CPBは、図示しない遅延反転回路から信号CPに対して遅延及び反転して出力されるため、図14に示すように、信号CPがHレベルとなった後においても、所定の時間だけHレベルを保持する。
【0084】
信号CP及び信号CPBが共にHレベルである状態(遷移期間)においては、PMOSトランジスタPM1及びPMOSトランジスタPM41がオフ状態になると共に、NMOSトランジスタNM41と、NMOSトランジスタNM3と、NMOSトランジスタNM43とがオン状態となる。このとき、ノードBは、NMOSトランジスタNM42のゲートに入力される信号X及びNMOSトランジスタNM4のゲートに入力される信号Yに応じたレベルとなる。
【0085】
すなわち、信号XがHレベルであり、かつ、信号YがLレベルである場合には、NMOSトランジスタNM41と、NMOSトランジスタNM42と、NMOSトランジスタNM43とがオン状態となることにより、ノードAと基準電位端子Vo41とが導通する。このとき、ノードAにおいてプリチャージされた電荷がディスチャージされ、PMOSトランジスタPM2がオンし、ノードBは電圧供給端子Vcc2と導通してHレベルになる。
【0086】
また、信号XがLレベルであり、かつ、信号YがHレベルである場合には、NMOSトランジスタNM42がオフ状態になるため、ノードAはHレベルに維持される。なお、この場合、PMOSトランジスタPM2がオフ状態になると共に、NMOSトランジスタNM3と、NMOSトランジスタNM4と、NMOSトランジスタNM43とがオン状態となる。これにより、ノードBは基準電位端子Vo41と導通してLレベルになる。
【0087】
なお、信号X及び信号Yが共にLレベルである場合には、NMOSトランジスタNM42に加え、PMOSトランジスタPM2及びNMOSトランジスタNM4もまたオフ状態になる。そのため、前述したように、ノードBにおける電位は、出力状態維持部3Aにより維持される。
【0088】
その後、Lレベルの信号CPBが出力されると、PMOSトランジスタPM41がオン状態になると共に、NMOSトランジスタNM43がオフ状態となる。そのため、ノードAは電圧供給端子Vcc41によりプリチャージされてHレベルになる。また、ノードAがプリチャージされると、PMOSトランジスタPM2がオフ状態となる。そのため、ノードBにおける電位は、出力状態維持部3Aにより維持される。
【0089】
従って、図13に示すフリップフロップ回路3bは、信号X及び信号Yが共にLレベルである場合において、ノードA及びノードBにおける電位が共に維持され、その結果、電力の消費を低減させることができる。
【0090】
ところで、信号CP及び信号CPBが共にHレベルとなる遷移期間の前の期間に、信号CPをLレベルにしてノードAをプリチャージするプリチャージ期間が設定される。このプリチャージ期間においては、図14に示すように、信号CPBは、Hレベルである。従って、プリチャージ期間において、NMOSトランジスタNM43はオンであり、ノードIの電荷が放電される。これにより、遷移期間の開始時においてはノードIの寄生容量には電荷が蓄積されておらず、遷移期間の開始直後において、ノードAの電荷をノードIまで高速に流すことができ、ノードAの放電を高速に行うことができる。これにより、遷移期間の開始から比較的短時間でノードBを充電することができる。
【0091】
このように、図13の回路によれば、遷移を高速化して、フリップフリップ動作を高速化させることができるという利点を有する。
【0092】
なお、図13に示す半導体集積回路装置1は、略同様の作用および効果を有するものとして、例えば、比較部2A及び比較部2BがAND論理回路AND1及びAND論理回路AND2からなるような、図15に示す半導体集積回路装置1として構成されるものであっても良い。図15は、図13に示すようなフリップフロップ回路を有する半導体集積回路装置において、図7に示すような比較回路を採用した場合の回路構成の一例を示す図である。また、図13に示す半導体集積回路装置1は、略同様の作用および効果を有するものとして、例えば、フリップフロップ回路3bに対して信号Xを出力する比較部2CがAND論理回路AND3からなり、フリップフロップ回路3bに対して信号Yを出力する比較部2DがNOR論理回路NOR1からなるような、図16に示す半導体集積回路装置1として構成されるものであっても良い。図16は、図13に示すようなフリップフロップ回路を有する半導体集積回路装置において、図10に示すような比較回路を採用した場合の回路構成の一例を示す図である。
【0093】
また、他の例として、図9に示す半導体集積回路装置1は、例えば、NMOSトランジスタNM4のゲートに対して信号Yを出力する比較部2Bを取り除き、NMOSトランジスタNM4のゲートに信号DBが入力されるような、図17に示すような回路として構成されても良い。図17は、図9に示す半導体集積回路装置において、比較部を1つ取り除いた場合の回路構成を示す図である。
【0094】
次に、図17に示す半導体集積回路装置1の動作について説明を行う。比較部2Aは、入力された信号D及び信号QBの比較結果に基づき、NMOSトランジスタNM1のゲートに対して信号Xを出力する。また、NMOSトランジスタNM4のゲートには、信号DBが入力される。
【0095】
ノードAにおいては、信号X及び信号DBの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号CPPがLレベルである期間において、PMOSトランジスタPM1がオンすることにより、ノードAと電圧供給端子Vcc1とが導通し、ノードAのプリチャージが行われる。なお、ノードAにおけるプリチャージが行われた際には、PMOSトランジスタPM2及びNMOSトランジスタNM3は共にオフ状態になる。そのため、ノードBにおける電位は、出力状態維持部3Aにより維持される。すなわち、信号Q及び信号QBは、ノードBにおける電位に基づき、現在出力されている状態が維持される。
【0096】
その後、信号CPPがHレベルになると、PMOSトランジスタPM1がオフ状態になると共に、NMOSトランジスタNM2及びNMOSトランジスタNM3がオンする。これにより、ノードBは、信号X及び信号DBに応じたレベルとなる。
【0097】
すなわち、信号XがHレベルであり、かつ、信号DBがLレベルである場合には、NMOSトランジスタNM1及びNMOSトランジスタNM2が共にオンすることにより、ノードAと基準電位端子Vo1とが導通する。これにより、ノードAにおいてプリチャージされた電荷がディスチャージされると、PMOSトランジスタPM2がオンし、ノードBは電圧供給端子Vcc2と導通してHレベルになる。
【0098】
また、信号XがLレベルであり、かつ、信号DBがHレベルである場合には、NMOSトランジスタNM1がオフ状態になるため、ノードAにおける電位はHレベルに維持される。なお、この場合、PMOSトランジスタPM2がオフ状態になると共に、NMOSトランジスタNM3及びNMOSトランジスタNM4が共にオンする。これにより、ノードBは基準電位端子Vo2と導通してLレベルになる。
【0099】
なお、信号X及び信号DBが共にLレベルである場合には、NMOSトランジスタNM1に加え、PMOSトランジスタPM2及びNMOSトランジスタNM4もまたオフ状態になる。そのため、前述したように、ノードBにおける電位は、出力状態維持部3Aにより維持される。
【0100】
従って、図17に示す半導体集積回路装置1は、信号DがHレベルであり、かつ、信号QがHレベルである場合、すなわち、信号XがLレベルであり、かつ、信号DBがLレベルである場合に、信号CPPがLレベルからHレベルに変化したとしても、ノードA及びノードBの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。また、信号DがLレベルであり、かつ、信号QがLレベルである場合、すなわち、信号XがLレベルであり、かつ、信号DBがHレベルである場合に、信号CPPがLレベルからHレベルに変化したとしても、ノードA及びノードBの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。その結果、図17に示す半導体集積回路装置1は、図9に示す半導体集積回路装置1と略同等の電力低減作用を、比較部2Bを省略することにより、より小さな回路サイズにおいて実現することができる。
【0101】
また、他の例として、図16に示す半導体集積回路装置1は、例えば、NMOSトランジスタNM4のゲートに対して信号Yを出力する比較部2Dを取り除き、NMOSトランジスタNM4のゲートに信号DBが入力されるような、図18に示すような回路として構成されても良い。図18は、図16に示す半導体集積回路装置において、比較部を1つ取り除いた場合の回路構成を示す図である。
【0102】
次に、図18に示す半導体集積回路装置1の動作について説明を行う。比較部2Cは、入力された信号D及び信号QBの比較結果に基づき、NMOSトランジスタNM42のゲートに対して信号Xを出力する。また、NMOSトランジスタNM4のゲートには、信号DBが入力される。
【0103】
ノードAにおいては、信号X及び信号DBの取込みに先立ってプリチャージが行われる。具体的には、ゲートに入力された信号CPがLレベルである期間において、PMOSトランジスタPM1がオンすることにより、ノードAのプリチャージが行われる。なお、ノードAにおけるプリチャージが行われた際には、PMOSトランジスタPM2及びNMOSトランジスタNM3は共にオフ状態になる。そのため、ノードBにおける電位は、出力状態維持部3Aにより維持される。すなわち、信号Q及び信号QBは、ノードBにおける電位に基づき、現在出力されている状態が維持される。
【0104】
その後、信号CPがHレベルになると、信号CPBは、図示しない遅延反転回路から信号CPに対して遅延及び反転して出力されるため、信号CPがHレベルとなった後においても、所定の時間だけHレベルを保持する。
【0105】
信号CP及び信号CPBが共にHレベルである状態においては、PMOSトランジスタPM1及びPMOSトランジスタPM41がオフ状態になると共に、NMOSトランジスタNM41と、NMOSトランジスタNM3と、NMOSトランジスタNM43とがオン状態となる。これにより、ノードBは、信号X及び信号DBに応じたレベルとなる。
【0106】
すなわち、信号XがHレベルであり、かつ、信号DBがLレベルである場合には、NMOSトランジスタNM41と、NMOSトランジスタNM42と、NMOSトランジスタNM43とがオン状態となることにより、ノードAと基準電位端子Vo41とが導通する。これにより、ノードAにおいてプリチャージされた電荷がディスチャージされると、PMOSトランジスタPM2がオンし、ノードBは電圧供給端子Vcc2と導通してHレベルになる。
【0107】
また、信号XがLレベルであり、かつ、信号DBがHレベルである場合には、NMOSトランジスタNM42がオフ状態になるため、ノードAはHレベルに維持される。なお、この場合、PMOSトランジスタPM2がオフ状態になると共に、NMOSトランジスタNM3と、NMOSトランジスタNM4と、NMOSトランジスタNM43とがオン状態となる。これにより、ノードBは基準電位端子Vo41と導通してLレベルになる。
【0108】
なお、信号X及び信号DBが共にLレベルである場合には、NMOSトランジスタNM42に加え、PMOSトランジスタPM2及びNMOSトランジスタNM4もまたオフ状態になる。そのため、前述したように、ノードBにおける電位は、出力状態維持部3Aにより維持される。
【0109】
その後、Lレベルの信号CPBが出力されると、PMOSトランジスタPM41がオン状態になると共に、NMOSトランジスタNM43がオフ状態となる。そのため、ノードAは電圧供給端子Vcc41によりプリチャージされてHレベルになる。また、ノードAがプリチャージされると、PMOSトランジスタPM2がオフ状態となる。そのため、ノードBにおける電位は、出力状態維持部3Aにより維持される。
【0110】
従って、図18に示す半導体集積回路装置1は、信号DがHレベルであり、かつ、信号QがHレベルである場合、すなわち、信号XがLレベルであり、かつ、信号DBがLレベルである場合に、信号CPがLレベルからHレベルに変化したとしても、ノードA及びノードBの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。また、信号DがLレベルであり、かつ、信号QがLレベルである場合、すなわち、信号XがLレベルであり、かつ、信号DBがHレベルである場合に、信号CPがLレベルからHレベルに変化したとしても、ノードA及びノードBの電位は共に変化しない。つまり、充放電がなく、冗長な内部遷移が生じない。その結果、図18に示す半導体集積回路装置1は、図16に示す半導体集積回路装置1と略同等の電力低減作用を、比較部2Dを省略することにより、より小さな回路サイズにおいて実現することができる。
【0111】
本実施形態の半導体集積回路装置1は、入力信号の信号レベルに基づく論理値と、出力信号の信号レベルに基づく論理値とを比較回路2により比較する。そして、本実施形態の半導体集積回路装置1は、入力信号により出力信号の状態が変動しないと判定した場合、比較回路2において行われた比較結果に基づいた論理値の組合せを有する信号X及び信号Y、すなわち、Lレベルの信号Xと、Lレベルの信号Yとを生成して出力する。これにより、本実施形態の半導体集積回路装置1は、フリップフロップ回路3またはフリップフロップ回路3bのノードAにおいてプリチャージされた電荷をディスチャージせずに、すなわち、状態遷移電流を流すことなく、前記出力信号の状態を維持する。その結果、本実施形態の半導体集積回路装置1は、従来に比べ、消費される電力を低減することができる。
【0112】
また、本実施形態の半導体集積回路装置1は、信号Qの状態を維持するための信号X及び信号Yを比較回路2から出力することにより、クロック制御回路等の回路を用いることなく、消費される電力の低減を実現している。本実施形態の半導体集積回路装置1は、トリガ信号としての信号CPの出力状態に関するクロック−出力遅延及びセットアップ時間に対してほとんど影響を及ぼすことなく、すなわち、半導体集積回路装置全体の動作速度が低下してしまうことなく、フリップフロップ回路3において消費される電力を低減することができる。
【0113】
さらに、本実施形態の半導体集積回路装置1は、フリップフロップ回路3またはフリップフロップ回路3bにおいて、ノードAに対する電位レベルの制御を、例えば、NMOSトランジスタNM2のソースと基準電位端子Vo1との間に縦続接続される放電制御回路等の専用の回路を用いることなく行うことにより、消費される電力の低減を実現している。そのため、本実施形態の半導体集積回路装置1は、回路のサイズを大きくすることなく、消費される電力を低減することができる。
【0114】
なお、図3、図7、図8、図9、図10、図11、図12、図13、図15、図16、図17及び図18に示した本実施形態の半導体集積回路装置1の回路構成は、具体的な回路構成の一例であり、また、本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではない。また、図4に示した比較回路2に関する真理表及び図5に示したフリップフロップ回路3に関する真理表は、それぞれの具体的な回路動作の一例を示す真理表であり、本実施形態における回路動作のみに限定されるものではない。図3に示す半導体集積回路装置1は、例えば、NMOSトランジスタをPMOSトランジスタに、PMOSトランジスタをNMOSトランジスタに置換することができる。そのため、図3に示す半導体集積回路装置1は、前記置換により回路動作及び真理表が変わった場合においても、前述したような電力低減作用を有する。このように、本発明の半導体集積回路装置1は、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。
【0115】
下記表1は、上記各実施形態の効果を説明するための表である。
【0116】
上記各実施形態においては、データ遷移率(入力クロック(上記各実施形態では信号CPに相当)当たりのデータの変化数)に基づいて、消費電力は一義的に決定される。例えば、図18の半導体集積回路装置の例では、下記表1に示すように、データ遷移率に応じて消費電力が決定される。なお、下記表1は使用するクロックが1GHzの例を示している。
【0117】
[表1]
データ遷移率 電力[μW]
100% 40
50% 25
25% 17
0% 9
上記表1に示すように、上記各実施形態においては、データ遷移率が低いほど、消費電力の削減効果が高い。
【0118】
図19は図18の半導体集積回路装置の他の例を示す回路図である。図19において図18と同一の構成要素には同一符号を付して説明を省略する。
【0119】
図19の回路は、信号CPから信号CPBを生成する回路として遅延反転回路51を採用すると共に、図18のインバータINV2としてインバータINV2’を採用した点、及びPMOSトランジスタPM71を採用した点が図18の回路と異なる。
【0120】
遅延反転回路51は、PMOSトランジスタPM51及びNMOSトランジスタNM51,NM52を有している。電圧供給端子Vccと基準電位端子Voとの間には、トランジスタPM51のソース・ドレイン路、トランジスタNM51のソース・ドレイン路及びトランジスタNM52のソース・ドレイン路が直列接続されている。
【0121】
トランジスタPM51,NM51のゲートには信号CPが与えられる。トランジスタNM52のゲートには電源電圧Vccが印加される。トランジスタPM51,NM51同士の接続点は、遅延反転回路51の出力端となり、NMOSトランジスタNM43のゲートに接続される。
【0122】
このように構成された遅延反転回路51は、信号CPがLレベルの場合には、トランジスタPM51がオンとなり、トランジスタNM51はオフである。トランジスタNM52は常にオンであり、トランジスタPM51,NM51の接続点(出力端)はHレベルとなる。
【0123】
信号CPがHレベルになると、トランジスタPM51はオフ、トランジスタNM51はオンとなり、出力端は、寄生容量とトランジスタNM51,NM52による抵抗分とで定まる時定数に従って、所定時間後にLレベルに遷移する。こうして、信号CPがLレベルからHレベルに変化した後の所定の遅延時間後に、出力端がLレベルに変化する。即ち、出力端には、信号CPの遅延反転信号である信号CPBが現れることになる。
【0124】
このような構成によれば、充放電の段数(インバータの段数)が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なく、占有面積が小さいという利点もある。
【0125】
また、トランジスタNM52の抵抗分による時定数に従って、信号CPBはHレベルからLレベルに変化する。即ち、信号CPBの立下りは時定数に応じて緩やかに行われ、遷移期間終了後も、信号CPBは完全には立ち下がっていない。即ち、トランジスタNM43は遷移期間終了後も若干の時間電流を流す。
【0126】
ところで、遷移期間が長いと、遷移期間中にデータが変化してしまう可能性がある。そこで、遷移期間としては比較的短い時間に設定する必要がある。しかしながら、遷移期間が短いと、プリチャージノードの放電が完全に行われなくなってしまう恐れがある。
【0127】
しかし、図19の遅延反転回路51を採用すれば、遷移期間の終了後においても、トランジスタNM43がしばらくの間放電を継続するので、プリチャージノードを確実に放電させることが可能である。
【0128】
このように、図19の遅延反転回路51を採用することで、遷移期間におけるプリチャージノードの放電を確実にして、動作の安定性を向上させることができる。
【0129】
一方、インバータINV2’は、PMOSトランジスタPM61〜PM63及びNMOSトランジスタNM61,NM62によって構成されている。電圧供給端子Vccと基準電位端子Voとの間には、インバータを構成するトランジスタPM61,NM61が設けられる。これらのトランジスタPM61,NM61のゲートには、インバータINV1の出力が与えられる。
【0130】
トランジスタPM61,NM61相互間には、出力状態維持部を制御するためのトランジスタPM62,PM63,NM62が設けられる。トランジスタPM62,PM63のソース・ドレイン路同士は並列接続され、並列接続されたソース・ドレイン路の一端は、トランジスタPM61のソース・ドレイン路を介して電源供給端子Vccに接続され、他端は、トランジスタNM62のソース・ドレイン路及びトランジスタNM61のソース・ドレイン路を介して基準電位端子Voに接続される。
【0131】
トランジスタPM62,PM63のソース・ドレイン路とトランジスタNM62のソース・ドレイン路との接続点が、QB出力端子及びインバータINV1の入力端に接続される。
【0132】
トランジスタPM61,NM61は、ゲートにインバータINV1の出力である信号QBが与えられてQ出力端子に信号Qを出力するインバータを構成する。即ち、トランジスタPM61,NM61は、インバータINV1と共に互いに相手の出力が入力される2つのインバータであり、これらのインバータによってQ出力端子の状態を維持する出力状態維持部が構成される。
【0133】
一方、トランジスタPM62,PM63,NM62によって、出力状態維持部を制御する出力状態維持制御部が構成される。トランジスタNM62のゲートには、遷移期間においてLレベルとなり、他の期間においてHレベルとなる制御信号Aが供給される。これにより、トランジスタNM62は、遷移期間以外の期間に導通し、遷移期間には導通が遮断される。
【0134】
また、信号CPのLレベル期間には、トランジスタPM62がオンとなり、信号CPBのLレベル期間には、トランジスタPM63がオンとなる。従って、これらのトランジスタPM62,PM63も、遷移期間以外の期間にのみ導通する。
【0135】
従って、遷移期間以外の期間には、トランジスタPM61,NM61及びインバータINV1によって構成される出力状態維持部による状態維持動作が行われ、遷移期間には、出力状態維持部の動作は停止しQB出力端子の状態は維持されない。
【0136】
出力状態維持制御部を設けることによって、遷移期間において出力状態維持部の動作を停止させることができ、QB出力端子の遷移を容易にし、動作の安定性を向上させることができる。
【0137】
更に、図19の回路には、PMOSトランジスタPM71が追加されている。トランジスタPM71のゲートには、信号Xが供給される。プリチャージノードAは、信号CPがLレベルの期間にトランジスタPM1によって充電され、信号CPBがLレベルの期間にトランジスタPM41によって充電される。遷移期間中においては、これらのトランジスタPM1,PM41をオフにして、プリチャージノードAを放電可能な状態にしておく必要がある。
【0138】
しかしながら、信号XがLレベルの場合には、プリチャージノードAを放電させる必要はない。そこで、図19の例では、トランジスタPM71によって、遷移期間中であっても、信号XがLレベルの場合には、プリチャージノードAを充電するようになっている。
【0139】
これにより、プリチャージノードAを確実にHレベルに維持することができ、ノイズに強い回路を得ることができる。
【0140】
図20は図18の半導体集積回路装置の他の例を示す回路図である。図20において図19と同一の構成要素には同一符号を付して説明を省略する。
【0141】
図20の例は遅延反転回路51に代えて、イネーブル機能を有する遅延反転回路52を採用した点が図19の回路と異なるのみである。遅延反転回路52は、遅延反転回路51にPMOSトランジスタPM55及びNMOSトランジスタNM55を追加したものである。電圧供給端子VccはトランジスタPM55のソース・ドレイン路を介してトランジスタPM51に接続される。また、トランジスタてNM43のゲートは、トランジスタNM55のソース・ドレイン路を介して基準電位端子Voに接続されている。
【0142】
トランジスタPM55,NM55のゲートには、イネーブル信号ENの反転信号ENBが供給される。Hレベルの信号ENBによって、トランジスタPM55はオフとなり、トランジスタNM55はオンとなる。これにより、信号CPBはLレベルを維持し、トランジスタNM43はオフし続ける。即ち、この場合には、図20の回路は、フリップフロップ動作を停止する。
【0143】
なお、信号ENBがLレベルの場合には、図19と同様の作用となり、通常のフリップフロップ動作が行われる。
【0144】
イネーブル信号ENBを用いない場合には、データ遷移率が0%であっても、信号CP毎に冗長な内部遷移が生じることがある。これに対し、図20の構成では、信号CPに拘わらず、信号ENBのHレベル期間には、内部遷移が生じることはなく、電力が消費されない。
【0145】
図21は横軸にデータ遷移率をとり縦軸に電力をとって、図20の回路における消費電力低減効果を示すグラフである。図21において、斜線は図20の回路における特性を示し、白抜きはベンチマークとしてトランスミッションゲートフリップフロップを採用した場合の特性を示している。
【0146】
図21の斜線部から明らかなように、データ遷移率が0%の場合において、信号ENBがLレベル(イネーブル信号ENがHレベル)の場合には、約8μWの電力消費が生じている。これに対し、データ遷移率が0%の場合に、信号ENBがHレベル(イネーブル信号ENがLレベル)のときには、電力消費は約0.3μWまで低減されている。
【0147】
このように、図20の回路は電力消費を一層低減させることができるという効果を有する。
【0148】
図22は図19の遅延反転回路の他の例を示す回路図である。図22において図19と同一の構成要素には同一符号を付して説明を省略する。
【0149】
図22の遅延反転回路53は、遅延反転回路51にNMOSトランジスタNM56を追加したものである。電圧供給端子VccはトランジスタNM56のソース・ドレイン路を介してトランジスタNM52のゲートに接続されている。トランジスタNM56のゲートには電源電圧Vccが印加される。
【0150】
図22の回路によれば、トランジスタNM52のゲートに印加する電圧は電源電圧VccよりトランジスタNM52のVth分減少し、トランジスタNM52のソース・ドレイン路の抵抗分が増加される。即ち、トランジスタPM51,NM51の接続点の放電経路の時定数を変化させることによって、信号CPBの立下り時間を伸ばすことができる。
【0151】
即ち、遅延反転回路53は、図19の遅延反転回路51と異なる立下り特性の信号CPBを生成することができる。
【0152】
図23は図18の半導体集積回路装置の他の例を示す回路図である。図23において図18と同一の構成要素には同一符号を付して説明を省略する。
【0153】
図23の回路はAND論理回路AND1に代えてAND論理回路AND4を採用すると共に、AND論理回路AND5を付加した点が図18の回路と異なる。
【0154】
アンド論理回路AND4は、信号D、信号QB及び信号ENが入力され、3入力のアンド演算結果を信号XとしてトランジスタNM42のゲートに供給する。また、アンド論理回路AND5は、信号DB及び信号ENが入力され、2入力のアンド演算結果をトランジスタNM4のゲートに供給する。
【0155】
イネーブル信号ENがHレベルの場合には、図18と同様の作用となり、通常のフリップフロップ動作が行われる。イネーブル信号ENがLレベルの場合には、トランジスタNM42,NM4のゲートにはLレベルが印加される。即ち、この場合には、トランジスタNM42.NM4はオフである。従って、プリチャージノードAの放電は行われず、また、Q出力端子の放電も行われない。つまり、図23の回路はフリップフロップ動作を停止することになる。
【0156】
イネーブル信号ENを用いない場合には、データ遷移率が0%であっても、信号CP毎に冗長な内部遷移が生じることがある。これに対し、図23の構成では、信号CPに拘わらず、信号ENのLレベル期間には、遷移電流が流れることはなく、電力が消費されない。このように、図23の回路は消費電力を一層低減させることができる。
【0157】
また、信号ENのLレベル期間には、トランジスタNM41、NM42及びNM43により構成される放電経路中の2つのトランジスタがオフになり、トランジスタNM3、NM4及びNM43により構成される放電経路中の2つのトランジスタがオフになることにより、図23の回路はリーク電流を低減させることができる。
【0158】
図24は図18の半導体集積回路装置の他の例を示す回路図である。図24において図18と同一の構成要素には同一符号を付して説明を省略する。
【0159】
図24の回路は、プリチャージノードA及びQ出力端子の放電経路上の各トランジスタと、それ以外のトランジスタとで異なるVthのトランジスタを採用した点が図18の回路と異なるのみである。
【0160】
例えば、PMOSトランジスタPMH1,PMH2,PMH41,PMH71としては、NMOSトランジスタNML3,NML4,NML41〜NML43に比べて、高いVthのトランジスタが採用されている。また、インバータINVH1,INVH2及び遅延反転回路51Hに使用されている各トランジスタも、NMOSトランジスタNML3,NML4,NML41〜NML43に比べて、Vthが高い。
【0161】
換言すると、プリチャージノードAの放電経路上及びQ出力端子の放電経路上の各トランジスタNML3,NML4,NML41〜NML43は、比較的低いVthに設定され、それ以外のトランジスタは比較的高いVthに設定される。Vthを高く設定することによって、トランジスタによるリークは低減される。
【0162】
一方、プリチャージノードAの放電経路上及びQ出力端子の放電経路上の各トランジスタについては、Vthを低く設定することで、放電を高速に行うことができ、高速な回路を得ることができる。また、プリチャージノードAの放電経路上及びQ出力端子の放電経路上には、複数のトランジスタのソース・ドレイン路が直列接続されており、リーク電流が流れにくい構成となっている。従って、放電系路上のトランジスタNML3,NML4,NML41〜NML43は、比較的低いVthであっても、リーク電流が生じることを防止することができる。
【0163】
下記表2は図24の回路におけるリーク低減効果を説明するための表である。
【0164】
表2において、「適用後」は、他のトランジスタのVthを放電経路上のトランジスタのVthよりも高く設定した場合の特性を示し、「適用前」は、そうでない場合の特性を示している。「遅延」は、信号CPの立ち上りから信号Qが出力されるまでの遅延時間を示している。
【0165】
[表2]
リーク電流[nA] 遅延[ps]
適用前 6.2 45
適用後 1.9 48
上記表2に示すように、図24の回路を採用することで、遅延時間を殆ど変化させることなく、リーク電流を十分に抑制することが可能である。なお、Vthの設定によっては、リーク電流を殆ど変化させることなく、遅延時間を低減させることも可能である。
【0166】
図25は半導体集積回路装置の他の例を示す回路図である。
【0167】
図25はパルスジェネレータ部101とRSラッチ部102とによって構成されるフリップフロップを採用した例を示している。
【0168】
<パルスジェネレータ部>
図25において、AND論理回路AND1には信号D及び信号QBが与えられ、AND論理回路AND1は、2入力のAND演算を行って、信号XをNMOSトランジスタNML81のゲートに供給する。AND論理回路AND2には信号DB及び信号Qが与えられ、AND論理回路AND2は、2入力のAND演算を行って、信号YをNMOSトランジスタNML82のゲートに供給する。
【0169】
パルスジェネレータ部101は、信号X,Yに基づくパルスSB,RBを生成する。パルスSB,RBは、夫々パルスジェネレータ部101内のプリチャージノードPS,PRのレベルの変化によって発生する。
【0170】
プリチャージノードPSは、PMOSトランジスタPMH81のソース・ドレイン路、PMOSトランジスタPMH82のソース・ドレイン路及びPMOSトランジスタPMH85のソース・ドレイン路を介して電源端子Vccに接続されている。また、プリチャージノードPRは、PMOSトランジスタPMH83のソース・ドレイン路、PMOSトランジスタPMH84のソース・ドレイン路及びPMOSトランジスタPMH86のソース・ドレイン路を介して電源端子Vccに接続されている。
【0171】
トランジスタPMH81,PMH83のゲートには信号CPが供給され、トランジスタPMH82,PMH84のゲートには信号CPBが供給される。信号CPBは、信号CPが、遅延反転回路51Hによって遅延されて反転されることで生成される。プリチャージノードPSはトランジスタPMH86のゲートに接続され、プリチャージノードPRはトランジスタPMH85のゲートに接続される。
【0172】
プリチャージノードPSは、第1の放電路に接続されており、第1の放電路上には、NMOSトランジスタNML83のソース・ドレイン路及びトランジスタNML81のソース・ドレイン路が直列接続される。また、プリチャージノードPRは、第2の放電路に接続されており、第2の放電路上には、NMOSトランジスタNML84のソース・ドレイン路及びトランジスタNML82のソース・ドレイン路が直列接続される。トランジスタNML81,NML82のソースは共通接続され、この接続点はNMOSトランジスタNML85のソース・ドレイン路を介して基準電位端子Voに接続される。
【0173】
パルスジェネレータ部101のプリチャージノードPS,PRは、プリチャージ期間、遷移期間に応じたレベルとなる。後述するRSラッチ部102のQ,QB出力端子の状態の遷移前に、プリチャージ期間が設定される。この期間には、信号CPはLレベルであり、トランジスタPMH81,PMH83はオンである。これにより、プリチャージノードPS,PRは、いずれもHレベルに設定される。
【0174】
プリチャージ期間には、信号CPBはHレベルである。プリチャージ期間が終了して信号CPがHレベルに変化すると、遅延反転回路51Hの遅延時間後に信号CPBがHレベルからLレベルに変化する。信号CPがHレベルに変化して信号CPBがLレベルに変化するまでの期間が、遷移期間である。この遷移期間には、プリチャージノードPS,PRを充電するトランジスタPMH81,PMH83,PMH82,PMH84が全てオフであり、プリチャージノードPS,PRのレベルは第1,第2の放電路の状態によって決定される。
【0175】
遷移期間には、トランジスタNML83〜NML85は全てオンである。信号DがHレベル(反転信号DBがLレベル)で、且つ信号QBがHレベルであれば、トランジスタNML81はオンとなり、トランジスタNML82はオフであり、第1の放電路を介してプリチャージノードPSの電荷が放電されて、プリチャージノードPSはLレベルに内部遷移する。逆に、信号DがLレベルの場合には、トランジスタNML81はオフで、トランジスタNML82はオンとなり、第2の放電路を介してプリチャージノードPRの電荷が放電されて、プリチャージノードPRはLレベルに内部遷移する。
【0176】
プリチャージノードPS,PRの一方がLレベルになると、トランジスタPMH86,PMH85の一方がオンとなり、プリチャージノードPS,PRの他方を充電する。こうして、信号DがHレベルの場合には、プリチャージノードPSがLレベル、プリチャージノードPRがHレベルとなり、信号DがLレベルの場合には、プリチャージノードPSがHレベル、プリチャージノードPRがLレベルとなる。
【0177】
信号CPBがLレベルとなって、遷移期間が終了すると、トランジスタNML85がオフとなって、第1,第2の放電路の導通が遮断される。一方、トランジスタPMH82,PMH84がオンとなって、プリチャージノードPS,PRを充電する。即ち、プリチャージノードPS,PRに現れるパルスSB,RBは、遷移期間に信号D,DBに応じて一方がLレベルとなり、他の期間にはHレベルを維持する。
【0178】
<RSラッチ部>
パルスSB,RBは、RSラッチ部102に供給される。RSラッチ部102には、PMOSトランジスタPMH91、NMOSトランジスタNMH91及びインバータINVH91によって構成される第1の状態遷移部と、PMOSトランジスタPMH92、NMOSトランジスタNMH92及びインバータINVH92によって構成される第2の状態遷移部とが構成されている。トランジスタPMH91は第1の出力充電経路上に構成され、NMOSトランジスタNMH91は第1の出力放電経路上に構成される。第1の状態遷移部は、電源端子Vccと基準電位端子Voとの間にトランジスタPMH91のソース・ドレイン路及びトランジスタNMH91のソース・ドレイン路が直列接続されて構成される。インバータINVH91は、パルスRBを反転したパルスRを生成してトランジスタNMH91のゲートに与える。トランジスタPMH91のゲートにはパルスSBが供給される。一方、第2の状態遷移部は、電源端子Vccと基準電位端子Voとの間にトランジスタPMH92のソース・ドレイン路及びトランジスタNMH92のソース・ドレイン路が直列接続されて構成される。インバータINVH92は、パルスSBを反転したパルスSを生成してトランジスタNMH92のゲートに与える。トランジスタPMH92のゲートにはパルスRBが供給される。
【0179】
トランジスタPMH91,NMH91同士の接続点によって、状態保持ノード(Q出力端子)HQが構成される。また、トランジスタPMH92,NMH92同士の接続点によって、状態保持ノード(QB出力端子)HQBが構成される。
【0180】
状態保持ノードHQは、トランスファゲートTSH91の出力端に接続され、状態保持ノードHQBは、トランスファゲートTSH92の出力端に接続される。状態保持ノードHQBはインバータINVH93の入力端に接続されており、信号QBはインバータINVH93によって反転されてトランスファゲートTSH91の入力端に供給される。また、状態保持ノードHQはインバータINVH94の入力端に接続されており、インバータINVH94は、信号Qを反転させてトランスファゲートTSH92の入力端に供給する。
【0181】
トランスファゲートTSH91は、反転制御端にパルスRが供給され、制御端にパルスSBが供給され、LレベルのパルスRとHレベルのパルスSBによって、入力端の信号を出力端から出力する。また、トランスファゲートTSH92は、反転制御端にパルスSが供給され、制御端にパルスRBが供給され、LレベルのパルスSとHレベルのパルスRBによって、入力端の信号を出力端から出力する。これらのトランスファゲートTSH91,TSH92によって保持制御部が構成され、インバータINVH93及びインバータINVH94によって保持部が構成される。
【0182】
このように構成されたRSラッチ部102においては、インバータINVH93及びインバータINVH94によって、互いに相手の出力が入力される2つのインバータが構成される。これらのインバータによって状態保持ノードHQ,HQBの状態が保持可能である。
【0183】
遷移期間以外の期間には、パルスSB,RBはHレベルである。従って、トランスファゲートTSH91,TSH92は導通状態であり、インバータINVH93とインバータINVH94の出力が互いに他方の入力端に供給され、保持部が構成される。これにより、状態保持ノードHQ,HQBのレベルは保持される。
【0184】
遷移期間には、パルスSB,RBの一方は、Lレベルであり、パルスR,Sの一方は、Hレベルである。従って、トランスファゲートTSH91,TSH92はオフ(局所オフ)であり、状態保持ノードHQ,HQBの状態は保持されない。この場合には、第1,第2の遷移部によって、状態保持ノードHQ,HQBはパルスSB,RBに応じたレベルとなる。
【0185】
例えば、遷移期間前にノードHQがLレベルで、ノードHQBがHレベルであり、遷移期間に入ると、信号SBがLレベルに変化する場合(信号RBがHレベルのままで)を考える。このとき、トランスファゲートTSH91は不完全オフになり、ノードHQは(基準電圧における局所変動では)保持部から遮断され、また、トランスファゲートTSH92は不完全オンになり、ノードHQBは(電源電圧における局所変動では)保持部から遮断される。一方、信号SBがLレベルに変化すると、トランジスタPMH91,NMH92がオンとなり、トランジスタNMH91,PMH92がオフとなって、状態保持ノードHQはHレベルとなり、状態保持ノードHQBはLレベルとなる。逆に、遷移期間前にノードHQがHレベルで、ノードHQBがLレベルであり、遷移期間に入ると、信号RBがLレベルに変化する場合(信号SBがHレベルのままで)、トランスファゲートTSH91は不完全オンになり、ノードHQは(電源電圧における局所変動では)保持部から遮断され、また、トランスファゲートTSH92は不完全オフになり、ノードHQBは(基準電圧における局所変動では)保持部から遮断される。一方、トランジスタPMH91,NMH92がオフとなり、トランジスタNMH91,PMH92がオンとなって、状態保持ノードHQはLレベルとなり、状態保持ノードHQBはHレベルとなる。
【0186】
AND論理回路AND1,AND2によって、信号Q,DがいずれもHレベル又はLレベルの場合には、トランジスタNML81,NML82はオフであり、プリチャージノードPS,PRはHレベルを維持する。従って、図25の例においても、冗長な内部遷移をなくして、消費電力を低減させることができる。
【0187】
また、図25の例においても、プリチャージノードPR,PBの放電経路上の各トランジスタと、それ以外のトランジスタとで異なるVthのトランジスタを採用している。即ち、プリチャージノードPR,PBの放電経路上のNMOSトランジスタNML81〜NML85のVthは、他のトランジスタに比べて低い値に設定される。また、インバータINVH91〜INVH94、遅延反転回路51H及びトランスファゲートTSH91,TSH92に使用されている各トランジスタも、NMOSトランジスタNML81〜NML85に比べて、Vthが高い。
【0188】
従って、図25の例においても、高いVthのトランジスタによってリークが低減される一方、低いVthのトランジスタによって短時間で放電を行うことができる。即ち、高速動作と低リークの回路を得ることができる。なお、図25の例においても、トランジスタNML81〜NML85は、複数のソース・ドレイン路が直列接続されており、比較的低いVthであっても、リーク電流が生じることを防止することができる。
【図面の簡単な説明】
【0189】
【図1】本発明の実施形態に係る半導体集積回路装置のブロック図の一例を示す図。
【図2】本発明の実施形態に係る半導体集積回路装置において、図1とは別のブロック図の一例を示す図。
【図3】本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の具体的な回路構成の一例を示す図。
【図4】本発明の実施形態に係る半導体集積回路装置が有する比較回路の動作の真理値表の一例を示す図。
【図5】本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路の動作の真理値表の一例を示す図。
【図6】図3の半導体集積回路装置の動作タイミングチャート。
【図7】本発明の実施形態に係る半導体集積回路装置が有する比較回路の構成の一例を示すブロック図。
【図8】図7の比較回路における具体的な回路構成の一例を示す図。
【図9】図7に示すような比較回路を有する半導体集積回路装置において、図3に示すようなフリップフロップ回路を採用した場合の回路構成を示す図。
【図10】本発明の実施形態に係る半導体集積回路装置において、図1及び図7とは別の構成を示すブロック図。
【図11】図10の半導体集積回路装置が有する比較回路における具体的な回路構成の一例を示す図。
【図12】図10に示すような比較回路を有する半導体集積回路装置において、図3に示すようなフリップフロップ回路を採用した場合の回路構成を示す図。
【図13】本発明の実施形態に係る半導体集積回路装置が有するフリップフロップ回路における具体的な回路構成の、図3とは別の一例を示す図。
【図14】図13の半導体集積回路装置の動作タイミングチャート。
【図15】図13に示すようなフリップフロップ回路を有する半導体集積回路装置において、図7に示すような比較回路を採用した場合の回路構成の一例を示す図。
【図16】図13に示すようなフリップフロップ回路を有する半導体集積回路装置において、図10に示すような比較回路を採用した場合の回路構成の一例を示す図。
【図17】図9に示す半導体集積回路装置において、比較部を1つ取り除いた場合の回路構成を示す図。
【図18】図16に示す半導体集積回路装置において、比較部を1つ取り除いた場合の回路構成を示す図。
【図19】図18の半導体集積回路装置の他の例を示す回路図。
【図20】図18の半導体集積回路装置の他の例を示す回路図。
【図21】横軸にデータ遷移率をとり縦軸に電力をとって、図20の回路における消費電力低減効果を示すグラフ。
【図22】図19の遅延反転回路の他の例を示す回路図。
【図23】図18の半導体集積回路装置の他の例を示す回路図。
【図24】図18の半導体集積回路装置の他の例を示す回路図。
【図25】半導体集積回路装置の他の例を示す回路図。
【符号の説明】
【0190】
1・・・半導体集積回路装置、2・・・比較回路、2A,2B,2C,2D・・・比較部、3,3b・・・フリップフロップ回路、11・・・短パルス生成回路、11a・・・遅延反転回路、AND1,AND2,AND3,AND11・・・AND論理回路、INV1,INV2・・・インバータ、NOR1・・・NOR論理回路、NM1,NM2,NM3,NM4,NM11,NM12,NM21,NM22,NM23,NM41,NM42,NM43・・・NMOSトランジスタ、PM1,PM2,PM21,PM22,PM31,PM41・・・PMOSトランジスタ




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013