米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 東芝マイクロエレクトロニクス株式会社

発明の名称 周波数逓倍回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−6388(P2007−6388A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−187044(P2005−187044)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 吉満屋 豊 / 能登谷 晃一 / 青柳 仁
要約 課題
ディレイラインによるPLL技術を用いた周波数逓倍回路におけるEMIノイズを抑制する。

解決手段
本発明の周波数逓倍回路は、電圧制御遅延回路(Delay)と、N個のDelayにCLKが入力され、CLKを位相遅延させてDELCLKを生成するディレイライン11aと、位相ロック状態において所定の電圧をGNV0に出力する遅延制御回路12aと、N個のDelayにCLKが入力され、当該Delayの各出力から異なる位相遅延量を持つN個の出力クロック信号(OUTn)を生成するディレイライン11bと、GNV0および複数の異なる基準電圧Snに基づいて、ディレイライン11bの位相遅延量を電圧制御する遅延制御回路12bと、OUTnを論理演算し、周波数がCLKの略N/2倍であるCLKOUTを生成する論理回路14を有する。
特許請求の範囲
【請求項1】
電圧によって遅延量を制御可能な遅延手段と、
直列に接続されたN個(N>1の整数)の前記遅延手段に基準クロック信号が入力され、前記基準クロック信号を位相遅延させて遅延クロック信号を生成する第1のディレイラインと、
前記基準クロック信号および前記遅延クロック信号に基づいて、前記第1のディレイラインでの位相遅延量が前記基準クロック信号の1周期となるよう前記遅延手段の遅延量を電圧制御し、当該位相ロック状態において所定の電圧を出力する第1の遅延制御手段と、
直列に接続されたN個の前記遅延手段に前記基準クロック信号が入力され、当該遅延手段の各出力から異なる位相遅延量を持つN個の出力クロック信号を生成する第2のディレイラインと、
前記第1の遅延制御手段からの前記出力電圧および複数の異なる基準電圧に基づいて、前記第2のディレイラインの位相遅延量を電圧制御する第2の遅延制御手段と、
前記N個の出力クロック信号を論理演算し、周波数が前記基準クロック信号の略N/2倍である逓倍クロック信号を生成する論理演算手段を有することを特徴とする周波数逓倍回路。
【請求項2】
前記第2の遅延制御手段は、
前記基準電圧を所定の順序に従って順次選択して駆動信号として出力し、特定の前記基準電圧が選択された時に出力される制御信号を生成する選択手段と、
一端に前記駆動信号が供給されるキャパシタと、
一端に前記キャパシタの他端が接続され、他端に第1の遅延制御手段からの前記出力電圧が供給され、制御端子に前記制御信号が供給されるスイッチ手段と、
前記キャパシタの他端に生ずる電圧に基づいて、前記第2のディレイラインにおけるN個の前記遅延手段を制御する制御電圧を生成する制御電圧生成手段を有することを特徴とする請求項1に記載の周波数逓倍回路。
【請求項3】
前記第2の遅延制御手段は、
開始信号によって活性化され、前記基準電圧を所定の順序に従って順次選択して駆動信号として出力する選択手段と、
一端に前記駆動信号が供給されるキャパシタと、
一端に前記キャパシタの他端が接続され、他端に第1の遅延制御手段からの前記出力電圧が供給され、制御端子に前記開始信号の反転信号が供給されるスイッチ手段と、
前記キャパシタの他端に生ずる電圧に基づいて、前記第2のディレイラインにおけるN個の前記遅延手段を制御する制御電圧を生成する制御電圧生成手段を有することを特徴とする請求項1に記載の周波数逓倍回路。
【請求項4】
前記選択手段は、前記第1の遅延制御手段が前記位相ロック状態である場合に活性化されることを特徴とする請求項2または請求項3に記載の周波数逓倍回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、ディレイラインによるPLL(Phase Locked Loop)技術を用いた周波数逓倍回路に関する。
【背景技術】
【0002】
周波数逓倍回路は、内部の回路動作を高速化するためにマイクロプロセッサなどで使用され、入力された基準クロック信号を逓倍して内部クロック信号を生成する。近年は、半導体製造プロセスの微細化に伴ってシステム全体を1チップに集積するSOC(System On Chip)が登場し、マイクロプロセッサばかりでなく、携帯電子機器やデジタル家電などで使用されるICにも周波数逓倍回路が広く搭載されるようになってきた。
【0003】
PLL技術を用いた周波数逓倍回路は、温度依存、プロセス依存、電圧依存がなく、基準クロック信号に対して理想的な逓倍クロック信号を得ることができるが、従来の周波数逓倍回路には、大別して、VCO(Voltage Controlled Oscillator)を用いる方式とディレイラインを用いる方式(例えば、「特許文献1」を参照。)がある。VCOを用いる方式には、入力周波数範囲が広く、また、出力周波数を容易に変更できるという特徴があるが、フィードバックループのループ特性が2次系になるため応答が複雑でジッタが大きくなるという問題があった。これに対し、ディレイラインを用いる方式は、ループ特性が1次系になるため、応答が単純で回路構成も簡単にできるという特徴がある。このため、民生用の電子機器やデジタル家電などに用いられるICでは、この方式が多く採用されてきた。
【0004】
しかしながら、ディレイラインを用いる従来の周波数逓倍回路では、出力される逓倍クロック信号が入力周波数に対して高いピークを持った高調波を生ずるという問題があった。このため、この逓倍クロック信号をICのシステムクロックなどとして使用すると、そのICが高いレベルの不要輻射波(以下、「EMIノイズ」という。)を発生し、場合によっては、このEMIノイズが電子機器を誤動作させてしまうという問題があった。
【特許文献1】特許第3244162号公報(図4、図5)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、EMIノイズを抑制することができる周波数逓倍回路を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、電圧によって遅延量を制御可能な遅延手段と、直列に接続されたN個(N>1の整数)の前記遅延手段に基準クロック信号が入力され、前記基準クロック信号を位相遅延させて遅延クロック信号を生成する第1のディレイラインと、前記基準クロック信号および前記遅延クロック信号に基づいて、前記第1のディレイラインでの位相遅延量が前記基準クロック信号の1周期となるよう前記遅延手段の遅延量を電圧制御し、当該位相ロック状態において所定の電圧を出力する第1の遅延制御手段と、直列に接続されたN個の前記遅延手段に前記基準クロック信号が入力され、当該遅延手段の各出力から異なる位相遅延量を持つN個の出力クロック信号を生成する第2のディレイラインと、前記第1の遅延制御手段からの前記出力電圧および複数の異なる基準電圧に基づいて、前記第2のディレイラインの位相遅延量を電圧制御する第2の遅延制御手段と、前記N個の出力クロック信号を論理演算し、周波数が前記基準クロック信号の略N/2倍である逓倍クロック信号を生成する論理演算手段を有することを特徴とする周波数逓倍回路が提供される。
【発明の効果】
【0007】
本発明によれば、逓倍クロック信号における高調波のピークが低減されるので、EMIノイズを大幅に抑制することができる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【0009】
図1は、本発明の実施例に係わる周波数逓倍回路を示す回路ブロック図である。
本発明の実施例に係わる周波数逓倍回路は、2つのディレイライン11aおよび11b、2つの遅延制御部12aおよび12b、基準電圧生成回路13、および論理回路14を備えている。
【0010】
ディレイライン11aの第1の入力には基準クロック信号(以下、「CLK」という。)が入力され、第2の入力には遅延制御部12aからの一対の遅延量指示信号(以下、「NV0およびPV0」という。)が入力され、ディレイライン11aの出力は遅延クロック信号(以下、「DELCLK」という。)として遅延制御部12aへ供給されている。
【0011】
ディレイライン11bの第1の入力にはCLKが入力され、第2の入力には遅延制御部12bからの一対の遅延量指示信号(以下、「NV1およびPV1」という。)が入力され、ディレイライン11bの4つの出力は出力クロック信号1〜4(以下、「OUT1〜OUT4」という。)として論理回路14へ供給されている。
【0012】
遅延制御部12aの第1の入力にはDELCLKが入力され、第2の入力にはCLKが入力され、遅延制御部12aの第1の出力はNV0およびPV0としてディレイライン11aへ供給され、第2の出力は遅延制御信号(以下、「GNV0」という。)として遅延制御部12bへ供給されている。
【0013】
基準電圧生成回路13の出力は5つの基準電圧(以下、「S1〜S5」という。)として遅延制御部12bへ供給されている。
【0014】
遅延制御部12bの第1の入力にはGNV0が入力され、第2の入力には開始信号(以下、「SWV」という。)が入力され、第3の入力にはS1〜S5が入力され、第4の入力にはCLKが入力され、遅延制御部12bの出力はNV1およびPV1としてディレイライン11bへ供給されている。
【0015】
論理回路14の入力にはOUT1〜OUT4が入力され、論理回路14の出力は逓倍クロック信号(以下、「CLKOUT」という。)として出力されている。
【0016】
ディレイライン11aは、同一の回路ディメンジョンを持つ4つの電圧制御遅延回路A1〜A4(以下、[DelayA1〜A4]という。)が直列に接続され、入力されたCLKを位相遅延させてDELCLKを生成する。
【0017】
DelayA1〜A4は、NV0およびPV0によってその遅延量が電圧制御される。DelayA1〜A4の具体的な回路例は、図3を用いて後述する。
【0018】
遅延制御部12aは、CLKとDELCLKの位相比較に基づいて、DELCLKの位相遅延量がCLKの1周期となるようディレイライン11aのDelayA1〜A4における遅延量を制御する一対の電圧を生成し、これらをNV0およびPV0として出力する。以下、ディレイライン11aがこのように制御されている状態を「位相ロック状態」という。
【0019】
また、遅延制御部12aは、位相ロック状態において、遅延制御部12bで使用するための電圧を生成し、これをGNV0として出力する。
【0020】
遅延制御部12aは、図1に示したように、位相比較器15、チャージポンプ回路16、および制御電圧生成回路17aを有している。
【0021】
位相比較器15の第1の入力にはDELCLKが入力され、第2の入力にはCLKが入力され、位相比較器15の出力はチャージポンプ回路16へ供給されている。チャージポンプ回路16の出力は制御電圧生成回路17aへ供給され、また、チャージポンプ回路16の出力はGNV0として遅延制御部12bへ出力されている。制御電圧生成回路17aの出力はNV0およびPV0としてディレイライン11aへ供給されている。
【0022】
位相比較器15は、CLKとDELCLKの位相を比較し、その結果をチャージポンプ回路16へ出力する。
【0023】
チャージポンプ回路16は、位相比較器15からの比較結果を受けて、ディレイライン11aが位相ロック状態となる電圧を生成し、これをGNV0として遅延制御部12bおよび制御電圧生成回路17aへ出力する。
【0024】
すなわち、DELCLKの位相がCLKより進んでいる場合には、チャージポンプ回路16は、GNV0の電圧値を下げてDelayA1〜A4の遅延量を増加させ、逆に、DELCLKの位相がCLKより遅れている場合には、チャージポンプ回路16は、GNV0の電圧値をあげてDelayA1〜A4の遅延量を減少させる。
【0025】
制御電圧生成回路17aは、GNV0に基づいてDelayA1〜A4の遅延量を制御するための一対の電圧値を生成し、これらをNV0およびPV0としてディレイライン11aへ出力する。
【0026】
基準電圧生成回路13は、図1に示したように、電源電圧(以下、「Vdd」という。)を分圧するラダー抵抗により構成され、電圧がVdずつ異なる5つの基準電圧S1〜S5を出力する。Snの電圧値Vsnは、
Vsn = Vdd − Vd ×( n −1 )
Vd = Vdd × r/R …………(1)
となる。ここで、Rはラダー抵抗の全抵抗値、rはS1〜S5における1区間の抵抗値である。
【0027】
ディレイライン11bは、同一の回路ディメンジョンを持つ4つの電圧制御遅延回路B1〜B4(以下、[DelayB1〜B4]という。)が直列に接続され、入力されたCLKを各段で位相遅延させて互いに位相が異なるOUT1〜OUT4を生成する。
【0028】
DelayB1〜B4は、NV1およびPV1によってその遅延量が電圧制御される。DelayB1〜B4の具体的な回路例は、図3を用いて後述する。
【0029】
遅延制御部12bは、GNV0およびS1〜S5に基づいて、ディレイライン11bの位相遅延量を制御するためにDelayB1〜B4における遅延量を制御する一対の電圧を生成し、これらをNV1およびPV1として出力する。
【0030】
遅延制御部12bは、図1に示したように、セレクタ回路18、キャパシタ19、スイッチ回路20、および制御電圧生成回路17bを有している。
【0031】
セレクタ回路18の第1の入力にはS1〜S5が入力され、第2の入力にはCLKが入力され、第3の入力にはSWVが入力され、セレクタ回路18の第1の出力は駆動信号(以下、「RAD」という。)としてキャパシタ19の一端に供給され、第2の出力は制御信号としてスイッチ回路20の制御入力へ供給されている。
【0032】
キャパシタ19の他端は遅延制御信号(以下、「GNV1」という。)として制御電圧生成回路17bの入力に接続されている。スイッチ回路20の一端にはGNV0が接続され、他端にはGNV1が接続されている。制御電圧生成回路17bの出力はNV1およびPV1としてディレイライン11bへ供給されている。
【0033】
セレクタ回路18は、S1〜S5を所定の順序で順次選択してそれをRADとして出力する。また、セレクタ回路18は、S3が選択された時に、その選択信号G3を制御信号としてスイッチ回路20へ出力する。
【0034】
スイッチ回路20は、G3が“H”である間GNV0をキャパシタ19に接続し、GNV0からの電荷をキャパシタ19に蓄積することで、GNV0とGNV1を同電圧にする。
【0035】
キャパシタ19は、スイッチ回路20がOFFの間、つまり、G3が“L”の期間には、RADによってブートストラップされる。つまり、キャパシタ19の出力GNV1は、ハイインピーダンス状態となり、RADの電圧変化に従ってRADの電圧振幅に対応してその電圧が変化する。
【0036】
制御電圧生成回路17bは、GNV1に基づいてDelayB1〜B4の遅延量を制御するための一対の電圧値を生成し、これらをNV1およびPV1としてディレイライン11bへ出力する。
【0037】
論理回路14は、ディレイライン11bからのOUT1〜OUT4を論理演算し、周波数がCLKの略2倍であるCLKOUTを生成する。
【0038】
次に、セレクタ回路18について説明する。
図2は、本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路18を示す回路ブロック図である。
本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路18は、5つのスイッチ回路31〜35、および選択信号生成回路36を備えている。
【0039】
スイッチ回路31の一端にはS1が接続され、スイッチ回路32の一端にはS2が接続され、スイッチ回路33の一端にはS3が接続され、スイッチ回路34の一端にはS4が接続され、スイッチ回路35の一端にはS5が接続され、スイッチ回路31〜35の他端は共通してRADに接続されている。
【0040】
選択信号生成回路36の第1の入力にはCLKが入力され、第2の入力にはSWVが入力され、選択信号生成回路36の第1の出力は選択信号G1としてスイッチ回路31の制御入力へ供給され、第2の出力は選択信号G2としてスイッチ回路32の制御入力へ供給され、第3の出力は選択信号G3としてスイッチ回路33の制御入力へ供給され、第4の出力は選択信号G4としてスイッチ回路34の制御入力へ供給され、第5の出力は選択信号G5としてスイッチ回路35の制御入力へ供給されている。また、G3は、制御信号としてスイッチ回路20の制御入力へ供給されている。
【0041】
スイッチ回路31〜35は、それぞれの選択信号G1〜G5が“H”である間S1〜S5をRADに接続し、(1)式で示されるS1〜S5の電圧値をRADに出力する。
【0042】
スイッチ回路20およびスイッチ回路31〜35の具体的な回路例は、図4を用いて後述する。
【0043】
選択信号生成回路36は、SWVによって活性化され、CLKに同期して、S1〜S5を所定の順序で選択するG1〜G5を生成し、スイッチ回路31〜35のそれぞれの制御入力へ出力する。
【0044】
すなわち、G1〜G5は、CLKの1周期の間“H”になる信号で、G3→G2→G1→G2→G3→G4→G5→G4→G3の順序で活性化され、SWVが“H”である間これを繰り返す。したがって、RADに出力される電圧値は、S3→S2→S1→S2→S3→S4→S5→S4→S3を周期的に繰り返す。
【0045】
次に、DelayA1〜A4およびB1〜B4の回路例を説明する。
図3は、本発明の実施例に係わる周波数逓倍回路における電圧制御遅延回路の一例を示す回路図である。
本発明の実施例に係わる周波数逓倍回路における電圧制御遅延回路(DelayA1〜A4およびDelayB1〜B4)は、4つのn型MOS−FET(以下、「N1〜N4」という。)、4つのp型MOS−FET(以下、「P1〜P4」という。)、および2つのインバータ41および42(以下、「INV41およびINV42」という。)を備えている。
【0046】
P1のソース端子はVddに接続され、ゲート端子は第1の遅延量指示信号(PV0またはPV1。以下、[PV]という。)に接続され、ドレイン端子はP2のソース端子に接続されている。
【0047】
P2のゲート端子は入力信号(以下、「INPUT」という。)に接続され、ドレイン端子はN2のドレイン端子およびINV41の入力に接続されている。N2のゲート端子はINPUTに接続され、ソース端子はN1のドレイン端子に接続されている。
【0048】
N1のゲート端子は第2の遅延量指示信号(NV0またはNV1。以下、「NV」という。)に接続され、ソース端子は接地電位(以下、「GND」という。)に接続されている。
【0049】
P3のソース端子はVddに接続され、ゲート端子PVに接続され、ドレイン端子はP4のソース端子に接続されている。P4のゲート端子はINV41の出力に接続され、ドレイン端子はN4のドレイン端子およびINV42の入力に接続されている。
【0050】
N4のゲート端子はINV41の出力に接続され、ソース端子はN3のドレイン端子に接続されている。N3のゲート端子はNVに接続され、ソース端子はGNDに接続されている。INV42の出力はOUTPUTとして出力されている。
【0051】
次に、スイッチ回路20および31〜35の回路例を説明する。
図4は、本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路の一例を示す回路図である。
本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路(スイッチ回路20および31〜35)は、一対のp型MOS−FET(以下、「P5」という。)およびn型MOS−FET(以下、「N5」という。)、およびインバータ51(以下、「INV51」という。)を備えている。
【0052】
INV51の入力にはスイッチ回路の制御入力(以下、「SW」という。)としてG1〜G5のうち1つが接続され、INV51の出力はP5のゲート端子に接続されている。P5のドレイン端子はスイッチ回路の一端(以下、「IN」という。)に接続され、ソース端子はスイッチ回路の他端(以下、「OUT」という。)に接続されている。N5のゲート端子はSWに接続され、ドレイン端子はINに接続され、ソース端子はOUTに接続されている。
【0053】
次に、上述した構成を持つ周波数逓倍回路の動作について説明する。
図5は、本発明の実施例に係わる周波数逓倍回路の起動時における動作を示す波形図である。ここでは、主に、起動時において、CLKOUTの位相ロックが安定するまでの期間にかかわる部分を示した。
【0054】
本発明の実施例に係わる周波数逓倍回路の起動時における動作は、位相ロックがかかるまでの遷移期間(以下、「T1」という。)、および位相ロックが安定して位相ロック状態である安定期間(以下、「T2」という。)に分けられる。
【0055】
図5には、T1およびT2における基準クロック信号(CLK)、遅延制御部12aの遅延制御信号(GNV0)および遅延量指示信号(NV0およびPV0)、セレクタ回路18の開始信号(SWV)、遅延制御部12bの遅延制御信号(GNV1)および遅延量指示信号(NV1およびPV1)、および論理回路14からの逓倍クロック信号(CLKOUT)を示した。
【0056】
遷移期間T1では、ディレイライン11aでの位相遅延量が少ないために、DELCLKの位相がCLKに比べ進んでおり、図5に示したように、GNV0がVddから徐々に低下していく。そして、これにともなって制御電圧生成回路17aで生成されるNV0は低下し、PV0は上昇していく。
【0057】
そして、ディレイライン11aにおける位相遅延量が徐々に増大し、DELCLKとCLKの位相遅延量がCLKの1周期、つまり、Tcに到達すると、GNV0の低下が止まり、位相ロック状態になる。
【0058】
この間、SWVは“L”であるので、選択信号生成回路36はG3に“H”を出し続け、スイッチ回路20はONしている。このため、Vg0=Vg1であり、GNV1に基づいて制御電圧生成回路17bで生成されるNV1およびPV1は、NV0およびPV0と同様に変化する。つまり、ディレイライン11bの位相遅延量はディレイライン11aと同様に制御され、ディレイライン11aと同様に位相ロック状態になる。
【0059】
この時、DelayB1〜B4の回路ディメンジョンが全て同一なので、1段あたりの遅延量はTc/4となる。すなわち、OUT1〜4は、それぞれ互いに位相が90°ずれたクロック信号となる。
【0060】
これらを論理演算することで、周波数がCLKの2倍であるCLKOUTが論理回路14で生成される。
【0061】
安定期間T2では、SWVが“L”である間は、ディレイライン11aおよび11bの位相ロック状態は維持され、CLKの周波数が変化すれば、それに追従して、CLKOUTの周波数は、CLKの2倍の周波数を保持するように変化する。
【0062】
次に、SWVが“H”の場合の動作について説明する。
図6は、本発明の実施例に係わる周波数逓倍回路における遅延制御部の動作を示す波形図である。ここでは、遅延制御部12bにおける駆動信号(RAD)および遅延制御信号(GNV1)の波形を示した。
【0063】
図6で、RADの波形に付したS1〜S5の記号は、そのCLKサイクルでRADに出力されている基準電圧を表している。
【0064】
本発明の実施例に係わる周波数逓倍回路における遅延制御部12bの動作は、CLKの1周期ごとにその電圧が変化するRADおよびGNV1によって特徴づけられる。
【0065】
図6に示したように、RADは、選択信号生成回路36によって、電圧振幅DでVddと(Vdd−D)の間を周期的に往復する波形になる。そして、SWVが“H”であるので、このRADによって駆動されるキャパシタ19の出力GNV1は、Vg0を中心とする振幅Dの波形となる。GNV1の電圧値Vg1は、GNV0の電圧値をVg0として、
Vg1max = Vg0 + D/2
Vg1min = Vg0 − D/2 ………(2)
の間を周期的に変化する。ここで、(1)式から明らかなように、
D = 4 × Vd
である。
【0066】
すなわち、Vg1は、Vg0→(Vg0+Vd)→(Vg0+2Vd)→(Vg0+Vd)→Vg0→(Vg0−Vd)→(Vg0−2Vd)→(Vg0−Vd)→Vg0と変化し、SWVが“H”である間これを周期的に繰り返す。
【0067】
図6では、説明のためにDを誇張して示しているが、実際には、Dは大きくてもVddの数%である。
【0068】
GNV1に基づいて制御されるDelayB1〜B4の遅延量は、Dに対応する値だけ位相ロック状態から周期的に変動し、それに伴って、ディレイライン11bでの位相遅延量が変動する。結果として、CLKOUTの周波数がDに対応する幅で変動することになる。
【0069】
すなわち、位相ロック状態に比べてCLKOUTの周波数が拡散されるので、高調波のピークが大幅に抑制される。
【0070】
上記実施例によれば、GNV1の電圧変動に伴ってCLKOUTの周波数が変動するので、逓倍クロック信号(CLKOUT)における高調波のピークが低減され、この周波数逓倍回路を用いたICのEMIノイズを大幅に抑制することができる。
【0071】
上述の実施例ではスイッチ回路20はセレクタ回路18からのG3で制御されるとしたが、本発明はこれに限られるものではなく、例えば、図7に示したように、SWVを反転した信号でスイッチ回路20を制御するようにしても良い。このようにすることで、所望のタイミングでGNV1の初期化を行なうことができるようになる。
【0072】
また、上述の実施例ではSWVは外部から入力されるとしたが、本発明はこれに限られるものではなく、例えば、図8に示したように、位相比較器15の出力を利用するように構成することもできる。このようにすれば、位相比較により位相ロック状態になった時点で、自動的にセレクタ回路18を動作開始させることができ、外部入力信号を使用することなく周波数拡散を開始することができる。
【0073】
さらに、上述の実施例ではディレイライン11aおよび11bは4段の電圧制御遅延回路で構成され、CLKOUTの周波数はCLKの略2倍であるとしたが、本発明はこれに限られるものではない。例えば、ディレイライン11aおよび11bをそれぞれN個の電圧制御遅延回路で構成し、CLKの周波数の略N/2倍のCLKOUTを生成することもできる。
【0074】
さらに、上述の実施例ではセレクタ回路18での選択電圧はS1〜S5の5段階であるとしたが、本発明はこれに限られるものではなく、例えば、基準電圧の数を増加させ、より細かくステップでRADの電圧を変化させることで、周波数が異なるより多くのCLKOUTを生成でき、高調波をより拡散させることが可能となる。また、S1〜S5の電圧切り替えをCLKの周期に同期させるとしたが、本発明はこれに限られるものではない。
【0075】
さらに、上述の実施例ではS1〜S5は等間隔で設定するとしたが、本発明はこれに限られるものではなく、例えば、電圧間隔を不均等に設定するようにしても良い。その場合、高調波をさらに拡散させることができ、EMIノイズのさらなる抑制を期待することができる。
【図面の簡単な説明】
【0076】
【図1】本発明の実施例に係わる周波数逓倍回路を示す回路ブロック図。
【図2】本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路を示す回路ブロック図。
【図3】本発明の実施例に係わる周波数逓倍回路における電圧制御遅延回路の一例を示す回路図。
【図4】本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路の一例を示す回路図。
【図5】本発明の実施例に係わる周波数逓倍回路の起動時における動作を示す波形図。
【図6】本発明の実施例に係わる周波数逓倍回路における遅延制御部の動作を示す波形図。
【図7】本発明の実施例に係わる周波数逓倍回路におけるスイッチ回路の別の制御方法を示す回路図。
【図8】本発明の実施例に係わる周波数逓倍回路におけるセレクタ回路の別の制御方法を示す回路図。
【符号の説明】
【0077】
11a、11b ディレイライン
12a、12b 遅延制御部
13 基準電圧生成回路
14 論理回路
18 セレクタ回路
19 キャパシタ
20、31〜35 スイッチ回路
CLK 基準クロック信号
CLKOUT 逓倍クロック信号
DELCLK 遅延クロック信号
OUT1〜OUT4 出力クロック信号
GNV0、GNV1 遅延制御信号
NV0、PV0、NV1、PV1 遅延量指示信号




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013