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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5776(P2007−5776A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2006−140378(P2006−140378)
出願日 平成18年5月19日(2006.5.19)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 木村 亨 / 吉原 正浩 / 小柳 勝
要約 課題
十分な精度を有する内部電圧を発生することが可能な半導体装置を提供する。

解決手段
基準電圧発生回路11は、基準電圧を発生する。内部電圧発生回路12−1は、基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する。第1のトリミング回路13は、内部電圧のトリミング時、第1のトリミングデータに応じて外部から供給される第1の目標電圧をトリミングし、第1の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する。
特許請求の範囲
【請求項1】
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する内部電圧発生回路と、
前記内部電圧のトリミング時、第1のトリミングデータに応じて外部から供給される第1の目標電圧をトリミングし、前記第1の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第1のトリミング回路と
を具備することを特徴とする半導体装置。
【請求項2】
クロック信号をカウントし、前記第1のトリミング回路から出力されるトリミング終了を示す第1の信号に応じて前記クロック信号のカウントを停止するカウンタと、
前記カウンタのカウント値を前記第1のトリミングデータとして記憶する記憶回路と
をさらに具備することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1のトリミング回路は、
通常動作時、前記内部電圧発生回路により発生された内部電圧を分圧し、トリミング時、前記第1の目標電圧を分圧する第1の分圧回路と、
前記第1のトリミングデータに応じて前記第1の分圧回路の分圧比を変更する第1のレベル変更回路と、
前記第1の分圧回路の出力電圧と前記基準電圧とを比較し、前記第1の分圧回路の出力電圧と前記基準電圧が一定の条件のとき前記第1の信号を出力する第1の比較器と
を具備することを特徴とする請求項1記載の半導体装置。
【請求項4】
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路により発生された前記基準電圧をトリミングし、前記基準電圧のトリミング時、第1のトリミングデータに基づき、前記基準電圧が外部から供給される第1の目標電圧に対して一定の条件のときトリミングを終了する第1のトリミング回路と、
前記第1のトリミング回路によりトリミングされた前記基準電圧に基づき内部電圧を発生する内部電圧発生回路と、
前記内部電圧のトリミング時、第2のトリミングデータに基づき、外部から供給される第2の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第2のトリミング回路と
を具備することを特徴とする半導体装置。
【請求項5】
クロック信号をカウントし、前記基準電圧のトリミング時、前記第1のトリミング回路から出力されるトリミング終了を示す第1の信号に応じて前記クロック信号のカウントを停止し、前記内部電圧のトリミング時、前記第2のトリミング回路から出力されるトリミング終了を示す第2の信号に応じて前記クロック信号のカウントを停止するカウンタと、
前記基準電圧のトリミング時、前記カウンタのカウント値を前記第1のトリミングデータとして記憶し、前記内部電圧のトリミング時、前記カウンタのカウント値を前記第2のトリミングデータとして記憶する記憶回路と
を具備することを特徴とする請求項4記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、例えばNAND型フラッシュメモリ等の半導体装置に係わり、特に、半導体装置の内部で発生される電圧を自動的に調整するオートトリミング機能に関する。
【背景技術】
【0002】
半導体装置の微細化が進むに従いトランジスタの信頼性の問題が益々重要になってきている。トランジスタの信頼性を向上させるため、トランジスタの印加電圧は可能な限り低電圧が要求される。一方、トランジスタの動作を高速化させるため、トランジスタには可能な限り高い電圧を印加することが要求されている。特に、半導体装置の内部電圧は、高速動作の要求から電源電圧Vccより高い電圧を使用することが多く、トランジスタの信頼性を維持する技術は必須となっている。
【0003】
高速動作と信頼性向上の両立を妨げる要因のひとつに内部電位のばらつきがある。一般に、内部電圧発生回路はアナログ回路である。このため、トランジスタの閾値電圧Vth、配線抵抗Rs、酸化膜厚等のプロセスパラメータの変動に応じて特性が敏感に変動する。さらに、内部電圧発生回路は、カレントミラー回路が多用されており、これらカレントミラー回路の微細なパターン形状の違いにより特性が変動する。この内部電圧の変動は、近年の半導体装置の微細化及び電源電圧Vccの低電圧化によりさらに加速される傾向に有る。
【0004】
内部電圧のばらつきを低減させる1つの施策としてトリミング機能がある。このトリミング機能は、例えば内部電圧発生回路の出力段に設けられた分圧抵抗の抵抗値を微調整することにより、発生される内部電圧を目標電圧に設定する機能である。特に、近年、半導体装置内で発生される内部電圧と外部から供給される目標電圧とを比較し、この比較結果に応じて自己整合的に内部電圧をトリミングするオートトリミングが提案されている(例えば特許文献1参照)。
【0005】
前記オートトリミングは、一般にダイソートテスト時に実行される。オートトリミングの結果得られたトリミングデータは、レジスタ又は電気フューズに記憶される。すなわち、オートトリミング後、電源電圧をオフとせず、そのまま評価を続ける場合、トリミングデータは、レジスタ回路に記憶される。また、製品等で恒久的にトリミングデータを使用する場合、トリミングデータは、電気フューズに記憶される。
【0006】
ところで、例えばNAND型フラッシュメモリは、データの書き込み、ベリファイ、消去に多くの内部電圧を必要とする。特に、書き込みベリファイ後、書き込み電圧を僅かずつ上昇させて再書き込み行なう場合や、1つのメモリセルに複数のデータを記憶する多値メモリは、メモリセルの閾値電圧を高精度に制御する必要がある。このため、内部電圧も高精度に制御する必要がある。また、例えばダイナミック型RAMにおいては、上述したように高速動作と信頼性向上を両立させるため、高精度の内部電圧を必要としている。
【特許文献1】特開2001−229697号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、十分な精度を有する内部電圧を発生することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【0008】
本発明の半導体装置の第1の態様は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する内部電圧発生回路と、前記内部電圧のトリミング時、第1のトリミングデータに応じて外部から供給される第1の目標電圧をトリミングし、前記第1の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第1のトリミング回路とを具備することを特徴とする。
【0009】
本発明の半導体装置の第2の態様は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路により発生された前記基準電圧をトリミングし、前記基準電圧のトリミング時、第1のトリミングデータに基づき、前記基準電圧が外部から供給される第1の目標電圧に対して一定の条件のときトリミングを終了する第1のトリミング回路と、前記第1のトリミング回路によりトリミングされた前記基準電圧に基づき内部電圧を発生する内部電圧発生回路と、前記内部電圧のトリミング時、第2のトリミングデータに基づき、外部から供給される第2の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第2のトリミング回路とを具備することを特徴とする。
【発明の効果】
【0010】
本発明によれば、十分な精度を有する内部電圧を発生することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施の形態について、図面を参照して説明する。
【0012】
(第1の実施形態)
図1において、半導体装置10は、基準電圧発生回路11と複数の内部電圧発生回路12−1、12−2、12−3〜12−nを有している。基準電圧発生回路11は、例えば周知のバンドギャップリファレンス(BGR)回路により構成され、基準電圧VBGRを発生する。基準電圧VBGRは内部電圧発生回路12−1、12−2、12−3〜12−nに供給される。内部電圧発生回路12−1、12−2、12−3〜12−nは、基準電圧VBGRに基づいて、それぞれ内部電圧VPPW、VPPS〜Vregを発生する。基準電圧発生回路11は第1のトリミング回路13に接続され、内部電圧発生回路12−1、12−2、12−3〜12−nは、複数の第2のトリミング回路14−1、14−2〜14−nに接続されている。第1のトリミング回路13は、後述する基準電圧のトリミング時おいて動作され、複数の第2のトリミング回路14−1、14−2〜14−nは、内部電圧のトリミング時において順次選択的に動作される。
【0013】
第1のトリミング回路13は、第1の目標電圧VT1に基づき、基準電圧VBGRを発生するための抵抗をトリミングする。第1のトリミング回路13は、第1の目標電圧VT1と基準電圧VBGRとが一定の条件の場合、トリミング終了を示す制御信号C1を出力する。ここで、一定の条件とは、例えば基準電圧VBGRが第1の目標電圧VT1より高い場合、又は低い場合の一方であるが、基準電圧VBGRと第1の目標電圧VT1の電位差が最小である場合を一定の条件としても良い。第2のトリミング回路14−1、14−2〜14−nは、第2の目標電圧VT2−1、VT2−2〜VT2−nと基準電圧VBGRとがそれぞれ上記のように一定の条件の場合、トリミング終了を示す制御信号C2−1、C2−2〜C2−nをそれぞれ出力する。
【0014】
第1のトリミング回路13、複数の第2のトリミング回路14−1、14−2〜14−nから出力される制御信号C1、C2−1、C2−2〜C2−nは、第1の選択回路15に供給される。この第1の選択回路15は、これら制御信号C1、C2−1、C2−2〜C2−nのうちの1つを選択する。この選択された制御信号は、カウンタ16に供給される。
【0015】
このカウンタ16は、基準電圧のトリミング時、及び内部電圧のトリミング時において、クロック信号CLKをカウントし、第1の選択回路15から供給される制御信号C1、C2−1、C2−2〜C2−nのうちの1つにより、カウント動作が停止される。カウンタ16のカウント値は、トリミングデータとしてレジスタ17に保持される。さらに、このレジスタ17に保持されたトリミングデータは、電気フューズ回路18に供給される。
【0016】
この電気フューズ回路18は、複数の例えばアンチフューズにより構成されている。このアンチフューズは、過電圧を印加して絶縁膜を破壊することにより、データを記憶するタイプのフューズ素子である。電気フューズ回路18は、制御信号C1、C2−1、C2−2〜C2−n応じてカウンタ16によりカウントされ、レジスタ17に保持されたトリミングデータを記憶可能な容量を有している。
【0017】
また、レジスタ17に保持されたトリミングデータは、電気フューズ回路18に記憶された後、データ出力回路19を介して半導体装置10に接続されたテスタ20に供給される。このテスタ20により、トリミングデータが記憶される。
【0018】
上記トリミング動作は、例えばダイソートテスト時に実行される。このダイソートテストの終了後、冗長回路の設定を行うとき、テスタ20により記憶されたトリミングデータが、半導体装置10に設けられたレーザーフューズ回路21に記憶される。レーザーフューズ回路21は、例えば上記電気フューズ回路18と同等の記憶容量を有する複数のレーザーフューズ素子により構成されている。これらレーザーフューズ素子は、基準電圧を設定するためのトリミングデータ、及び複数の内部電圧を設定するためのトリミングデータに応じてブローされる。このため、これらトリミングデータはレーザーフューズ回路21によって記憶される。
【0019】
一方、半導体装置10の第2の選択回路22は、モード信号MDに応じてレジスタ17、電気フューズ回路18、レーザーフューズ回路21から出力されるトリミングデータを選択する。すなわち、モード信号MDが基準電圧のトリミング動作を示す場合、第2の選択回路22はレジスタ17の出力信号を選択する。また、モード信号MDが内部電圧のトリミング動作を示す場合、第2の選択回路22はレジスタ17、電気フューズ回路18の出力信号を適宜選択する。モード信号MDが半導体装置の通常動作を示す場合、第2の選択回路22はレーザーフューズ回路21の出力信号を選択する。第2の選択回路22により選択されたトリミングデータは第3の選択回路23に供給される。この第3の選択回路23は、選択信号SLに応じて第1のトリミング回路13、複数の第2のトリミング回路14−1、14−2〜14−nのうちの1つを選択し、第2の選択回路22から供給されるトリミングデータを対応する1つのトリミング回路に供給する。各トリミング回路は、第3の選択回路23を介して供給されるトリミングデータに応じて、基準電圧又は内部電圧がトリミングされる。
【0020】
尚、図1に示す構成は基準電圧VBGRと複数の内部電圧VPPW、VPPS〜Vregの両方をトリミングする場合を示している。このような構成とすることが後述するように望ましいが、これに限定されるものではない。例えば基準電圧VBGRのみをトリミングし、内部電圧VPPW、VPPS〜Vregをトリミングしない構成とすることも可能である。この場合、複数の第2のトリミング回路14−1〜14−n、第1の選択回路15、第3の選択回路23は省略可能である。
【0021】
また、基準電圧VBGRをトリミングしないで、内部電圧VPPW、VPPS〜Vregをトリミングする構成とすることも可能である事はいうまでもない。さらに、例えばチップ外部からの入力信号により、チップ内の複数の回路の動作変更を選択的に行う事が出来るテストモード等を使用してトリミングする電圧を選択することにより、回路構成の変更無しで基準電圧VBGRと複数の内部電圧VPPW、VPPS〜Vregのトリミングを任意に実施することが可能になる。
【0022】
さらに、データ出力回路19、レーザーフューズ21は、必ずしも必要ではなく、省略することが可能である。この場合、基準電圧のトリミング時や、内部電圧のトリミング時に設定されたトリミングデータは、電気フューズ回路18に記憶され、通常の動作時において、第2の選択回路22は電気フューズ18に記憶されたトリミングデータを選択する。
【0023】
図2は、第1のトリミング回路13の一例を示している。第1のトリミング回路13は、デコーダ13a、スイッチ回路13b、分圧回路13c、比較器13dにより構成されている。デコーダ13aは、供給されたトリミングデータTDをデコードし、複数の信号を出力する。スイッチ回路13bは、例えば複数のNチャネルMOSトランジスタ13b−1、13b−2〜13b−n−1を有している。これらトランジスタ13b−1、13b−2〜13b−n−1の各ゲートは、デコーダ13aの出力端に接続されている。
【0024】
分圧回路13cは、電源と接地間に直列接続された例えばPチャネルMOSトランジスタ13c−1と、複数の抵抗R1、R2、R3〜Rnとにより構成されている。これら抵抗R1、R2、R3〜Rnは、例えば互いに等しい抵抗値を有している。トランジスタ13c−1のゲート、及びトランジスタ13c−1と抵抗R1の接続ノードには、基準電圧発生回路11から出力される電圧が供給されている。前記トランジスタ13b−1の一端は、抵抗R1と抵抗R2の接続ノードに接続され、他端は接地されている。トランジスタ13b−2の一端は、抵抗R2と抵抗R3の接続ノードに接続され、他端は接地されている。さらに、トランジスタ13b−n−1の一端は、図示せぬ抵抗Rn−1と抵抗Rnの接続ノードに接続され、他端は接地されている。スイッチ回路13bは、デコーダ13aの出力信号に応じて分圧回路13cを構成する複数の抵抗R1〜Rnを選択し、基準電圧発生回路11の出力電圧、すなわち、基準電圧VBGRをトリミングする。
【0025】
また、分圧回路13cによりトリミングされた基準電圧VBGRは比較器13dの一方入力端に供給される。この比較器13dの他方入力端には、例えば外部より第1の目標電圧VT1が供給される。トリミング時、比較器13dは、基準電圧VBGRと第1の目標電圧VT1とを比較し、基準電圧が例えば第1の目標電圧VT1(例えば1V)以上となったとき、制御信号C1を出力する。
【0026】
図3は、内部電圧発生回路12−1と第2のトリミング回路14−1の一例を示している。他の内部電圧発生回路12−2〜12−n及び第2のトリミング回路14−2〜14−nも図3と同様の構成とされており、発生する内部電圧が内部電圧発生回路12−1及び第2のトリミング回路14−1と異なっている。
【0027】
図3において、内部電圧発生回路12−1は、発振器(OSC)12aと、チャージポンプ回路(CPMP)12bと、比較器12cにより構成されている。発振器12aは、例えば一定周期の信号を発振する。この信号はチャージポンプ回路12bに供給される。このチャージポンプ回路12bは、供給された信号に従って電源電圧を昇圧する。チャージポンプ回路12bの出力電圧は、後述する分圧回路14cにより分圧される。この分圧電圧は比較器12cの一方入力端に供給される。この比較器12cの他方入力端には、前記基準電圧発生回路11により発生された基準電圧VBGRが供給されている。この比較器12cは、基準電圧VBGRと分圧電圧とを比較し、分圧電圧が基準電圧以下である場合、発振器12aを動作させ、分圧電圧が基準電圧より大きい場合、発振器12aを停止させる。
【0028】
一方、第2のトリミング回路14−1は、デコーダ14a、スイッチ回路14b、分圧回路14c、比較器14dにより構成されている。デコーダ14aは、設定されたトリミングデータTDをデコードし、複数の信号を出力する。スイッチ回路14bは、例えば複数のNチャネルMOSトランジスタ14b−1、14b−2〜14b−n−1を有している。これらトランジスタ14b−1、14b−2〜14b−n−1の各ゲートは、デコーダ14aの出力端に接続されている。
【0029】
分圧回路14cは、モニタ用のパッドMPDと接地間に直列接続された例えば複数の抵抗R0、R1、R2、R3〜Rnにより構成されている。前記比較器12cの一方入力端は抵抗R0とR1の接続ノードに接続されている。前記トランジスタ14b−1の一端は、抵抗R1と抵抗R2の接続ノードに接続され、他端は接地されている。トランジスタ14b−2の一端は、抵抗R2と抵抗R3の接続ノードに接続され、他端は接地されている。さらに、トランジスタ14b−n−1の一端は、図示せぬ抵抗Rn−1と抵抗Rnの接続ノードに接続され、他端は接地されている。スイッチ回路14bは、デコーダ14aの出力信号に応じて分圧回路14cを構成する複数の抵抗R1〜Rnを選択し、内部電圧発生回路12−1の出力電圧、すなわち、内部電圧VPPWをトリミングする。
【0030】
また、分圧回路14cによりトリミングされた内部電圧VPPWは比較器14dの一方入力端に供給される。この比較器14dの他方入力端には、基準電圧VBGRが供給される。この比較器14dは、内部電圧発生回路12−1を構成する比較器12cと同一回路構成とされており、トリミングによる設定誤差の低減が図られている。
【0031】
さらに、内部電圧発生回路12−1の出力端と分圧回路14cの接続ノードは、例えばモニタ用のパッドMPDに接続されている。内部電圧のトリミング時、このモニタパッドMPDに第2の目標電圧VT2−1が供給される。比較器14dは、基準電圧VBGRと分圧回路14cにより分圧された第2の目標電圧VT2−1とを比較し、例えば第2の目標電圧VT2−1が基準電圧VBGR以上となったとき、制御信号C2−1を出力する。
【0032】
図4(a),4(b)は、前記電気フューズ回路18を構成する電気フューズ素子の例を示している。図4(a)は、トレンチキャパシタを用いたアンチフューズの一例を示しており、図4(b)は、EEPROMセルを用いたフューズの一例を示している。
【0033】
図4(a)において、基板SUBの内部にトレンチDTが形成されている。トレンチDTの内壁にキャパシタ絶縁膜CIが形成され、トレンチDT内に埋め込み電極BEが形成されている。さらに、基板SUB内にプレート電極PEが形成されている。このプレート電極PEと埋め込み電極BEに電圧を印加してキャパシタ絶縁膜CIを破壊することにより、データが記憶される。
【0034】
図4(b)において、EEPROMセルは、フローティングゲートFGとコントロールゲートCGを有する積層ゲート型トランジスタであり、コントロールゲートCGに高電圧を印加してフローティングゲートFGに電子を注入することによりデータが記憶される。
【0035】
図5は、半導体装置のテスト工程を概略的に示している。ウェハプロセスS11が終了すると、ウェハに対してダイソートテストが実行される。このダイソートテストにおいて、基準電圧VBGRのトリミング及び内部電圧VPPW、VPPS〜Vregのトリミングが実行される。これらトリミングにおいて得られたトリミングデータは、電気フューズ素子に記憶されるとともに、外部のテスタに出力され記憶される。この後、冗長回路設定工程(S13)において、テスタに記憶されたトリミングデータがレーザーフューズ素子に記憶される。
【0036】
図6は、ダイソートテスト時におけるトリミング動作を概略的に示している。図6を参照して、図1乃至図3の動作について説明する。先ず、基準電圧VBGRのトリミングが選択されると(S21)、図1、図2に示すように、外部より第1の目標電圧VT1が第1のトリミング回路13に供給される(S22)。また、第1の選択回路15は第1のトリミング回路13の出力信号を選択し、第2の選択回路22は、基準電圧トリミングモードを示すモード信号MDに応じてレジスタ17の出力信号を選択し、第3の選択回路23は選択信号SLに応じて第1のトリミング回路13を選択する。
【0037】
この後、基準電圧発生回路11から出力される電圧のレベルが変化される(S23)。比較器13dは、分圧回路13cから出力される基準電圧VBGRと第1の目標電圧VT1とを比較する。この間、図1に示すカウンタ16はクロック信号CLKをカウントする。このカウンタ16の出力信号はレジスタ17に保持され、レジスタ17の出力信号は第2、第3の選択回路22、23を介して第1のトリミング回路13に供給される。第1のトリミング回路13において、図2に示すデコーダ13aは、レジスタ17から供給される信号をデコードする。このデコーダ13aの出力信号はスイッチ回路13bのトランジスタ13b−1〜13b−n−1に供給される。これらトランジスタ13b−1〜13b−n−1は、デコーダ13aの出力信号に応じて、トランジスタ13b−1からトランジスタ13b−2へ順次オンとされる。このため、分圧回路13cの抵抗R1に接続される抵抗の数が抵抗R2から抵抗Rnへ順次増加される。したがって、分圧回路13cの出力電圧、すなわち、基準電圧VBGRが徐々に増加される。図2に示す比較器13dは、基準電圧VBGRと第1の目標電圧VT1とを比較し、例えば基準電圧VBGRが第1の目標電圧VT1以上となった場合、制御信号C1を出力する。
【0038】
図7は、デコーダ13aの出力信号と比較器13dの動作を示している。基準電圧VBGRの初期値は分圧回路13cに初期設定されている比で決まる値であり、前述した理由によって、図7に示すように期待する設定値からずれる。次にトリミングを開始することにより分圧回路13cの抵抗比はトリミング範囲の最低値に設定され、基準電圧VBGRを出力する。この後、デコーダ13aの出力信号に従って、分圧回路13cの抵抗値が高くなると、基準電圧VBGRも上昇する。比較器13dは、基準電圧VBGRが第1の目標電圧VT1以上となった場合、例えばトリミングの終了を示す制御信号C1を出力する。比較器13dから出力された制御信号C1は、第1の選択回路15を介してカウンタ16に供給される。このカウンタ16は制御信号C1に応じて停止される(S24、S25)。
【0039】
このカウンタ16のカウント値は、トリミングデータとしてレジスタ17に保持される。このレジスタ17に保持されたトリミングデータは電気フューズ回路18に供給され、電気フューズ素子により記憶される(S26)。この後、レジスタ17に保持されたトリミングデータは、図1に示すデータ出力回路19を介して半導体装置10外のテスタ20に供給され記憶される(S27)。
【0040】
次に、図6に示すように、内部電圧のトリミングが選択されると(S28)、第2の目標電圧VT2−1(例えば3.2V)が第2のトリミング回路14−1に供給される(S29)。この第2の目標電圧VT2−1は、内部電圧発生回路12−1により発生される内部電圧VPPWと同一の電圧であり、図3に示すモニタパッドMPDに外部から供給される。すなわち、内部電圧のトリミング時、内部電圧発生回路12−1は停止されており、外部から正確に制御された内部電圧VPPWと同一の第2の目標電圧VT2−1が供給される。
【0041】
また、内部電圧のトリミング時、第1の選択回路15は第2のトリミング回路14−1の出力信号を選択し、第2の選択回路22は、トリミングモードを示すモード信号MDに応じてレジスタ17の出力信号を選択し、第3の選択回路23は選択信号SLに応じて第2のトリミング回路14−1を選択する。
【0042】
さらに、ダイソートテスト時、基準電圧発生回路11は前記基準電圧のトリミング時にトリミングされ、電気フューズ回路18に記憶されたトリミングデータに従って基準電圧VBGRを発生する。すなわち、内部電圧のトリミング時、第2の選択回路22は、電気フューズ回路18を選択し、電気フューズ回路18に記憶されたトリミングデータを第3の選択回路23に供給する。第3の選択回路23は選択信号SLに応じて、第1のトリミング回路13を選択し、トリミングデータを図2に示す第1のトリミング回路13のデコーダ13aに供給する。このため、第1のトリミング回路13は、デコーダ13aの出力信号に応じてスイッチ回路13bを制御し、分圧回路13cの抵抗値を設定する。
【0043】
次いで、内部電圧発生電圧のレベルが変化される(S30)。図3に示す比較器14dは、基準電圧発生回路11から供給される基準電圧VBGRと分圧回路14cにより分圧された第2の目標電圧VT2−1とを比較する。この間、図1に示すカウンタ16はクロック信号CLKをカウントする。このカウンタ16の出力信号はレジスタ17に保持され、レジスタ17の出力信号は第2、第3の選択回路22、23を介して第2のトリミング回路14−1に供給される。第2のトリミング回路14−1において、図3に示すデコーダ14aは、レジスタ17から供給される信号をデコードする。このデコーダ14aの出力信号はスイッチ回路14bのトランジスタ14b−1〜14b−n−1に供給される。これらトランジスタ14b−1〜14b−n−1は、デコーダ14aの出力信号に応じて、トランジスタ14b−1からトランジスタ14b−2へ順次オンとされる。このため、分圧回路14cの抵抗R1に接続される抵抗の数が抵抗R2から抵抗Rnへ順次増加される。したがって、分圧回路14cの出力電圧、すなわち、内部電圧VPPWが徐々に増加される。図3に示す比較器14dは、基準電圧VBGRと分圧回路14cにより分圧された第2の目標電圧VT2−1とを比較し、例えば第2の目標電圧VT2−1が基準電圧VBGR(例えば1V)以上となった場合、制御信号C2−1を出力する。比較器14dから出力された制御信号C2−1は、第1の選択回路15を介してカウンタ16に供給される。このカウンタ16は制御信号C2−1に応じて停止される(S31、S32)。
【0044】
このカウンタ16のカウント値は、トリミングデータとしてレジスタ17に保持される。このレジスタ17に保持されたトリミングデータは電気フューズ回路18に供給され、電気フューズ素子により記憶される(S33)。この後、レジスタ17に保持されたトリミングデータは、図1に示すデータ出力回路19を介して半導体装置10外のテスタ20に供給され記憶される(S34)。
【0045】
この後、全ての内部電圧のトリミングが終了したかどうかが判別され(S35)、終了していない場合は、制御がステップS28に移行され、次の内部電圧、例えば内部電圧VPPSのトリミングが選択される。この後、上述した動作が繰り返され、内部電圧VPPSがトリミングされる。このようにして、全ての内部電圧のトリミングが実行される。
【0046】
尚、前述したように、テストモードを使用して所望の内部電位を選択的にトリミングする事も可能である。
【0047】
上記のように、ダイソートテスト時に基準電圧VBGR及び複数の内部電圧VPPW、VPPS〜Vregのトリミングが終了すると、半導体装置10に接続されたテスタ20に各電圧に応じたトリミングデータが記憶される。
【0048】
ダイソートテスト終了後、図5に示すように、冗長回路の設定時において、テスタ20に記憶されたトリミングデータが、半導体装置10内のレーザーフューズ回路21に記憶される(S13)。すなわち、レーザーフューズ回路21の図示せぬレーザーフューズ素子がトリミングデータに従ってブローされ、トリミングデータがレーザーフューズ素子に記憶される。
【0049】
半導体装置の動作時、第2の選択回路22は、レーザーフューズ回路21を選択し、レーザーフューズ回路21に記憶された基準電圧VBGRのトリミングデータ、及び複数の内部電圧VPPW、VPPS〜Vregの各トリミングデータが第1のトリミング回路13、複数の第2のトリミング回路14−1〜14−nに供給される。基準電圧発生回路11、及び複数の内部電圧発生回路12−1〜12−nは、これらトリミングデータに従って最適レベルにトリミングされた基準電圧VBGR、及び複数の内部電圧VPPW、VPPS〜Vregを発生する。
【0050】
上記第1の実施形態によれば、複数の内部電圧VPPW、VPPA〜Vregをトリミング可能としている。従来、内部電圧が設定値からずれている場合、そのずれを補正することができず、適正な内部電圧を発生することができなかった。しかし、第1の実施形態は、各内部電圧生成回路12−1〜12−nに第2のトリミング回路14−1〜14−nを接続し、この第2のトリミング回路14−1〜14−nにより内部電圧VPPW、VPPA〜Vregをトリミング可能としているため、適正な内部電圧VPPW、VPPA〜Vregを発生することができる。
【0051】
さらに、第1の実施形態は、基準電圧VBGRもトリミングし、正確な基準電圧VBGRを発生可能としている。このため、この基準電圧VBGRが供給される複数の内部電圧発生回路12−1〜12−nは、ばらつきの少ない内部電圧VPPW、VPPA〜Vregを発生することが可能である。
【0052】
しかも、内部電圧VPPW、VPPA〜Vregのトリミングは、外部から供給される正確に制御された第2の目標電圧VT2−1〜VT2−nを用いて分圧回路14cの抵抗値をトリミングしている。このため、各内部電圧発生回路12−1〜12−nは、設定値としての第2の目標電圧VT2−1〜VT2−nに等しい正確な内部電圧VPPW、VPPA〜Vregを発生することができる。
【0053】
また、第1の実施形態は、データ出力回路19によりトリミングデータを外部のテスタ20に出力し、このテスタ20に記憶されたトリミングデータをレーザーフューズ21に記憶させ、半導体装置10の動作時は、レーザーフューズ回路21に記憶されたトリミングデータにより、最適レベルの基準電圧VBGRや複数の内部電圧VPPW、VPPS〜Vregを発生している。したがって、電気フューズに比べて信頼性が高いレーザーフューズ回路21にトリミングデータを記憶しているため、従来に比べて、トリミングデータを確実に記憶することができ、半導体装置の信頼性を長期間保持することが可能である。
【0054】
図8(a)は、基準電圧VBGRのばらつきを示し、図8(b)は、内部電圧VPPWのばらつきを示している。図8(b)から明らかなように、基準電圧VBGRは、トリミングすることによりデフォルト状態より、ばらつきが大幅に減少していることが分かる。また、図8(b)において、(VBGRのトリム後)で示すように、基準電圧VBGRをトリミングすることにより、トリミングを全く行なわないデフォルト状態に比べて内部電圧VPPWのばらつきを抑制できることが分かる。しかし、内部電圧VPPWのばらつき及び目標電圧からのずれは十分抑制されていない。しかし、(VPPWトリム後)で示すように、内部電圧をトリミングすることにより、内部電圧VPPWのばらつき及び目標電圧からのずれを(VBGRのトリム後)で示す場合に比べて一層低減できることが分かる。
【0055】
このように、第1の実施形態によれば、内部電圧のばらつきを低減できるため、半導体装置の信頼性を向上させることができる。すなわち、内部電圧が目標電圧(設定電圧)より高い場合、トランジスタに加わるストレスが増大するため、トランジスタの寿命が低減し、内部電圧が目標電圧より低い場合、回路の動作速度が低下する。しかし、第1の実施形態のように、内部電圧を目標電圧にほぼ等しく設定できる場合、回路の動作速度の低下を抑制してトランジスタの寿命を延ばすことができる。
【0056】
(第2の実施形態)
図9は、第2の実施形態を示すものであり、第2のトリミング回路14−1の変形例を示している。図9において、図3と同一部分には同一符号を付している。
【0057】
図9において、分圧回路14cは、モニタパッドMPDと接地間に抵抗R0と、例えば2つの第1の抵抗HR1、HR2と、複数の第2の抵抗LR1〜LRnが直列接続されている。第1の抵抗HR1、HR2の抵抗値は、それぞれ等しく設定され、第2の抵抗LR1〜LRnのそれぞれは等しい抵抗値を有している。第1の抵抗HR1又はHR2の抵抗値は、第2の抵抗LR1〜LRnのうちの1つの抵抗値の例えば10倍に設定されている。
【0058】
スイッチ回路14bは、NチャネルMOSトランジスタにより構成された第1のトランジスタ14h−1、14h−2、及び第2のトランジスタ14l−1〜14l−nにより構成されている。第1のトランジスタ14h−1は第1の抵抗HR1、HR2に並列接続され、第1のトランジスタ14h−2は第1の抵抗HR2に並列接続されている。各第2のトランジスタ14l−1〜14l−nの一端は、第2の抵抗LR1〜LRnの一端に接続され、他端は接地されている。
【0059】
第1のデコーダ14a−1は、図1に示す第2の選択回路22により選択されたトリミングデータの例えば上位2ビットTDuをデコードし、第2のデコーダ14a−2は、トリミングデータの例えば下位nビットTDlをデコードする。第1のデコーダ14a−1の出力信号は、第1のトランジスタ14h−1、14h−2のゲートに供給され、第2のデコーダ14a−2の出力信号は、第2のトランジスタ14l−1〜14l−nのゲートに供給される。
【0060】
上記構成において、第2のデコーダ14a−2、第2のトランジスタ14l−1〜14l−n、及び第2の抵抗LR1〜LRnは、トリミングデータに応じて内部電圧を微調整し、第1のデコーダ14a−1、第1のトランジスタ14h−1、14h−2、及び第1の抵抗HR1、HR2は、トリミングデータに応じて内部電圧を粗調整する。
【0061】
上記第2の実施形態によれば、トリミングデータの上位ビットにより動作する第1のデコーダ14a−1、第1のトランジスタ14h−1、14h−2と、下位ビットにより動作する第2のデコーダ14a−2、第2のトランジスタ14l−1〜14l−nとにより、分圧回路14cを構成する第1の抵抗HR1、HR2と、第2の抵抗LR1〜LRnを選択している。このため、トリミング量の数だけトランジスタと抵抗及び制御信号を必要としない。したがって、抵抗及びトランジスタの数を削減することが可能であり、レイアウト面積を低減できる。
【0062】
(第3の実施形態)
図10は、図1を変形した第3の実施形態を示している。図10に示す回路は、図1に示す回路と異なり、複数の電気フューズ回路18−0〜18−nと、複数のレーザーフューズ21−0〜21−nと、複数の第2の選択回路22−0〜22−n、複数の第3の選択回路23−0〜23−n、及び第4の選択回路24を有している。
【0063】
すなわち、電気フューズ回路18−0〜18−nと、レーザーフューズ21−0〜21−nは、基準電圧発生回路11、内部電圧発生回路12−1〜12−nに対して個別に配置されている。つまり、電気フューズ回路18−0、レーザーフューズ21−0は基準電圧発生回路11に対応して配置され、電気フューズ回路18−1、レーザーフューズ21−1は内部電圧発生回路12−1に対応して配置されている。また、電気フューズ回路18−n、レーザーフューズ21−nは内部電圧発生回路12−nに対応して配置されている。
【0064】
第2の選択回路22−0は、基準電圧発生回路11に対応して配置され、モード信号MDに応じて電気フューズ回路18−0又はレーザーフューズ21−0を選択する。第2の選択回路22−1は、内部電圧発生回路12−1に対応して配置され、モード信号MDに応じて電気フューズ回路18−1又はレーザーフューズ21−1を選択する。第2の選択回路22−nは、内部電圧発生回路12−nに対応して配置され、モード信号MDに応じて電気フューズ回路18−n又はレーザーフューズ21−nを選択する。
【0065】
第3の選択回路23−0は、基準電圧発生回路11に対応して配置され、選択信号SLに応じて第2の選択回路22−0の出力信号又はレジスタ17の出力信号を選択する。この選択された信号は、第1のトリミング回路13に供給される。第3の選択回路23−1は、内部電圧発生回路12−1に対応して配置され、選択信号SLに応じて第2の選択回路22−1の出力信号又はレジスタ17の出力信号を選択する。この選択された信号は、第2のトリミング回路14−1に供給される。第3の選択回路23−nは、選択信号SLに応じて第2の選択回路22−nの出力信号又はレジスタ17の出力信号を選択する。この選択された信号は、第2のトリミング回路14−nに供給される。
【0066】
カウンタ16、レジスタ17は、基準電圧発生回路11、内部電圧発生回路12−1〜12−nに対して共有されている。このため、レジスタ17の出力端に第4の選択回路24を設けている。この第4の選択回路24により、レジスタ17に保持された基準電圧及び各内部電圧のトリミングデータが電気フューズ回路18−0〜18−n、又はデータ出力回路19に供給される。
【0067】
また、テスタ20に記憶されたトリミングデータは、レーザーフューズ21−0〜21−nに設定される。
【0068】
上記第3の実施形態によっても第1、第2の実施形態と同様の効果を得ることが可能である。
【0069】
図11は、第1乃至第3の実施形態が適用されるアプリケーションの例を示している。図11は、半導体装置10として、例えばNAND型フラッシュメモリ40を搭載したメモリカード41を示している。メモリカード41は例えばデジタルスチルカメラ42に接続される。デジタルスチルカメラ42はホストシステムとしてのコントローラ43を有している。NAND型フラッシュメモリ40は、直列接続された複数のEEPROMセルにより構成されたメモリセルアレイを有している。NAND型フラッシュメモリ40は、コントローラ43から出力されるコマンド及びアドレス信号に応じて動作する。ホスト側の機器はデジタルスチルカメラに限定されるものではなく、例えば携帯電話器、メモリカードのリーダ/ライタなど様々な電子機器が適用可能である。また、メモリカード40は、コントローラを内蔵していてもよい。この例の場合、メモリカード41内のコントローラ43が、ホストシステムとして機能する。
【0070】
NAND型フラッシュメモリ40は、制御電圧発生回路44を有している。この制御電圧発生回路44は、例えば第1乃至第3の実施形態に示す回路を含んでいる。すなわち、基準電圧発生回路11、第1のトリミング回路13、内部電圧発生回路12−1〜12−n、第2のトリミング回路14−1〜14−n等を含んでいる。図11は、これらの一部のみを示している。これら第2のトリミング回路13、14−1〜14−nによりトリミングされた各種内部電圧はNAND型フラッシュメモリ40に供給される。NAND型フラッシュメモリ40は、これら内部電圧に応じて、データの書き込み、読み出し、消去動作が実行される。このため、データの書き込み、読み出し、消去動作を高精度に実行することができる。
【0071】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【0072】
【図1】第1の実施形態に係る半導体装置を示す構成図。
【図2】図1の第1のトリミング回路の一例を示す回路図。
【図3】図1に示す第2のトリミング回路の一例を示す回路図。
【図4】図4(a)は、電気フューズ素子の一例を示す断面図、図4(b)は、電気フューズ素子の他の例を示す図。
【図5】半導体装置のテスト工程を概略的に示すフローチャート。
【図6】ダイソートテスト時におけるトリミング動作を概略的に示すフローチャート。
【図7】デコーダの出力信号と比較器の動作を示すタイミングチャート。
【図8】図8(a)は、基準電圧VBGRのばらつきを示し、図8(b)は、内部電圧VPPWのばらつきを示す図。
【図9】第2の実施形態を示すものであり、第2のトリミング回路の変形例を示す回路図。
【図10】第3の実施形態に係る半導体装置を示す構成図。
【図11】NAND型フラッシュメモリを用いたメモリシステムを概略的に示す構成図。
【符号の説明】
【0073】
10…半導体装置、11…基準電圧発生回路、12−1、12−2、12−3〜12−n…内部電圧発生回路、13…第1のトリミング回路、14−1、14−2〜14−n…第2のトリミング回路、16…カウンタ、17…レジスタ、18、18−0〜18−n…電気フューズ回路、19…データ出力回路、20…テスタ、21、21−0〜21−n…レーザーフューズ回路、VGBR…基準電圧、VPPW、VPPS〜Vreg…内部電圧、VT1、VT2−1〜VT2−n…第1、第2の目標電圧、TD、TDu、TDl…トリミングデータ。




 

 


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