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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5723(P2007−5723A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−187046(P2005−187046)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 河村 圭子 / 佐藤 慎吾
要約 課題
トレンチゲート電極を有する半導体装置において、破壊耐性を下げることなく、オン抵抗を下げることができる半導体装置を提供する。

解決手段
半導体基板に形成されるp+型ドレイン層10と、p+型ドレイン層10上に形成される第2のドリフト層12と、第2のドリフト層12上に形成される第1のドリフト層11と、第1のドリフト層11上に形成されるn型ベース層13と、n型ベース層13上に形成されるp+型ソース層14と、p+型ソース層14から第1のドリフト層11にかけて形成されるトレンチと、トレンチ内に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極を備える。そして、第2のドリフト層12のバンドギャップは、第1のドリフト層11側からp+型ドレイン層10側にかけて、第1のドリフト層11のバンドギャップの値から徐々に小さくなることを特徴としている。
特許請求の範囲
【請求項1】
半導体基板に形成される第1の導電型のドレイン層と、
前記ドレイン層上に形成される第1の導電型のグレーデッド層と、
前記グレーデッド層上に形成される第1の導電型のドリフト層と、
前記ドリフト層上に形成される第2の導電型のベース層と、
前記ベース層上に形成される第1の導電型のソース層と、
前記ソース層から前記ドリフト層にかけて形成されるトレンチと、
前記トレンチ内に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記ドレイン層側に向かって減少することを特徴とする半導体装置。
【請求項2】
前記グレーデッド層はSiGe若しくはSiGeCで形成され、前記ドリフト層はSiで形成されることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記グレーデッド層は、前記ドリフト層側から前記ドレイン層側にかけてGe濃度が高くなることを特徴とする請求項2記載の半導体装置。
【請求項4】
半導体基板に形成される第1の導電型のコレクタ層と、
前記コレクタ層上に形成される第2の導電型のグレーデッド層と、
前記グレーデッド層上に形成される第2の導電型のドリフト層と、
前記ドリフト層上に形成される第1の導電型のベース層と、
前記ベース層上に形成される第2の導電型のエミッタ層と、
前記エミッタ層から前記ドリフト層にかけて形成されるトレンチと、
前記トレンチ内に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記コレクタ層側に向かって減少することを特徴とする半導体装置。
【請求項5】
前記グレーデッド層はSiGe若しくはSiGeCで形成され、前記ドリフト層はSiで形成されることを特徴とする請求項4記載の半導体装置。
【請求項6】
前記グレーデッド層は、前記ドリフト層側から前記コレクタ層側にかけてGe濃度が高くなることを特徴とする請求項5記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
近年、縦型のMOSFET等のパワーデバイスでは、微細化が求められているとともにデバイスを含めた半導体装置全体のオン抵抗の低抵抗化が強く求められている。
【0003】
従来、トレンチMOSトランジスタは、例えば、p型の場合、半導体基板内に形成されたp+型ドレイン層上にp−型エピタキシャル層が形成されている。p−型エピタキシャル層には、p+型ドレイン層上から、p−型ドリフト層、n型ベース層、p+型ソース層が形成されている。また、p−型エピタキシャル層には、p+型ソース層からp−型ドリフト層に達する深さのトレンチが形成されている。トレンチ内壁には、ゲート絶縁膜が形成され、ゲート絶縁膜上のトレンチ内部にポリシリコンが形成され、トレンチゲート電極が埋め込み形成されている。さらに、トレンチゲート電極上には、層間絶縁膜が堆積され、この層間絶縁膜の所定の位置にコンタクトホールが開口されている。この層間絶縁膜上には、コンタクトホールを通じてp+型ソース層の表面の一部及びn型ベース層の表面の一部に共通にコンタクトするようにメタルからなるソース電極が形成される(例えば、特許文献1参照。)。
【0004】
以上より構成されるトレンチMOSトランジスタは、全抵抗中p−型エピタキシャル層の抵抗が大きな割合を占めている。このオン抵抗の低抵抗化を図る方法として、p−型エピタキシャル層の膜厚を薄くすることが考えられるが、p−型ドリフト層の薄膜化は、ソース・ドレイン間の破壊耐性の低下を引き起こす。また、半導体基板のp+型ドレイン層からp−型ドリフト層へ不純物が拡散することが考えられるため、ドリフト層はある一定以上厚く形成しておく必要がある。
【特許文献1】特開2004−241413号公報(第9頁、図1)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、トレンチゲート電極を有する半導体装置において、破壊耐性を下げることなく、オン抵抗を下げることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体装置は、半導体基板に形成される第1の導電型のドレイン層と、前記ドレイン層上に形成される第1の導電型のグレーデッド層と、前記グレーデッド層上に形成される第1の導電型のドリフト層と、前記ドリフト層上に形成される第2の導電型のベース層と、前記ベース層上に形成される第1の導電型のソース層と、前記ソース層から前記ドリフト層にかけて形成されるトレンチと、前記トレンチ内に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記ドレイン層側に向かって減少することを特徴としている。
【0007】
また、本発明の他の態様の半導体装置は、半導体基板に形成される第1の導電型のコレクタ層と、前記コレクタ層上に形成される第2の導電型のグレーデッド層と、前記グレーデッド層上に形成される第2の導電型のドリフト層と、前記ドリフト層上に形成される第1の導電型のベース層と、前記ベース層上に形成される第2の導電型のエミッタ層と、前記エミッタ層から前記ドリフト層にかけて形成されるトレンチと、前記トレンチ内に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記コレクタ層側に向かって減少することを特徴としている。
【発明の効果】
【0008】
本発明によれば、破壊耐性を下げることなく、オン抵抗を下げることができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0010】
図1は、本発明の実施例1に係る半導体装置であるトレンチMOSトランジスタの構造を示す断面図である。
【0011】
図1に示すように、高濃度のボロンイオンがドープされたp+型ドレイン層10を有するp型シリコン基板上に、エピタキシャル成長法で形成され、低濃度のボロンイオンがドープされたp−型エピタキシャル層が形成されている。
【0012】
このp−型エピタキシャル層は、p型ドレイン層10表面からエピタキシャル成長法で形成されたSiGeで構成される第1のドリフト層11とSiで構成される第2のドリフト層12で形成される。ここで、第1のドリフト層11及び第2のドリフト層12には、低濃度のボロンイオンがドープされている。この第1のドリフト層11を構成するSiGeのGe濃度は、p+型ドレイン層10に接する面のGe濃度が高く、第2のドリフト層12へ近づくにつれて、第2のドリフト層12を構成するSiの組成比に近づき、第2のドリフト層12に接する面で組成式はSiになるグレーデッド層である。
【0013】
ここで、第1のドリフト層11としてp−型の第1のドリフト層11をSiGeで形成していたが、p+型ドレイン層10の一部としてp型シリコン基板上に高濃度のボロンイオンがドープされたSiGeをエピタキシャル成長させた後、第1のドリフト層11として、p−型のSiGeに濃度分布をもたせてエピタキシャル成長させてもかまわない。この場合、高濃度p型で形成したSiGeの層からSiGeのGe濃度分布を変化させてもかまわない。つまり、SiGeのGe濃度分布の変化するグレーデッド層は、p+型ドレイン層10の一部と第1のドリフト層11の積層構造をもつことになる。
【0014】
次に、p−型エピタキシャル層内の第2のドリフト層12には、リンイオン若しくはヒ素イオンがドープされたn型ベース層13が形成され、このn型ベース層13内には、高濃度のボロンイオンがドープされたp+型ソース層14が形成されている。
【0015】
さらに、p−型エピタキシャル層には、p+型ソース層14の表面から第2のドリフト層12に達する深さのゲートトレンチが形成されており、このゲートトレンチの内壁には、ゲート絶縁膜15が形成され、ゲートトレンチ内部には、不純物がドープされたポリシリコンからなるトレンチゲート電極16が埋め込み形成されている。
【0016】
さらに、p+型ソース層14の表面からn型ベース層13の途中の深さ位置に達するまでトレンチを形成し、ソース電極17がp+型ソース層14及びn型ベース層13にコンタクトするようにトレンチコンタクト領域18が形成されている。また、トレンチゲート電極16上には、層間絶縁膜19が堆積され、この層間絶縁膜19の所定の位置にコンタクトホールが開口されている。この層間絶縁膜19上には、コンタクトホールを通じてp+型ソース層14の表面の一部及びn型ベース層13の表面の一部に共通にコンタクトするようにメタルからなるソース電極17が形成される。
【0017】
ここで、トレンチゲート電極16の底部は、第1のドリフト層11に達しない、若しくは、第1のドリフト層11に達してもトレンチゲート電極16の底部の第1のドリフト層11のGe濃度が、5E20/cm以下であることが望ましい。また、第1のドリフト層11のSiGeのGe濃度が5E20/cm以上の膜厚は、Ge濃度が5E20/cmのときに、p+型ドレイン層10からの不純物拡散を抑制できる膜厚500Å以上あることが望ましく、Ge濃度が5E20/cmのときの応力による格子転移を引き起こさない臨界膜厚5μm以下であることが望ましい。また、第1のドリフト層11のGe濃度は、p+型ドレイン層10に接する面で最大となるが、この最大値は、本実施例に係るトレンチMOSトランジスタのトランジスタ特性に応じて最適値を定めてよい。
【0018】
本発明の実施例1のトレンチMOSトランジスタは、以上のような複数の半導体層の積層構造を有しているが、その伝導体のエネルギーバンド図は、図2の実線で示すようになる。上の実線は価電子帯のエネルギーバンドを表し、下の実線は導電帯のエネルギーバンドを表している。縦軸は、本実施例のトレンチMOSトランジスタのエネルギーポテンシャル、横軸は、本実施例のトレンチMOSトランジスタのp+型ソース層14表面からp+型ドレイン層10にかけての距離を表している。
【0019】
図2に示すように、p+型ドレイン層10と第2のドリフト層12の間に、第2のドリフト層12を構成するSiよりもバンドギャップの小さいSiGeを第1のドリフト層11に形成し、第2のドリフト層12側からp+型ドレイン層10側に向かって、Ge濃度を徐々に増加、つまり、Geの組成比を0から徐々に増やしている。そのため、第1のドリフト層11と第2のドリフト層12におけるバンドギャップの変化は、第2のドリフト層12のSiのバンドギャップから第1のドリフト層11において徐々にバンドギャップが減少していき、第1のドリフト層11と第2のドリフト層12間では、バンドギャップの不連続は生じず、第1のドリフト層11とp+型ドレイン層10との間にだけ、バンドギャップの不連続が生じる。そのため、バンドギャップの不連続に起因するキャリアの蓄積・滞在効果によるオン抵抗の増加を抑制することができる。
【0020】
以上より構成されるトレンチMOSトランジスタのp+型ドレイン層上にSiよりもバンドギャップの小さいSiGeからなる第1のドリフト領域を形成することにより、p+型ドレイン層と第2のドリフト層間、つまり、p+型ソース層とp+型ドレイン層間での正孔の移動度を向上させることができる。そのため、本発明の実施例1にかかるトレンチMOSトランジスタのオン抵抗を低減することができる。また、第1のドリフト層に形成されるSiGeのGe濃度を第2のドリフト層側からp+型ドレイン層側にかけて徐々に増加させることにより、第1のドリフト層と第2のドリフト層間でのバンドギャップの不連続をなくすることができる。そのため、バンドギャップの不連続に起因するキャリアの蓄積・滞在効果によるオン抵抗の増加を抑制することができる。また、p+型ドレイン層と第2のドリフト層間にSiとは異なるSiGeを用いていることにより、p+型ドレイン層からの不純物拡散を抑制することができるので、ドリフト層全体の膜厚を薄くすることができ、不純物拡散による電界破壊耐性を劣化させること無く、オン抵抗を下げることができる。
【0021】
ここで、本実施例では、第1のドリフト層としてSiGeを用いていたが、それ以外にもSiよりもバンドギャップが小さいSiGeCを用いてもかまわない。その場合、本実施例と同様、Ge濃度を第2のドリフト層からp+型ドレイン層にかけて増加させればよい。また、SiGeCは、SiGeよりもp+型ドレイン層からの不純物拡散を抑制する効果があるので、さらにドリフト層全体の膜厚を薄くすることができ、オン抵抗を下げることができる。また、本実施例では、p型のトレンチMOSトランジスタを例に説明したが、それに限定されるわけではなく、すべての導電型を反転させれば、n型のトレンチMOSトランジスタでも同様の効果が得られる。
【実施例2】
【0022】
図3は、本発明の実施例2に係る半導体装置であるIGBTの構造を示す断面図である。
【0023】
本発明の実施例1との違いは、実施例1ではトレンチMOSトランジスタを用いていたのを、IGBTに変更した点である。本実施例では、nチャネル型IGBTを例に説明する。
【0024】
図3に示すように、本実施例のIGBTは、実施例1と似た構成をしており、上記実施例1の図1を参照して説明すると、p+型ドレイン層10がp+型コレクタ層20、n型ベース層13がp型ベース層23、p+型ソース層14がn+型エミッタ層24、ソース電極17がエミッタ電極27に対応する。
【0025】
つまり、p+型コレクタ層20は、ボロンイオンがドープされたp型シリコン基板に形成され、このp+型コレクタ層20上にエピタキシャル成長法で形成された実施例1と同様の濃度分布をもつSiGeからなる第1のドリフト層21、Siからなる第2のドリフト層22が積層構造されている。これら第1のドリフト層21及び第2のドリフト層22は、実施例1と異なり、低濃度のリンイオンもしくはヒ素イオンがドープされたn型の導電型をもつ。そして、この第2のドリフト層22表面には、ボロンイオンがドープされたp型ベース層23が形成され、このp型ベース層23表面に高濃度のリンイオン若しくはヒ素イオンがドープされたn+型エミッタ層24が形成されている。その他のゲート絶縁膜25、トレンチゲート電極26、エミッタ電極27、トレンチコンタクト領域28及び層間絶縁膜29の説明は実施例1と同様であるので、説明は省略する。
【0026】
ここで、トレンチゲート電極26の底部は、第1のドリフト層21に達しない、若しくは、第1のドリフト層21に達してもトレンチゲート電極26の底部の第1のドリフト層21のGe濃度が、5E20/cm以下であることが望ましい。また、第1のドリフト層21のSiGeのGe濃度が5E20/cm以上の膜厚は、Ge濃度が5E20/cmのときに、p+型コレクタ層20からの不純物拡散を抑制できる膜厚500Å以上あることが望ましく、Ge濃度が5E20/cmのときの応力による格子転移を引き起こさない臨界膜厚5μm以下であることが望ましい。また、第1のドリフト層21のGe濃度は、p+型コレクタ層20に接する面で最大となるが、この最大値は、本実施例に係るIGBTのトランジスタ特性に応じて最適値を定めてよい。
【0027】
以上の構成からなる本実施例のIGBTは、実施例1と同様、p+型コレクタ層上にSiよりもバンドギャップの小さいSiGeからなる第1のドリフト領域を形成することにより、本実施例にかかるIGBTのオン抵抗に相当するサチュレーション電圧を低減することができる。また、第1のドリフト層に形成されるSiGeのGe濃度を第2のドリフト層側からp+型コレクタ層側にかけて徐々に増加させることにより、バンドギャップの不連続に起因するキャリアの蓄積・滞在効果によるサチュレーション電圧の増加を抑制することができる。また、p+型コレクタ層と第2のドリフト層間にSiとは異なるSiGeを用いているので、p+型コレクタ層からの不純物拡散を抑制することができるので、ドリフト層全体の膜厚を薄くすることができ、サチュレーション電圧を下げることができる。
【0028】
ここで、本実施例では、第1のドリフト層としてSiGeを用いていたが、それ以外にもSiよりもバンドギャップが小さいSiGeCを用いてもかまわない。その場合、本実施例と同様、Ge濃度を第2のドリフト層からp+型コレクタ層にかけて増加させればよい。また、SiGeCは、SiGeよりもp+型コレクタ層からの不純物拡散を抑制する効果があるので、さらにドリフト層全体の膜厚を薄くすることができ、サチュレーション電圧を下げることができる。
【0029】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【0030】
【図1】本発明の実施例1に係る半導体装置の構造を示す断面図。
【図2】本発明の実施例1に係る半導体装置のエネルギーバンド図。
【図3】本発明の実施例2に係る半導体装置の構造を示す断面図。
【符号の説明】
【0031】
10 p+型ドレイン層
11、21 第1のドリフト層
12、22 第2のドリフト層
13 n型ベース層
14 p+型ソース層
15、25 ゲート絶縁膜
16、26 トレンチゲート電極
17 ソース電極
18、28 トレンチコンタクト領域
19、29 層間絶縁膜
20 p+型コレクタ層
23 p型ベース層
24 n+型エミッタ層
27 エミッタ電極




 

 


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