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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5721(P2007−5721A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−187037(P2005−187037)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 佐久間 究 / 土屋 義規 / 小山 正人
要約 課題
本発明は、耐熱性に優れた半導体装置およびその製造方法を提供することを目的とする。

解決手段
第1の発明の半導体装置は、第1導電型の半導体層と、第1導電型の半導体層上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、Ruからなる第1の金属の結晶粒および第1の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第2の金属を有する第1のゲート電極と、第1のゲート絶縁膜をゲート長方向に挟む第1導電型の半導体層に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
特許請求の範囲
【請求項1】
第1導電型の半導体層と、
前記第1導電型の半導体層上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、Ruからなる第1の金属の結晶粒および前記第1の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第2の金属を有する第1のゲート電極と、
前記第1のゲート絶縁膜をゲート長方向に挟む前記第1導電型の半導体層に形成された第1のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項2】
第1導電型の半導体層と、
前記第1導電型の半導体層上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、Ptからなる第1の金属の結晶粒および前記第1の金属の結晶粒の粒界に偏析したW、Re、Rh、Pd、IrおよびRuからなる群から選ばれる第2の金属を有する第1のゲート電極と、
前記第1のゲート絶縁膜をゲート長方向に挟む前記第1導電型の半導体層に形成された第1のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項3】
第1導電型の半導体層と、
前記第1導電型の半導体層上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、Irからなる第1の金属の結晶粒および前記第1の金属の結晶粒の粒界に偏析したRe、Rh、Ni、Pd、PtおよびRuからなる群から選ばれる第2の金属を有する第1のゲート電極と、
前記第1のゲート絶縁膜をゲート長方向に挟む前記第1導電型の半導体層に形成された第1のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項4】
第1導電型の半導体層と、
前記第1導電型の半導体層上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、Reからなる第1の金属の結晶粒および前記第1の金属の結晶粒の粒界に偏析したRh、Ni、Pd、Ir、PtおよびRuからなる群から選ばれる第2の金属を有する第1のゲート電極と、
前記第1のゲート絶縁膜をゲート長方向に挟む前記第1導電型の半導体層に形成された第1のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項5】
前記第1のゲート電極は、前記第1の金属の結晶粒および前記第1の金属の結晶粒の粒界に偏析した前記第2の金属を含む第一層と、前記第一層上に形成された前記第2の金属を含む第二層と、を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記第1のゲート絶縁膜上に、第2の金属が備わることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第一層の厚さは、1nm以上25nm以下であることを特徴とする請求項5乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1のゲート絶縁膜および前記第1のソース・ドレイン領域下の前記第1導電型の半導体層下に、絶縁層を備えることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
第2導電型の半導体層と、
前記第2導電型の半導体層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート絶縁膜をゲート長方向に挟む前記第2導電型の半導体層に形成された第2のソース・ドレイン領域と、
前記第1導電型の半導体層および前記第2導電型の半導体層下に形成された半導体基板と、
を備えることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
【請求項10】
前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
【請求項11】
第1導電型の半導体層上に、第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に、Ruからなる第1の金属の結晶粒を含む層およびW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第2の金属を含む層を有する第1のゲート電極を形成する工程と、
前記第2の金属を前記第1の金属の結晶粒の粒界に偏析させる熱処理工程と、
前記第1のゲート電極をゲート長方向に挟む前記第1導電型の半導体層上面に第1のソース・ドレイン領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項12】
前記第2の金属は、Wであり、
半導体基板上に前記第1導電型の半導体層を形成する工程と、前記半導体基板上に第2導電型の半導体層を形成する工程とを備え、
前記第1のゲート絶縁膜形成工程にて、前記第2導電型の半導体層上に第2のゲート絶縁膜を形成する工程も一括して行い、
前記第2のゲート絶縁膜上にWを含む層および半導体層を有する第2のゲート電極を形成する工程を備え、
前記熱処理工程にて、前記Wを含む層および前記半導体層のシリサイド化も行い、
前記第1のソース・ドレイン領域形成工程にて、前記第2導電型の半導体層上面に第2のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項11に記載の半導体装置の製造方法。

発明の詳細な説明
【技術分野】
【0001】
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【0002】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor),CMOSFET(Complementaly MOSFET)等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【0003】
例えば、半導体化合物を用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【0004】
特に、Ru、Ir、PtおよびReは、耐熱性が高く、実効仕事関数がp+poly-Si互換となるSi価電子帯上端近傍の値(4.8〜5.2eV)に調節できることから、1000℃の耐熱性が要求される現行のプロセスとの整合性が高く、pチャネルMOSFET用メタルゲート電極候補として有望視されている。
【0005】
しかしながら、例えば、Ruを単層で用いた場合、高温熱処理時にRu層を通って酸素が拡散し、ゲート絶縁膜(SiO2)を増膜させてしまうという問題が報告されている。例えば、SiO2膜厚は、熱処理前では3nmであるが、900℃、30secの熱処理後では3.8nmに増膜する(非特許文献1 Fig.7(a)参照。)。この熱処理による増膜は0.8nmであるのに対し、今後の世代のMOSFETでは、ゲート絶縁膜厚は1nm以下程度の極薄膜であり、増膜の影響は大である。また、HfO2上でも、400℃、30minの熱処理後にHfO2/Si界面の界面SiO2層が増加する(非特許文献2参照。)。
【0006】
したがって、Ru等をゲート電極に用いた場合、耐熱性に優れたMOSFETを作製することができなかった。
【非特許文献1】Z. Chen et al.,「Stability of Ru- and Ta-based metal gate electrodes in contact with dielectrics for Si-CMOS」phys. stat. sol. (b)241, No.10, 2004 p.2253
【非特許文献2】R.Jha et al., 「Evaluation of Fermi Level Pinning in Low, Midgap and High Workfunction Metal Gate Electrodes on ALD and MOCVD HfO2 under High Temperature Exposure」, IEDM Tech. Dig., 2004, p.295
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、上記事情を鑑みて為されたものであり、耐熱性に優れた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
第1の発明の半導体装置は、第1導電型の半導体層と、第1導電型の半導体層上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、Ruからなる第1の金属の結晶粒および第1の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第2の金属を有する第1のゲート電極と、第1のゲート絶縁膜をゲート長方向に挟む第1導電型の半導体層に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
【0009】
第2の発明の半導体装置は、第1導電型の半導体層と、第1導電型の半導体層上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、Ptからなる第1の金属の結晶粒および第1の金属の結晶粒の粒界に偏析したW、Re、Rh、Pd、IrおよびRuからなる群から選ばれる第2の金属を有する第1のゲート電極と、第1のゲート絶縁膜をゲート長方向に挟む第1導電型の半導体層に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
【0010】
第3の発明の半導体装置は、第1導電型の半導体層と、第1導電型の半導体層上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、Irからなる第1の金属の結晶粒および第1の金属の結晶粒の粒界に偏析したRe、Rh、Ni、Pd、PtおよびRuからなる群から選ばれる第2の金属を有する第1のゲート電極と、第1のゲート絶縁膜をゲート長方向に挟む第1導電型の半導体層に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
【0011】
第4の発明の半導体装置は、第1導電型の半導体層と、第1導電型の半導体層上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成され、Reからなる第1の金属の結晶粒および第1の金属の結晶粒の粒界に偏析したRh、Ni、Pd、Ir、PtおよびRuからなる群から選ばれる第2の金属を有する第1のゲート電極と、第1のゲート絶縁膜をゲート長方向に挟む第1導電型の半導体層に形成された第1のソース・ドレイン領域と、を備えることを特徴とする。
【0012】
第5の発明の半導体装置の製造方法は、第1導電型の半導体層上に、第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜上に、Ruからなる第1の金属の結晶粒を含む層およびW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第2の金属を含む層を有する第1のゲート電極を形成する工程と、第2の金属を第1の金属の結晶粒の粒界に偏析させる熱処理工程と、第1のゲート電極をゲート長方向に挟む第1導電型の半導体層上面に第1のソース・ドレイン領域を形成する工程と、
を備えることを特徴とする。
【発明の効果】
【0013】
本発明は、極薄の絶縁膜を有する半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【0014】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【0015】
なお、各実施の形態においては、ゲート絶縁膜に酸化物を用いたCMOSFETについて説明するが、無論、p-MOSFETのみについても適用できる。また、ゲート絶縁膜は酸化物に限られず、窒化物、フッ化物等のその他の絶縁体を用いたMISFETについても、同様に各実施の形態を適用できる。
【0016】
また、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically EPROM)、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。
【0017】
さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等も本発明の範囲内である。
【0018】
(第1の実施の形態)
第1の実施の形態に係わるCMOSFETの一例について、図1を参照して説明する。
【0019】
図1は、第1の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図である。
【0020】
図1に示すように、半導体基板1上にp型半導体層2およびn型半導体層3が形成されている。p型半導体層2にはn−MOSFETが形成され、n型半導体層3にはp−MOSFETが形成され、両者の間には素子分離4が形成されている。n−MOSFETおよびp−MOSFETは、互いに相補的に働き、CMOSFETを構成する。
【0021】
n−MOSFETについて説明する。p型半導体層2上面にはゲート絶縁膜5が形成され、ゲート絶縁膜5上にはゲート電極を為すWSix層6が形成されている。ゲート絶縁膜5およびWSix層6を、ゲート長方向に挟むようにゲート側壁15が形成されている。ゲート絶縁膜5直下のp型半導体層2上面のチャネル領域をゲート長方向に挟むように第1のソース・ドレイン領域9が形成されている。第1のソース・ドレイン領域9は、チャネル領域をゲート長方向に挟むエクステンション領域およびエクステンション領域をゲート長方向に挟みエクステンション領域より深く形成された拡散層からなる。第1のソース・ドレイン領域9上には、NiSixからなるコンタクト電極10が形成されている。
【0022】
p−MOSFETについて説明する。n型半導体層3上面にはゲート絶縁膜5が形成される。ゲート絶縁膜5上には、Ru結晶粒およびRuの結晶粒界に偏析したWを有する層(第一層)7が形成され、第一層7上には、W層(第二層)8が形成されている。ゲート絶縁膜5、第一層7および第二層8を、ゲート長方向に挟むようにゲート側壁15が形成されている。その他、n−MOSFETと同様に、p−MOSFETについても、第2のソース・ドレイン領域11およびコンタクト電極10が形成されている。
【0023】
次に、第1の実施の形態に係るCMOSFETの各構成について、詳細に説明する。
【0024】
ゲート絶縁膜5は、各世代のトランジスタで必要な材料を適宜選択して用いればよい。具体的には、シリコン酸化膜またはシリコン酸化膜よりも誘電率が高い絶縁膜材料(高誘電体絶縁膜)を用いる。高誘電体絶縁膜としては、例えば、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等が挙げられる。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。
【0025】
ゲート絶縁膜5の厚さは制限を受けるものではなく、ワンモノレイヤー以上あればよいが、ゲート容量低下をなるべく低減するためには極力薄膜化することが必要であり、具体的にはSiO2換算膜厚で2 nm以下が望ましい。
【0026】
ゲート電極の高さは、ゲート電極長とのアスペクト比が関係するシート抵抗をなるべく低減することを考慮すると、あまり高くならないことが必要である。したがって、例えばゲート電極長が30nm以下となる世代では、各々のゲート電極の高さは50nm以下が望ましい。
【0027】
ソース/ドレイン領域9、11は、高濃度不純物拡散層として浅い接合および深い接合を組み合わせたものの他、シリサイド層等、各世代のトランジスタで必要な構造を適宜選択して用いればよい。以下の実施例でも、特に断らない限り、それぞれ必要な構造に置き換えることは無論有効である。
【0028】
コンタクト電極10としては、NiSixの他、金属的な電気伝導特性を示す、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er等の種々のシリサイドが挙げられる。
【0029】
n-MOSFETのゲート電極材料としては、抵抗率が低く(50μΩ・cm以下)かつソース/ドレイン不純物活性化熱処理(1000℃程度)に耐えうる耐熱性を有する材料が好ましい。具体的には、WSix(仕事関数4.3eV)等である。なお、金属材料の仕事関数は結晶面により変化することが知られており、一般的に同一物質においても、原子密度が低い結晶面ほど低い仕事関数値を示すことが知られている。例えば、Wの(113)面、(116)面の仕事関数はそれぞれ4.18eV、4.3eVである。
【0030】
p−MOSFETのゲート電極第一層7について、図2を参照してさらに詳細に説明する。
【0031】
図2は、第1の実施の形態に係るp−MOSFETのゲート電極の部分拡大断面模式図である。
【0032】
図2に示すように、第一層7は、Ruの多結晶層からなり、Ru結晶粒7aの粒界にW7bが偏析している。第二層8は、単結晶、多結晶もしくは非晶質のWの層である。
【0033】
これは、後述する熱処理において、第二層8のWが粒界を通って拡散し、ゲート絶縁膜5界面まで到達したためと考えられる。次に示す測定結果から、Ru結晶粒界に偏析したWが、酸素の透過を阻止し、ゲート絶縁膜の増膜を抑制すると思われる。
【0034】
次に、第1の実施の形態に係るp−MOSFETの各種測定結果について、図3乃至図5を参照して説明する。
【0035】
図3は、第1の実施の形態に係るp−MOSFETのゲート電極に熱処理を施した後の断面TEM図である。
【0036】
図3(a)は450℃の熱処理、図3(b)は1000℃の熱処理を施した後の断面TEM図である。図3(a)および(b)に示すように、下から順に、p-Si(100)基板、SiO2、Ru、WおよびWOxが積層されている。図3(a)、(b)にしめすように、450℃、1000℃熱処理後ともにRu結晶粒界付近のSiO2の増膜は見られず、また、450℃、1000℃熱処理後のSiO2膜厚は、いずれも10nmであり膜厚に変化がないことがわかる。したがって、1000℃の熱処理を施した後でも、SiO2の増膜は起こっていないことがわかる。
【0037】
図4は、第1の実施の形態に係るp−MOSFETのゲート電極に1000℃の熱処理を施した後の断面TEM図およびEDX分析による図中各点における組成比を示した図である。なお、これらの組成比は、第1の金属(Ru)と第2の金属(W)との比からのみ導出しているものであり、特に絶縁膜に接する点10の組成比に関しては絶縁膜(SiO2)の成分は省いてある。
【0038】
図4の測定条件は、以下のとおりである。
【0039】
透過型電子顕微鏡(TEM)装置:日立製作所製 HF-2000
加速電圧:200kV
ビーム径:約1nmΦ
元素分析(EDX)装置:NORAN製 VOYAGER III M3100
エネルギー分解能:137eV
測定時間:30秒
図4に示すように、第二層8を測定した点4の組成は、Wのみであった。また、第一層7においては、Ru結晶粒内を測定した点5および点6に対し、Ru結晶粒の界面を測定した点8、点9および点10のWの組成比は、大であった。特に、第一層7とゲート絶縁膜5の界面を測定した点10のW組成比が大であった。
【0040】
この結果から、まず、第二層中のWは第一層へ拡散しているが、第一層中のRuは第二層へ拡散しないことがわかる。次に、Wの拡散経路は、主にRuの結晶粒界であることがわかる。さらに、ゲート絶縁膜界面にもWが存在することから、拡散したWはゲート絶縁膜界面まで到達すると考えられる。
【0041】
なお、RuとWとでは少なくとも1600℃までは安定な化合物を作らないことが知られており、今回も両者の化合物の形成は見られない。このため、第一層では、金属Ruの結晶粒の粒界に金属Wが偏析していると考えられる。
【0042】
図5(a)は、第1の実施の形態に係るMOSFETのゲート電極に施す熱処理温度の違いによるC−V曲線の振るまいを示した図である。絶縁膜としては、膜厚4nmのSiO2を用いた。また、450℃、800℃および1000℃の熱処理工程を行った後の仕事関数を示した。
【0043】
図5(a)に示すように、いずれの熱処理の場合でも、最大容量値は変化しないことがわかる。これは、SiO2膜厚が変化しなかったことを示す。
【0044】
図5(b)は、第1の実施の形態に係るp−MOSFETのゲート電極の仕事関数を示す図である。絶縁膜としては、SiO2およびHfSiON/ SiO2スタック(ゲート電極との界面はHfSiON)を用いた。また、450℃、800℃および1000℃の熱処理工程を行った後の仕事関数を示した。
【0045】
図5(b)に示すように、SiO2上、HfSiON/ SiO2スタック上、双方ともにおおよそ同じ仕事関数である。また、1000℃までの熱処理に起因して、仕事関数は影響されないことがわかる。また、その全ての値がp+poly-Si互換(4.8〜5.2eV)であり、p−MOSFETのゲート電極に適している。
【0046】
第1の実施の形態によれば、ゲート絶縁膜が熱処理により増膜しないため、耐熱性に優れたCMOSFETを提供できる。これは、Ru結晶粒界にWが偏析したことにより、酸素の拡散経路を封じることができたためであると考えられる。
【0047】
また、この耐熱性は、ソース/ドレイン不純物活性化熱処理温度(通常1000℃)まで確認できている。このため、第1の実施の形態のMOSFETの製造方法は、現行の製造プロセスとの整合性が高い。
【0048】
これまでの説明では、第一層中の結晶粒を為す金属としてRu、第二層の構成元素であり、Ruの結晶粒界に偏析する金属としてWを例に説明したが、これ以外の組合せについても類似のことが言える。以後、第一層中の結晶粒を為す金属を「第1の金属」、第二層の構成元素であり、第1の金属の結晶粒界に偏析する金属を「第2の金属」と称して説明する。
【0049】
まず、第1の金属の物性値について、表1を参照し比較する。
【表1】


【0050】
表1に示すように、低抵抗化の観点からIrが好ましく、絶縁膜中での拡散係数の小ささからPtが好ましい。さらに、現行のプロセスに使用されるCVDを用いた成膜容易性の観点からRuが好ましい
第1の金属をRuとしたときの、第2の金属について、表2を参照し説明する。
【表2】


【0051】
第1のゲート電極の低抵抗化の観点から、Rh、Ir、WおよびMoが好ましい。
【0052】
Ru中での拡散を速やかさにし、第2の金属の拡散のための熱処理工程の熱予算を減少させる観点から、Ni、IrおよびPtが好ましい。
【0053】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいWおよびMoが好ましい。なお、この場合、ゲート絶縁膜上にWおよびMoが備わるとさらに好ましい。
【0054】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、また、後述するように、CMOSFET製造プロセスの容易性から、Wが好ましい。
【0055】
これらを勘案すると、Ruに対する第2の金属としては、Wが最も好ましく、Moが次いで好ましい。
【0056】
第1の金属をPtとしたときの、第2の金属について、表3を参照し説明する。
【表3】


【0057】
まず、Ruと異なり、PtはMoおよびNiと低温で化合物を生成する。このためMoおよびNiを第2の金属として用いるのは不適である。
【0058】
第1のゲート電極の低抵抗化の観点から、Rh、IrおよびWが好ましい。
【0059】
Pt中での拡散を速やかさにし、第2の金属の拡散のための熱処理工程の熱予算を減少させる観点から、IrおよびRuが好ましい。
【0060】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいWが好ましい。なお、この場合、ゲート絶縁膜上にWが備わるとさらに好ましい。
【0061】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、RuおよびWが好ましい。
【0062】
また、後述するようにCMOSFET製造プロセスの容易性から、Wが好ましい。
【0063】
これらを勘案すると、Ptに対する第2の金属としては、Wが最も好ましく、Ruが次いで好ましい。
【0064】
第1の金属をIrとしたときの、第2の金属について、表4を参照し説明する。
【表4】


【0065】
まず、Ruと異なり、IrはWおよびMoと低温で化合物を生成する。このためWおよびMoを第2の金属として用いるのは不適である。
【0066】
第1のゲート電極の低抵抗化の観点から、Rhが好ましい。
【0067】
Ir中での拡散を速やかさにし、第2の金属の拡散のための熱処理工程の熱予算を減少させる観点から、Ni、PtおよびRuが好ましい。
【0068】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいPtが好ましい。なお、この場合、ゲート絶縁膜上にPtが備わるとさらに好ましい。
【0069】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、Ruが好ましい。
【0070】
これらを勘案すると、Irに対する第2の金属としては、Ruが最も好ましく、Ptが次いで好ましい。
【0071】
第1の金属をReとしたときの、第2の金属について、表5を参照し説明する。
【表5】


【0072】
まず、Ruと異なり、ReはWおよびMoと低温で化合物を生成する。このためWおよびMoを第2の金属として用いるのは不適である。
【0073】
第1のゲート電極の低抵抗化の観点から、Rhが好ましい。
【0074】
Re中での拡散を速やかさにし、第2の金属の拡散のための熱処理工程の熱予算を減少させる観点から、Ni、Ir、PtおよびRuが好ましい。
【0075】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいPtが好ましい。なお、この場合、ゲート絶縁膜上にPtが備わるとさらに好ましい。
【0076】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、Ruが好ましい。
【0077】
これらを勘案すると、Reに対する第2の金属としては、Ruが最も好ましく、Ptが次いで好ましい。
【0078】
次に、第1の実施の形態に係るCMOSFETのより好ましい態様について説明する。
【0079】
第一層の厚さは、1nm以上50nm以下が好ましい。1nm以上であると、ゲート絶縁膜厚の増加防止効果が高まる。50nm以下であると、第2の金属が絶縁膜界面まで到達しやすい。より好ましい厚さは、25nm以下であり、さらに好ましくは、5nm以下である。
【0080】
第1の金属の結晶粒の大きさは、1nm以上25nm以下が好ましい。
【0081】
1nm以上であると、成膜性の高い第一層を形成できる。25nm以下であると、今後の世代のゲート長長さに対して、少なくとも2つ結晶粒を備えることが容易となる。ゲート長方向に少なくとも2つの結晶粒が備わると、膜厚方向の粒界を増加でき、第2の金属をより均一に絶縁膜上に備えることが容易になる。すなわち、膜厚方向の粒界を確保する観点から、第1の金属の結晶粒は、小であることが好ましい。具体的には、25nm以下がより好ましく、5nm以下がさらに好ましい。
【0082】
第1の金属の結晶粒界における第2の金属の組成比は、20at.%以上50at.%以下が好ましい。20at.%以上であると、酸素の拡散の低減効果が高まる。50at.%を超えると、第2の金属が単層の場合の性質が顕著になり、酸素の拡散を抑制する効果が弱まる。
【0083】
さらに、絶縁膜に接する第1の金属の結晶粒界においては、第2の金属の組成比は、0 at.%より大であることが好ましく、20at.%以上80at.%以下がより好ましい。第2の金属が大であると、酸素の絶縁膜への拡散をより確実に抑制することができるためである。さらに好ましい第2の金属の組成比は、50at.%以上80at.%以下である。
【0084】
一方、第1の金属の結晶粒内における第2の金属の組成比は、0at.%以上20at.%以下が好ましい。
【0085】
なお、これらの組成比は、第1の金属と第2の金属との比からのみ導出しているものであり、特に絶縁膜に接する箇所の組成比に関しては絶縁膜の成分は省いた値を想定している。
【0086】
また、第1の金属と第2の金属との組成比の測定方法は、図4の説明の際に説明した装置を用いることを想定している。しかしながら、これは、特に組成比の測定方法を限定するものではない。
【0087】
ゲート絶縁膜5は、単結晶もしくは非晶質であるものが好ましい。第1のゲート電極中の金属元素の拡散を抑制するためである。非晶質状態を保持する能力に優れた材料としては、HfON、HfSiON、HfAlON、LaAlOx等が挙げられる。
【0088】
以下、第1の実施の形態に係るCMOSFETの製造方法の一例について、図6を参照して説明する。
【0089】
まず、半導体基板1上に、素子分離4を選択的に形成する。なお、素子分離4は、STI(Shallow Trench Isolation)法、LOCOS(Local Oxidation of Silicon)法等を用いて形成する。
【0090】
次に、イオン注入によりp型半導体層(p型ウェル)2及びn型半導体層(n型ウェル)3を形成する。p型半導体層2、n型半導体層3及び素子分離4表面に、2nmのゲート絶縁膜(シリコン熱酸化膜)5を形成する。その後、スパッタ法によりRu層12を堆積する。Ru層12の堆積は、スパッタ法の他、Ru(C5H5)2、Ru(dpm)3、Ru3(CO)12、Ru(C5H4C2H5)2等のガスを用いたCVD(Chemical Vapor Deposition)法を用いることができる。なお、以下の工程では、スパッタ法を用いてRu、W、Si等の堆積を行っているが、特に断らない限りCVD法を用いても構わない。SiO2へのダメージはCVD法を用いた方が小さくなる。その後、リソグラフィーによるパターニングを行い、異方性エッチングによりp型半導体層2上のRu層12を切削し、n型半導体層3上にのみRu層12を残し、図6(a)の構造を得る。
【0091】
次に、図6(b)に示すように、スパッタ法を用いて、W層8を堆積させる。W層の堆積については、例えばW(CO)6などのガスを用いたCVD法によって行ってもよい。
【0092】
さらに、SiC、SiO2、Si3N4などのハードマスク13でn型半導体層3上のみを覆い、Si層14をスパッタ法で堆積させることによって、p型半導体層2上にのみSi層14を残し、図6(c)の構造を得る。なお、Si層14をp型半導体層2上にのみ残す方法としては、Si層14を堆積させた後、CMP(Chemical Mechanical Polishing)等の平坦化処理を用いて、n型半導体層3上にW層8が表出するまでSi層14を除去する方法を用いてもよい。
【0093】
次に、パターニングを行い、異方性エッチングによりゲート部を加工する。次に、上記積層ゲートをマスクとして砒素とボロンのイオン注入により自己整合的にn型及びp型MISトランジスタのソース/ドレイン領域における浅い不純物拡散層となる部位を形成する。その後、積層ゲートの側壁にゲート側壁15を酸化シリコン等の絶縁材料で形成し、このゲート側壁15をマスクとしてイオン注入により同様にソース/ドレイン領域9、11の深い不純物拡散層となる部位を形成し、図6(d)の構造を得る。
【0094】
次に、800℃の熱処理を行う。この熱処理により、p-MOSFETでは、W層8中のWがRu層12中の結晶粒界へと拡散し、Ruの結晶粒界にWが存在する第一層7が形成される。一方、n-MOSFETでは、Si層14のSiがW層8へ拡散し、シリサイド化が起こることでWSix層6が形成される。その後に行う1000℃の熱処理の前に、この800℃の熱処理で形成することで、p-MOSFETについては、酸素の絶縁膜への拡散をより確実に防ぐことができ、かつ、n-MOSFETについては、WSixの抵抗値を低下できる。
【0095】
その後、1000℃程度の熱処理によって、不純物を活性化させ、ソース/ドレイン領域9、11を形成する。この時、n-MOSFET 、p-MOSFETの夫々のゲート電極は、1000℃の耐熱性を有しているため特性劣化を招くような変化は起こらない。
【0096】
次に、Ni(20nm)をスパッタ蒸着し400℃で熱処理を行い、未反応の金属を選択エッチングする。これによりソース/ドレイン領域9、11上のみに自己整合的にNiSiコンタクト電極10が形成される。こうして、図1の構造が得られる。
【0097】
一般的に、メタルゲート電極を用いる場合に、その耐熱性の問題からReplacementやダマシンプロセスが必須となり、それに伴うダミーゲート形成やCMP工程が必要である。しかし、本実施の形態の製造方法によれば、W、Ru及びSiともにソース/ドレイン活性化熱処理に耐え得る高温安定な材料であることから、多結晶Siゲート電極を用いた場合と同様のプロセスでCMOSFETを製造できる。すなわち、ゲート電極を先に形成加工し、その後にソース/ドレイン拡散領域を形成する従来の簡便な手順で形成できる。よって、煩雑化及び高コストを抑制できる。また、ダマシンプロセスでのトランジスタのチャネル領域及びゲート絶縁膜の最表面への最露出の問題が回避できるため、そのようなプロセスを用いた場合のデバイス性能自体の性能及び信頼性の劣化に関しても付随的に回避することができる。
【0098】
(変形例)
第1の実施の形態の変形例に係わるCMOSFETについて、図7を参照し、第1の実施の形態と異なる箇所について説明する。
【0099】
図7に示すように、n-MOSFETのゲート電極は、下から順に、ゲート絶縁膜5に接する1nm以下のW薄層16、Ru-Ta合金層17およびW層8の積層構造から成っている。
【0100】
n-MOSFETのゲート電極では、Ru-Ta合金層17の実効仕事関数は、W薄層16に生成した界面双極子の変調効果により、小さくなる方向に変調され、低閾値電圧型トランジスタに必要とされる4.3eV以下の実効仕事関数が実現されている。
【0101】
以下、第1の実施の形態の変形例に係るCMOSFETの製造方法について、図8を参照して説明する。
【0102】
まず、半導体基板1上に、STI(Shallow Trench Isolation)法を用いて素子分離4を選択的に形成する。
【0103】
次に、イオン注入によりp型半導体層(p型ウェル)2及びn型半導体層(n型ウェル)3を形成する。p型半導体層2、n型半導体層3及び素子分離4表面に、2nmのゲート絶縁膜(シリコン熱酸化膜)5を形成する。その後、スパッタ法によりTa層18を堆積し、リソグラフィーによるパターニングによりn型半導体層3上のTa層18を除去する。続いて、スパッタ法によりRu層12及びW層8を堆積し、図8(a)の構造を得る。
【0104】
各金属膜の堆積法については、ゲート絶縁膜へのダメージが少ないCVD法を用いてもよい。
【0105】
その後、800℃以上の熱処理を行う。この熱処理により、p-MOSFETでは、W層8中のWがRu層12中の結晶粒界へと拡散し、Ruの結晶粒界にWが存在する第一層7が形成される。一方、n-MOSFETでは、Ta層18とRu層12の界面固相反応によりRu-Ta合金層17が形成し、同時に最上層のW層8のWが微量にRu-Ta合金層17の結晶粒界を拡散しゲート絶縁膜界面まで到達し、W薄層16が形成する(図8(b)。
【0106】
これは、W/Ta積層構造では、Ta膜中をWは拡散せできず界面にWは導入できないが、Ta-Ru合金ではRuが膜中に含まれることで、Wの結晶粒界拡散が促進されゲート絶縁膜界面までWが拡散することを利用したものである。また、Ru-Ta合金を形成する際、一般にTa層が下層の場合にはゲート絶縁膜界面においてTaシリサイドが形成してしまうが、本発明では界面に拡散したW薄層16によりその反応が抑制され、Ru-Ta合金層17の耐熱性が改善される。
【0107】
その後パターニングを行い、異方性エッチングによりゲート部を加工する(図8(c)。
【0108】
次に、上記積層ゲートをマスクとして砒素とボロンのイオン注入により自己整合的にn型及びp型MISトランジスタのソース/ドレイン領域における浅い不純物拡散層となる部位を形成する。その後、積層ゲートの側壁にゲート側壁15を酸化シリコン等の絶縁材料で形成し、このゲート側壁15をマスクとしてイオン注入により同様にソース/ドレイン領域9、11の深い不純物拡散層となる部位を形成する。その後、Ni(20nm)をスパッタ蒸着し400℃で熱処理を行い、未反応の金属を選択エッチングする。これによりソース/ドレイン領域9、11上のみに自己整合的にNiSiコンタクト電極10が形成される。こうして、図7の構造が得られる。
【0109】
W、Ru及びTaともにソース・ドレイン活性化熱処理に耐え得る高温安定な材料であることから、第1の実施の形態と同様の効果がある。
【0110】
(第2の実施の形態)
第2の実施の形態に係わるCMOSFETについて、図9を参照し、第1の実施の形態と異なる箇所について説明する。
【0111】
図9は、第2の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図である。
【0112】
図9に示すように、p−MOSFETのゲート電極について、ゲート絶縁膜5上には、W層(第二層)8が形成され、第二層8上には、Ru結晶粒およびRuの結晶粒界に偏析したWを有する層(第一層)7が形成されている他は、図1と同様である。
【0113】
一般に、ゲート電極の仕事関数は、ゲート絶縁膜との界面に位置する材料の仕事関数で決まる。したがって、第2の実施の形態のp−MOSFETのゲート電極の仕事関数は、W単層での値となる。第1の実施の形態と同様に、仕事関数について、SiO2上およびHfSiON/ SiO2スタック上において、450℃、800℃および1000℃の熱処理工程を行った後の仕事関数を調査した。結果、双方ともにp+poly-Si互換の値(4.8〜5.2eV)の仕事関数であった。具体的には、SiO2上の場合、450℃で5.10eV、800℃で5.10eV、1000℃で4.90eVであった。HfSiON/ SiO2スタック上の場合、450℃で5.00eV、1000℃で5.20eVであった。
【0114】
また、Wよりも絶縁膜中への拡散が起こりやすいRu(例えばSiO2中での拡散係数は、Wが10−20cm2/sec以下に対しRuは10−13cm2/sec)が絶縁膜との界面に存在しないことから、拡散した金属元素に起因するゲート絶縁膜5の絶縁性の変化、長期信頼性の劣化に対してより安定になると考えられる。
【0115】
ここで、第二層8の高さは、仕事関数をその材料の値とするには数モノレイヤー以上あれば良いが、プロセスばらつきにより平坦な層を形成することが困難なことを考えると1nm以上が望ましい。加えて、第1の実施の形態にて上述した、第一層7は1nm以上の高さが望ましいということを考慮すると、第二層8の高さは、1nm以上ゲート電極高さ−1nm以下であることが望ましい。
【0116】
第2の実施の形態によれば、第1の実施形態と同様に、絶縁膜が熱処理により増膜しないため、極薄の絶縁膜を有するCMOSFETを提供できる。これは、Ru結晶粒界にWが偏析したことにより、酸素の拡散経路を封じることができたためであると考えられる。
【0117】
なお、第一層7上に、さらにW層が積層した構造でも同じ効果が期待される。この場合、加工性、耐酸化性が高いため、現行の製造プロセスへの適合性が高い点で好ましい。
【0118】
以下、第2の実施の形態に係るCMOSFETの製造方法の一例について、図10を参照して説明する。
【0119】
まず、半導体基板1上に、素子分離4を選択的に形成する。なお、素子分離4は、STI(Shallow Trench Isolation)法、LOCOS(Local Oxidation of Silicon)法等を用いて形成する。
【0120】
次に、イオン注入によりp型半導体層(p型ウェル)2及びn型半導体層(n型ウェル)3を形成する。p型半導体層2、n型半導体層3及び素子分離4表面に、2nmのゲート絶縁膜(シリコン熱酸化膜)5を形成する。その後、スパッタ法によりW層8を堆積し、図10(a)の構造を得る。
【0121】
その後、ハードマスク13でp型半導体層2上のみを覆い、Ru層12をスパッタ法で堆積させることによって、n型半導体層2上にのみRu層12を残し、図10(b)の構造を得る。
【0122】
さらに、同様にして、ハードマスク13でn型半導体層3上のみを覆い、Si層14をスパッタ法で堆積させることによって、p型半導体層2上にのみSi層14を残し、図10(c)の構造を得る。
【0123】
次に、パターニングを行い、異方性エッチングによりゲート部を加工する。次に、上記積層ゲートをマスクとして砒素とボロンのイオン注入により自己整合的にn型及びp型MISトランジスタのソース/ドレイン領域における浅い不純物拡散層となる部位を形成する。その後、積層ゲートの側壁にゲート側壁15を酸化シリコン等の絶縁材料で形成し、このゲート側壁15をマスクとしてイオン注入により同様にソース/ドレイン領域9、11の深い不純物拡散層となる部位を形成し、図10(d)の構造を得る。
【0124】
次に、800℃の熱処理を行う。この熱処理により、p-MOSFETでは、W層8中のWがRu層12中の結晶粒界へと拡散し、Ruの結晶粒界にWが存在する第一層7が形成される。一方、n-MOSFETでは、Si層14のSiがW層8へ拡散し、シリサイド化が起こることでWSix層6が形成される。
【0125】
その後、1000℃程度の熱処理によって、不純物を活性化させ、ソース/ドレイン領域9、11を形成する。この時、n-MOSFET 、p-MOSFETの夫々のゲート電極は、1000℃の耐熱性を有しているため特性劣化を招くような変化は起こらない。
【0126】
次に、Ni(20nm)をスパッタ蒸着し400℃で熱処理を行い、未反応の金属を選択エッチングする。これによりソース/ドレイン領域9、11上のみに自己整合的にNiSiコンタクト電極10が形成される。こうして、図9の構造が得られる。
【0127】
(第3の実施の形態)
第3の実施の形態に係わるCMOSFETについて、図11を参照し、第1の実施の形態と異なる箇所について説明する。以下、第1の実施の形態に対応したゲート積層構造について説明するが、無論、第2の実施の形態に対応したゲート積層構造も可能である。
【0128】
図11に示すように、第3の実施の形態に係わるCMOSFETは、絶縁層(SiO2)19を有するSOI(Silicon On Insulator)基板を備えることが特徴である。第3の実施の形態に係わるCMOSFETのチャネル部は全て空乏化しており、いわゆる完全空乏型SOI-CMISトランジスタである。
【0129】
p型半導体層2およびn型半導体層3の不純物濃度としては、1e17cm-3以下が望ましい。活性領域となる絶縁体上の単結晶シリコン層は5nm以下が望ましい。
【0130】
一般に、45nm技術世代以降の完全空乏型SOIデバイスにおいて、HP(High Performance)用デバイスのゲート電極で必要とされる閾値0.15eVを得るための仕事関数は、単結晶シリコン層膜厚に依存する。ここで、単結晶シリコン層が5nm以下になると、単結晶シリコン層薄膜化による量子効果により反転層電子が高い準位を占有する様になることから、完全空乏型デバイスにおいても、n型及びp型でバルクSi基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。
【0131】
したがって、活性Si単結晶層が薄膜化され量子効果が顕在化する5nm以下の領域では、図11の構成を用いることで、n-MOSFETおよびp-MOSFETともに適正な閾値に制御することが可能となる。特にSOI−Si膜厚について、p-MOSFETに対しては1.5nm以上3nm以下、n-MOSFETについては、0.5nm以上1 nm以下が好ましい。
【0132】
一方、45nm技術世代以降の完全空乏型SOIデバイスにおいて、LSTP(Low Standby Power)用デバイスのゲート電極に求められる仕事関数は、上述したものと異なり、n-MOSFETのゲート電極に対しては4.7〜5.1eV、p-MOSFETのゲート電極に対しては4.2〜4.4eVが要求される。
【0133】
したがって、n-MOSFETのゲート電極には第一層7および第二層8の積層構造、p-MOSFETのゲート電極にはWSix6を用いる。すなわち、ゲート電極について、図11のn-MOSFETとp-MOSFETとを逆に用いることで、それぞれ適正な閾値に制御することが可能となる。
【0134】
なお、第3の実施の形態では、SOI構造を例に採ったが、SON(Silicon On Nothing)構造を用いることもできる。
【0135】
SOI構造の製造方法については、張り合わせ法、SIMOX(Separation by Implanted Oxygen)やEpitaxial Layer Transferなどの方法が挙げられる。
【0136】
(第4の実施の形態)
第4の実施の形態に係わるCMOSFETについて、図12を参照し、第1の実施の形態と異なる箇所について説明する。以下、第1の実施の形態に対応したゲート積層構造について説明するが、無論、第2の実施の形態に対応したゲート積層構造も可能である。
【0137】
図12に示すように、第4の実施の形態に係わるCMOSFETは、Fin構造を為すことが特徴である。
【0138】
半導体基板1上には絶縁層(SiO2)19が形成され、その上にトランジスタのソース/ドレインを成すFin構造が形成されている。図12では、このFin構造は、Si層17もしくはSi層18とSiN層19との積層構造からなっているが、SiN層19は、SiN以外の絶縁膜でもよく、また、なくともよい。
【0139】
このFin構造と交差するように、ゲート電極が形成されており、その接触界面にはゲート絶縁膜(SiO2)5が形成されている。
【0140】
ゲート電極は、n-MOSFETについては、WSix層6、p-MOSFETについては、ゲート絶縁膜5層に近い側から順に、第一層7、第二層8が積層した構造から成っている。
【0141】
便宜上、図示しないが、ソース/ドレイン部に関しては、チャネル領域を挟むように、p型のFinにはn型高濃度不純物領域のソース領域とドレイン領域が形成され、一方、n型のFinにはp型高濃度不純物領域のソース領域とドレイン領域が形成されている。
【0142】
この構造は、Fin部の両方の側面部分にチャネル部を有するMOSFETが形成されている、いわゆるダブルゲートMISトランジスタである。Fin部にSiN層19なしのSi単層を用いた場合には、Finの上部もチャネル領域となり、トライゲートMISトランジスタとなる。
【0143】
また、第4の実施の形態のような3次元構造のデバイス素子では、高さ方向へ不純物濃度を均一にすることがきわめて難しい。よって、ソース/ドレイン領域について、高濃度不純物領域に代えてNiシリサイド等に置き換える、いわゆるショットキー・ソース/ドレイン構造をとってもよい。
【0144】
この様な構造をとった場合も、第3の実施の形態と同様に、完全空乏型デバイスとなる。このため、チャネル部Finの厚さが5nm以下になると、量子効果によりn型及びp型でバルクSi基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。また、3次元構造デバイスの場合、不純物poly-Si電極へのイオン注入が極めて困難なため、WSix層6、第一層7および第二層8等のゲート電極のみを用いた閾値制御は特に有効である。
【0145】
第4の実施の形態では、Fin構造のダブルゲートMOSFETを例にとったが、平面型ダブルゲートMOSFET、縦型ダブルゲートMOSFET等、その他の3次元構造のデバイス素子を用いることもできる。
【0146】
(第5の実施の形態)
第5の実施の形態に係わるCMOSFETについて、図13を参照し、第1の実施の形態と異なる箇所について説明する。以下、第1の実施の形態に対応したゲート積層構造について説明するが、無論、第2の実施の形態に対応したゲート積層構造も可能である。
【0147】
図13に示すように、第5の実施の形態に係わるCMOSFETは、偏析ショットキー構造を為すことが特徴である。
【0148】
n-MOSFETは、第1の不純物偏析ソース・ドレイン領域(CoSi2)23を有し、p-MOSFETは、第2の不純物偏析ソース・ドレイン領域(CoSi2)24を有する。
【0149】
p型半導体層2において、第1の不純物偏析ソース・ドレイン領域23の界面では、非常に急峻な濃度プロファイル(浅い領域に高濃度にドーピングされた状態)を有するAs等のn型不純物領域が存在する。この結果、As+イオンによる界面電界の大きな上昇が、鏡像効果による障壁低下とトンネル電流の増加をもたらし、ショットキー接合の障壁を下げている。
【0150】
一方、第2の不純物偏析ソース・ドレイン領域24において、n型半導体層3との界面の極めて薄い領域では、B等のp型不純物が多く偏析している。この結果、界面のBが、CoSi2の仕事関数を変調し、ショットキー接合の障壁を下げている。
【0151】
第5の実施の形態の製造方法の特徴を説明する。
【0152】
シリサイデーションする前に不純物をイオンインプランテーションし、活性化させる。これによってSi中に浅い不純物領域が形成される。次に、作られた不純物領域をすべて消費するようにシリサイデーションを行う。このとき、不純物は雪かきをされるかのようにCoSi2/Si界面に押し出される。このようにして図13のショットキー接合が形成される。
【0153】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【0154】
【図1】第1の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図
【図2】第1の実施の形態に係るp−MOSFETのゲート電極の部分拡大断面模式図
【図3】第1の実施の形態に係るp−MOSFETのゲート電極に熱処理を施した後の断面TEM図
【図4】第1の実施の形態に係るp−MOSFETのゲート電極に1000℃の熱処理を施した後の断面TEM図およびEDX分析による図中各点における組成比を示す図
【図5】(a) 第1の実施形態のMOSFETのゲート電極に施す 熱処理温度の違いによるC-V曲線の振舞いを示す図 (b) 第1の実施の形態に係るp−MOSFETのゲート電極の仕事関数を示す図
【図6】第1の実施の形態に係るCMOSFETの製造方法の一例を説明するためのゲート長方向の断面模式図
【図7】第1の実施の形態の変形例に係るCMOSFETの一例のゲート長方向の断面模式図
【図8】第1の実施の形態の変形例に係るCMOSFETの製造方法の一例を説明するためのゲート長方向の断面模式図
【図9】第2の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図
【図10】第2の実施の形態に係るCMOSFETの製造方法の一例を説明するためのゲート長方向の断面模式図
【図11】第3の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図
【図12】第4の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図
【図13】第5の実施の形態に係るCMOSFETの一例のゲート長方向の断面模式図
【符号の説明】
【0155】
1 半導体基板
2 p型半導体層
3 n型半導体層
4 素子分離
5 ゲート絶縁膜
6 WSix層
7 Ru結晶粒およびRuの結晶粒界に偏析したWを有する層(第一層)
7a Ru結晶粒
7b W
8 W層(第二層)
9 第1のソース/ドレイン領域
10 コンタクト電極
11 第2のソース/ドレイン領域
12 Ru層
13 ハードマスク
14 Si層
15 ゲート側壁
16 W薄層
17 Ru−Ta合金層
18 Ta層
19 絶縁層
20、21 Si層
22 SiN層
23 第1の不純物偏析ソース・ドレイン領域
24 第2の不純物偏析ソース・ドレイン領域




 

 


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