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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5713(P2007−5713A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−186852(P2005−186852)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 大塚 雅司
要約 課題
半導体チップおよびその周辺部品が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法を改良することにより、実装性および電気的特性の向上が図られた半導体装置を提供する。

解決手段
半導体装置1を、ビルドアップ基板2、半導体チップ3、チップコンデンサ4などから構成する。基板2は、コア基板5とその表裏両主面5a,5b上で絶縁層7および導電層8を積層してなる表面側および裏面側の両ビルドアップ層6a,6bとからなる。裏面側ビルドアップ層6bの表面上にはボール9が設けられている。チップ3は、少なくとも基板2の表面2a上に設けられている。コンデンサ4は、少なくとも基板2の裏面2b上でチップ3に対向して設けられている。コンデンサ4と基板5との間のビルドアップ層6bは、ボール9を介して基板2を実装基板13に接続した際の基板5の裏面5bからコンデンサ4までの高さが、基板5の裏面5bからボール9までの高さよりも低くなるように除去されている。
特許請求の範囲
【請求項1】
基材本体ならびにこの基材本体の一方および他方の両主面上で絶縁層および導電層がそれぞれ少なくとも1層ずつ積層されてなる配線層からなるとともに、一方の前記配線層の表面上に少なくとも1個の外部端子が設けられているチップ搭載基材と、
このチップ搭載基材の一方および他方の両主面のうち少なくとも前記外部端子が設けられている側とは反対側の主面上に設けられている少なくとも1個の半導体チップと、
前記チップ搭載基材の前記両主面のうち少なくとも前記外部端子が設けられている側の主面上で前記半導体チップに対向して設けられている少なくとも1個の周辺部品と、
を具備するとともに、前記外部端子を介して前記チップ搭載基材を他の部材に接続した際の前記基材本体の前記外部端子が設けられている側の前記主面から前記周辺部品の端部までの高さが、前記基材本体の前記外部端子が設けられている側の前記主面から前記外部端子の端部までの高さよりも低くなるように、前記周辺部品と前記基材本体との間の前記配線層が除去されているか、あるいは前記周辺部品と前記基材本体との間の前記配線層の厚さが前記外部端子と前記基材本体との間の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とする半導体装置。
【請求項2】
前記チップ搭載基材の前記両主面のうち少なくとも前記外部端子が設けられている側とは反対側の主面上に前記半導体チップが複数個設けられていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記チップ搭載基材の前記両主面上に前記半導体チップが少なくとも1個ずつ設けられているとともに、前記外部端子を介して前記チップ搭載基材を他の部材に接続した際の前記基材本体の前記外部端子が設けられている側の前記主面から前記半導体チップの端部までの高さが、前記基材本体の前記外部端子が設けられている側の前記主面から前記外部端子の端部までの高さよりも低くなるように、前記半導体チップと前記基材本体との間の前記配線層が除去されているか、あるいは前記半導体チップと前記基材本体との間の前記配線層の厚さが前記外部端子と前記基材本体との間の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記チップ搭載基材の前記外部端子が設けられている側とは反対側に設けられている前記配線層のうち、少なくとも前記半導体チップと前記基材本体との間の前記配線層が除去されているか、あるいは前記半導体チップと前記基材本体との間の前記配線層の厚さが前記半導体チップが設けられていない領域の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とする請求項1〜3のうちのいずれかに記載の半導体装置。
【請求項5】
請求項1〜4のうちのいずれかに記載の前記半導体装置のうち少なくとも1種類の前記半導体装置が2層以上に積層されているとともに、隣接する前記各半導体装置同士が前記各外部端子および前記各配線層を介して互いに電気的に接続されており、かつ、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない位置に配置されているとともに、前記半導体チップ、前記周辺部品、および前記外部端子と前記基材本体との間の前記配線層の厚さおよび大きさが、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない厚さおよび大きさに設定されていることを特徴とする半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置のパッケージング技術に係り、特に半導体チップおよびその周辺部品等が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法の改良が図られた半導体装置に関する。
【背景技術】
【0002】
近年、電子機器の動作速度の高速化や内部回路の高密度化等に伴い、マイクロプロセッサをはじめとする様々な半導体装置の動作速度が著しく高速化されている。例えば、動作周波数が数GHzに達するCPUも市場に出回っている。また、いわゆるブロードバンドの発展および普及に伴って、より高速な動作に対応可能なLSIの開発も行われている。さらに、それら各種電子機器の動作周波数を高くするだけではなく、省電力化を図るために電源電圧(駆動電圧)を低下させる技術も盛んに研究されている。そして、電子機器のさらなる高速化および低電圧化を図るために、電源インダクタンスの低減化および電圧降下対策が重要な課題になっている。このような事情に鑑み、最近、電源層やグラウンド層を有する多層基材(多層パッケージ)が使用されつつある。それとともに、電子機器の電源ノイズ対策および電圧変動対策を図るために、所定の電子部品が周辺部品として半導体チップとともにパッケージに搭載されつつある。例えば、バイパスコンデンサやデカップリングコンデンサ等のいわゆるチップコンデンサが、半導体チップとともにパッケージに搭載されつつある。チップコンデンサは大量生産されており、容易にかつ安価に利用することができる。
【0003】
ところが、チップコンデンサをパッケージ(チップ搭載基材)に搭載した場合、チップコンデンサに起因する電子機器の電気的特性の劣化が問題となる。チップコンデンサを備えた電子機器の特性を劣化させる要因の1つとしては、例えばチップコンデンサのインダクタンスが挙げられる。チップコンデンサのインダクタンスは、チップコンデンサが半導体チップの電源供給ピンに近づくに連れて低くなる。したがって、チップコンデンサのインダクタンスを低減させるためには、チップコンデンサと半導体チップの電源供給ピンとの間の配線長をできる限り短くすることが好ましい。このためには、チップ搭載基材の半導体チップが搭載されている側の主面(表面)上において、チップコンデンサを半導体チップの近傍に配置することは余り好ましくない。むしろ、チップ搭載基材の半導体チップが搭載されている側の主面とは反対側の主面(裏面)上において、チップコンデンサを半導体チップに対向させて配置することが好ましい(例えば特許文献1参照)。
【0004】
また、半導体チップが搭載されるチップ搭載パッケージ(チップ搭載基材)は、その外部端子の形状により、主にPGA(Pin Grid Array)型とBGA(Ball Grid Array)型との2種類に大別される。PGA型パッケージの場合、外部端子であるピンの長さが一般的なチップコンデンサの高さ(厚さ)よりも長く形成されるのが一般的である。このため、チップ搭載基材の裏面上で半導体チップに対向する位置にチップコンデンサを配置しても、チップコンデンサがピンの電気的な接続を妨げるおそれは殆ど無い。すなわち、PGA型パッケージには、チップコンデンサを収納できる空間的余裕がある。しかし、半導体装置のさらなる高速動作に対応するためには、ピン自体やピンが挿入される実装基板のソケット等の寄生インダクタンスを無視することができない。
【0005】
また、BGA型パッケージは、その外部端子の形状からPGA型パッケージに比べて寄生インダクタンスが大幅に低減されている。ところが、BGA型パッケージでは、外部端子であるボールが一般的なチップコンデンサと同程度の高さに形成されるのが一般的である。このため、チップ搭載基材の裏面上の半導体チップに対向する位置にチップコンデンサを配置しても、チップコンデンサとパッケージが実装される実装基材とが干渉し合うので、パッケージを適正な状態で実装基材に実装することができないという不具合が生じる。このような不具合を回避するために、例えば実装基材のチップコンデンサと対向する部分に、チップコンデンサを収納できる大きさの開口部を有する凹部や貫通孔を設ける技術がある。しかし、これらの方法では、実装基材の加工コストが余計に掛かるのに加えて、実装基材の設計自由度が小さくなるという新たな問題が生じる。さらに、チップ搭載基材の内部にキャパシタ等のチップコンデンサを埋め込む技術も研究されてはいるが、いまだ基礎研究レベルでありコストも高い。
【0006】
このように、電源インダクタンスの低減化および電圧降下対策を図るために、大量生産の実績があり、容易にかつ安価に利用することができるチップコンデンサの使用を試みても、チップ搭載基材に技術面およびコスト面で克服すべき様々な問題が残っている。
【特許文献1】特開2001−44318号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、半導体チップおよびその周辺部品が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法を改良することにより、実装性および電気的特性の向上が図られた半導体装置を提供することにある。
【課題を解決するための手段】
【0008】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基材本体ならびにこの基材本体の一方および他方の両主面上で絶縁層および導電層がそれぞれ少なくとも1層ずつ積層されてなる配線層からなるとともに、一方の前記配線層の表面上に少なくとも1個の外部端子が設けられているチップ搭載基材と、このチップ搭載基材の一方および他方の両主面のうち少なくとも前記外部端子が設けられている側とは反対側の主面上に設けられている少なくとも1個の半導体チップと、前記チップ搭載基材の前記両主面のうち少なくとも前記外部端子が設けられている側の主面上で前記半導体チップに対向して設けられている少なくとも1個の周辺部品と、を具備するとともに、前記外部端子を介して前記チップ搭載基材を他の部材に接続した際の前記基材本体の前記外部端子が設けられている側の前記主面から前記周辺部品の端部までの高さが、前記基材本体の前記外部端子が設けられている側の前記主面から前記外部端子の端部までの高さよりも低くなるように、前記周辺部品と前記基材本体との間の前記配線層が除去されているか、あるいは前記周辺部品と前記基材本体との間の前記配線層の厚さが前記外部端子と前記基材本体との間の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とするものである。
【0009】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る前記半導体装置のうち少なくとも1種類の前記半導体装置が2層以上に積層されているとともに、隣接する前記各半導体装置同士が前記各外部端子および前記各配線層を介して互いに電気的に接続されており、かつ、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない位置に配置されているとともに、前記半導体チップ、前記周辺部品、および前記外部端子と前記基材本体との間の前記配線層の厚さおよび大きさが、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない厚さおよび大きさに設定されていることを特徴とするものである。
【発明の効果】
【0010】
本発明に係る半導体装置は、半導体チップおよびその周辺部品が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法が改良されており、実装性および電気的特性の向上が図られている。
【発明を実施するための最良の形態】
【0011】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【0012】
(第1の実施の形態)
先ず、本発明に係る第1実施形態を図1および図2を参照しつつ説明する。図1は、本実施形態に係る半導体装置を示す断面図である。図2は、図1に示す半導体装置の外部端子およびチップコンデンサの付近を拡大して示す断面図である。
【0013】
本実施形態は、高速動作への対応が要求される半導体パッケージに関し、特に表面実装型のBGA(Ball Grid Array)パッケージの構造において、そのベースとなるビルドアップ基板の層構成の改良を図ったものである。
【0014】
先ず、図1を参照しつつ、本実施形態に係る半導体装置1の全体の構成について説明する。図1に示すように、本実施形態の半導体装置1は、チップ搭載基材2、半導体チップ3、および周辺部品4などから構成されている。また、半導体装置1においては、複数個の外部端子9を介してチップ搭載基材2を他の部材13に接続した際の基材本体5の各外部端子9が設けられている側の主面5bから周辺部品4の端部までの高さが、基材本体5の各外部端子9が設けられている側の主面5bから各外部端子9の端部までの高さよりも低くなるように、周辺部品4と基材本体5との間の配線層6bが除去されている。以下、半導体装置1が備える各構成部材について詳しく説明する。
【0015】
チップ搭載基材2は、半導体装置1のベース(基礎)となる部材である。本実施形態のチップ搭載基材2は、いわゆるビルドアップ基板である。このビルドアップ基板2は、基材本体としてのコア基板(コア層)5および配線層としてのビルドアップ層6から構成されている。コア基板5は、例えばポリイミド等の樹脂を用いて形成されている。コア基板5の内部には、内部導電層としての内部配線10がコア基板5をその厚さ方向に貫通して複数本設けられている。また、図1において図示は省略するが、コア基板5の一方および他方の両主面5a,5b上には、後述する表層部導電層としての表層配線14が所定のパターンで複数本ずつ設けられている。これらコア基板5の一方の主面5a上の各表層配線14とコア基板5の他方の主面5b上の各表層配線14とを、互いに所定の通電経路で電気的に接続するように、各内部配線10は所定のパターンで形成されている。各内部配線10および各表層配線14は、例えば銅(Cu)やアルミニウム(Al)により形成される。
【0016】
ビルドアップ層6は、コア基板5を間に挟んで、その一方および他方の両主面5a,5b上にそれぞれ設けられている。すなわち、ビルドアップ層6は、ビルドアップ基板2の一方および他方の両主面2a,2b側にそれぞれ設けられている。本実施形態においては、各ビルドアップ層6a,6bのうち、ビルドアップ基板2の一方の主面2a側に設けられているビルドアップ層6aは、コア基板5の一方の主面5aを全面的に覆って設けられている。これに対して、ビルドアップ基板2の他方の主面2b側に設けられているビルドアップ層6bは、コア基板5の他方の主面5bの中央部を除く領域を覆って設けられている。このような構造からなるビルドアップ層6bの形成方法については、後に図2を参照しつつ詳しく説明する。各ビルドアップ層6a,6bは、絶縁層7および導電層8がそれぞれ複数層ずつ積層されて構成されている。各導電層8は、前述した各内部配線10や各表層配線14と同様に、例えば銅(Cu)やアルミニウム(Al)により形成される。
【0017】
各ビルドアップ層6a,6bのうち、コア基板5の他方の主面5b上に設けられているビルドアップ層6bの表面上には、外部端子としてのボール・グリッド・アレイ9が複数個設けられている。すなわち、各ボール・グリッド・アレイ9は、ビルドアップ基板2の他方の主面2b上において、ビルドアップ基板2の中央部を除く領域に配置されている。それとともに、各ボール・グリッド・アレイ9は、ビルドアップ層6bに所定のパターンで形成されている各導電層8に、それぞれ所定の通電経路をなすように電気的に接続されている。また、後述するように、本実施形態においては、コア基板5の一方の主面5a上に設けられているビルドアップ層6aの表面上に、半導体チップ3や複数個のチップコンデンサ4が設けられる。それとともに、コア基板5の他方の主面5b上には、複数個のチップコンデンサ4が直接設けられている。図1において詳細な図示は省略するが、各ビルドアップ層6a,6bの各導電層8は、半導体チップ3および各チップコンデンサ4と各外部端子9とを、コア基板5の各内部配線10および各表層配線14を介して所定の通電経路で電気的に接続するように、所定のパターンで形成されている。
【0018】
なお、以下の説明において、コア基板5の一方の主面5aを、コア基板5の表側主面(コア基板5の上側主面)と称することとする。それとともに、コア基板5の他方の主面5bを、コア基板5の裏側主面(コア基板5の下側主面)と称することとする。これに伴って、コア基板5の表側主面(表面、上面)5aと同じ側であるビルドアップ基板2の一方の主面2aを、ビルドアップ基板2の表側主面(ビルドアップ基板2の上側主面)と称することとする。それとともに、コア基板5の裏側主面(裏面、下面)5bと同じ側であるビルドアップ基板2の他方の主面2bを、ビルドアップ基板2の裏側主面(ビルドアップ基板2の下側主面)と称することとする。さらに、半導体装置1全体についても、ビルドアップ基板2の表側主面2aおよびコア基板5の表側主面5aと同じ側の面を、半導体装置1の表面と称することとする。それとともに、半導体装置1全体について、ビルドアップ基板2の裏側主面2bおよびコア基板5の裏側主面5bと同じ側の面を、半導体装置1の裏面と称することとする。
【0019】
また、ビルドアップ基板2の表面(上面)2a側であるコア基板5の表面(上面)5a上に設けられているビルドアップ層6aを、表面側ビルドアップ層(上面側ビルドアップ層)と称することとする。それとともに、ビルドアップ基板2の裏面(下面)2b側であるコア基板5の裏面(下面)5b上に設けられているビルドアップ層6bを、裏面側ビルドアップ層(下面側ビルドアップ層)と称することとする。
【0020】
また、ビルドアップ基板2の表裏(上下)両主面2a,2bのうち、各ボール・グリッド・アレイ9が設けられている側とは反対側の主面であるビルドアップ基板2の表面2a側には、半導体チップ3が設けられている。半導体チップ3は、ビルドアップ基板2の表面2a上において、ビルドアップ基板2の中央部に配置されている。具体的には、半導体チップ3は、表面側ビルドアップ層6aの表面中央部にフリップチップ接続されて搭載されている。半導体チップ3は、表面側ビルドアップ層6aに設けられている各導電層8に、複数本の接続端子(電源供給ピン)11を介して所定の通電経路で電気的に接続されている。それとともに、半導体チップ3は、例えばエポキシ系の樹脂等からなる接着材12を用いて表面側ビルドアップ層6aの表面中央部に固定される。以下の説明において、ビルドアップ基板2の半導体チップ3が搭載される領域を、チップ搭載領域17と称することとする。
【0021】
さらに、ビルドアップ基板2の表裏両主面2a,2b上には、周辺部品としてのチップコンデンサ(チップキャパシタ、デカップリングキャパシタ)4がそれぞれ複数個ずつ設けられている。ビルドアップ基板2の表面2a側においては、各チップコンデンサ4は、半導体チップ3の周囲に配置されて表面側ビルドアップ層6aの表面中央部に搭載されている。そして、ビルドアップ基板2の表面2a側に設けられている各チップコンデンサ4は、表面側ビルドアップ層6aに設けられている各導電層8に電気的に接続されている。これに対して、ビルドアップ基板2の裏面2b側においては、各チップコンデンサ4は、半導体チップ3に対向して配置されてコア基板5の裏面5bの中央部に搭載されている。
【0022】
前述したように、本実施形態においては、ビルドアップ基板2の裏面2b側においては、ビルドアップ層6bはコア基板5の他方の主面5bの中央部を除く領域を覆って設けられている。すなわち、裏面側ビルドアップ層6bは、半導体チップ3(チップ搭載領域17)に対向する領域には設けられていない。したがって、ビルドアップ基板2の裏面2b側においては、チップ搭載領域17に対向する領域であるコア基板5の裏面5bの中央部に、各チップコンデンサ4がビルドアップ層6bを介さずに直接搭載されている。ビルドアップ基板2の裏面2b側に設けられている各チップコンデンサ4は、コア基板5の裏面5b上に設けられている各表層配線14に直接電気的に接続されている。
【0023】
以下の説明において、ビルドアップ基板2の各チップコンデンサ4が搭載される領域を、チップコンデンサ搭載領域(周辺部品搭載領域)18と称することとする。より具体的には、ビルドアップ基板2の表面2a側のチップコンデンサ搭載領域18を表面側チップコンデンサ搭載領域18aと称し、ビルドアップ基板2の裏面2b側のチップコンデンサ搭載領域18を裏面側チップコンデンサ搭載領域18bと称することとする。また、言うまでもないが、各チップコンデンサ4と各ボール・グリッド・アレイ9とは、ビルドアップ基板2の裏面2b側において互いに排他的に設けられている。そして、このような構成からなる半導体装置1は、例えば実装基板13などの他の部材に各ボール・グリッド・アレイ9を介して電気的に接続されて実装される。
【0024】
次に、図2を参照しつつ、ビルドアップ基板2の裏面2b側の構成について詳しく説明する。
【0025】
図2に示すように、コア基板5の内部には、前述したように内部配線10が所定のパターンで複数本形成されている。各内部配線10は、例えばめっき法などにより、コア基板5をその厚さ方向に沿って貫通して形成された貫通孔19の内壁を銅(Cu)やアルミニウム(Al)により覆うことにより筒形状に形成される。そして、筒形状に形成された各内部配線10の内側には、絶縁性の樹脂15が充填される。また、コア基板5の裏面5b上には、前述したように表層配線14が所定のパターンで複数本形成されている。各表層配線14も、各内部配線10と同様に、例えばめっき法などにより、コア基板5の裏面5b上の各内部配線10の端部が露出している領域を銅(Cu)やアルミニウム(Al)により覆うことにより形成される。このように、コア基板5は、絶縁性材料により形成されている部分と導電材料により形成されている部分とからなる、一種の2層構造に形成されている。各表層配線14のうち、裏面側チップコンデンサ搭載領域18bに形成された表層配線14aは、いわゆるチップコンデンサ搭載パッド(周辺部品取り付け用パッド)となる。ビルドアップ基板2の裏面2b側に搭載される各チップコンデンサ4は、それら各チップコンデンサ搭載パッド14aに裏面側ビルドアップ層6bを介すことなく直接電気的に接続される。
【0026】
また、前述したように、裏面側ビルドアップ層6bは、絶縁層7および導電層8がそれぞれ複数層ずつ積層された多層構造に形成されている。本実施形態においては、裏面側ビルドアップ層6bは、その土台(下地、基礎)となるコア基板5の裏面5b上に絶縁層7および導電層8がそれぞれ3層ずつ積層された3層構造に形成されている。以下、裏面側ビルドアップ層6bの形成方法について簡潔に説明する。
【0027】
先ず、コア基板5の裏面5bを全面的に覆って、1層目の絶縁層7を設ける。続けて、各表層配線14のうち各ボール・グリッド・アレイ9に電気的に接続される各表層配線14bの表面を露出するように、エッチング処理により1層目の絶縁層7をその厚さ方向に貫通して複数個の貫通孔(ヴィアホール、コンタクトホール)20を形成する。続けて、例えばめっき法などにより、露出された各表層配線14bの表面、各ヴィアホール20の内壁、および1層目の絶縁層7の表面を覆って、薄膜形状の1層目の導電層8を複数箇所に所定のパターンで形成する。続けて、同じくめっき法などにより、薄膜形状の各導電層8により覆われた各ヴィアホール20内に導電材料を埋め込んで複数個のプラグ(ヴィアプラグ、コンタクトプラグ)16を形成する。
【0028】
以後、このような工程を2回繰り返す。ただし、2層目の各ヴィアホール20は、1層目の各導電層8の表面を露出するように形成する。同様に、3層目の各ヴィアホール20は、2層目の各導電層8の表面を露出するように形成する。このような工程を経ることにより、絶縁層7および各導電層8がそれぞれ3層ずつ積層されているとともに、各ボール・グリッド・アレイ9とこれらに電気的に接続される各表層配線14bとをそれぞれ所定の通電経路で電気的に接続する各導電層8が所定のパターンで形成された、3層構造からなる裏面側ビルドアップ層6bが形成される。各導電層8および各ヴィアプラグ16は、各内部配線10や各表層配線14と同様に、銅(Cu)やアルミニウム(Al)により形成される。裏面側ビルドアップ層6bが形成された後、3層目(最上層)の各導電層8の表面上に、各ボール・グリッド・アレイ(半田ボール)9を電気的に接続して設ける。
【0029】
また、図1に示すように、本実施形態においては、表面側ビルドアップ層6aも、前述した裏面側ビルドアップ層6bの形成方法と同様の工程により3層構造に形成される。表面側ビルドアップ層6aが形成された後、3層目(最上層)の各導電層8の表面上に、半導体チップ3およびチップコンデンサ4をそれぞれ電気的に接続して設ける。このように、本実施形態の半導体装置1は、BGA(Ball Grid Array)型のチップ搭載基板(ビルドアップ基板)2の表面2a上に半導体チップ3がフリップチップ接続法により実装された、いわゆる表面実装型のフリップチップBGAパッケージである。
【0030】
なお、前述したように、本実施形態の半導体装置1においては、ビルドアップ基板2の裏面2b側の半導体チップ3(チップ搭載領域17)に対向する領域には、裏面側ビルドアップ層6bが設けられていない。すなわち、裏面側チップコンデンサ搭載領域18b上には、裏面側ビルドアップ層6bが設けられていない。このような構造からなる裏面側ビルドアップ層6bは、図示は省略するが、次に述べる方法により容易に形成される。
【0031】
例えば、前述した工程においては、1層目の絶縁層7を形成した後、1層目の各ヴィアホール20を形成するのに先立って、1層目の絶縁層7の表面のうち1層目の各ヴィアホール20を形成する領域を除く領域を覆ってマスクを設ける。この際、1層目の各ヴィアホール20を形成する領域の絶縁層7の表面のみならず、裏面側チップコンデンサ搭載領域18b上の絶縁層7の表面にも、マスクを設けないこととする。この後、裏面側チップコンデンサ搭載領域18b上に設けられている1層目の絶縁層7を、ドライエッチング法やウェットエッチング法などにより除去する。これにより、1層目の各ヴィアホール20が形成される際に、併せて裏面側チップコンデンサ搭載領域18b上に設けられている1層目の絶縁層7が除去される。すなわち、コア基板5の裏面5bが露出させる。続けて、コア基板5の裏面5b上に残っている1層目の絶縁層7の表面を覆っているマスクを除去する。
【0032】
以後、このような工程を、2層目および3層目の各ヴィアホール20を形成する際にも同様に行う。これにより、図1に示すように、ビルドアップ基板2の裏面2b上において、その中央部に設定されている裏面側チップコンデンサ搭載領域18bを除く領域にのみ裏面側ビルドアップ層6bが設けられる。このような工程によれば、1層目〜3層目の各絶縁層7の中央部は、1層目〜3層目の各ヴィアホール20を形成する際に併せて除去される。すなわち、本実施形態の裏面側ビルドアップ層6bは、その形成に係る工程数を増やすこと無く、ビルドアップ基板2の表面2aを全面的に覆って設けられる一般的な構造からなる表面側ビルドアップ層6aを形成する工程と同じ工程数で形成される。
【0033】
次に、図2を参照しつつ、コア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さと、コア基板5の裏面5bから各チップコンデンサ4の端部までの高さとの関係について説明する。
【0034】
前述したように、裏面側チップコンデンサ搭載領域18b上においては裏面側ビルドアップ層6bが除去されており、各チップコンデンサ4とコア基板5との間には裏面側ビルドアップ層6bが存在しない。すなわち、裏面側チップコンデンサ搭載領域18b上に設けられる各チップコンデンサ4は、裏面側ビルドアップ層6bを介さずにコア基板5の裏面5b上に設けられている各チップコンデンサ搭載パッド14aに直接電気的に接続されて取り付けられる。また、本実施形態においては、各チップコンデンサ4として、一般に市場に流通している汎用のチップコンデンサを用いることとする。このような汎用のチップコンデンサ4は、その高さが通常は約300μmに設定されている。したがって、図2中実線矢印Aで示すコア基板5の裏面5bから各チップコンデンサ4の端部までの高さは約300μmとなっている。
【0035】
また、本実施形態においては、図2中実線矢印Bで示すコア基板5の裏面5bから裏面側ビルドアップ層6bの表面までの高さ(厚さ)が約120μmになるように、3層構造の裏面側ビルドアップ層6bを形成する。それとともに、裏面側ビルドアップ層6bの表面上に取り付ける各ボール・グリッド・アレイ9は、一般に市場に流通している汎用のBGAパッケージに用いられる大きさに形成することとする。このような汎用のボール・グリッド・アレイ9は、その高さが通常は約600μmに設定されている。したがって、図2中実線矢印Cで示す裏面側ビルドアップ層6bの表面から各ボール・グリッド・アレイ9の端部までの高さは約600μmとなっている。この結果、半導体装置1が実装基板13等の他の部材に接続されていない状態では、コア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さは約720μmとなっている。また、前述したように、図2中実線矢印Aで示すコア基板5の裏面5bから各チップコンデンサ4の端部までの高さは約300μmに設定されている。したがって、図2中実線矢印Dで示す、半導体装置1が単体の状態におけるコア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さと、コア基板5の裏面5bから各チップコンデンサ4の端部までの高さとの差は、約420μmとなっている。
【0036】
ここで、図1に示すように、各ボール・グリッド・アレイ9を介して、半導体装置1を実装基板13に実装する。一般的なBGAパッケージにおいては、BGAパッケージを他の部材に実装した後のボール・グリッド・アレイの高さは、BGAパッケージを他の部材に実装する前のボール・グリッド・アレイの高さに比べて、通常約2/3の高さになる。本実施形態においても、このような一般的な接続状態となるように半導体装置1を実装基板13に実装する。
【0037】
半導体装置1を実装基板13に実装すると、各ボール・グリッド・アレイ9はその高さ方向に沿って潰されて、図2中実線で示す実装前の形状から図2中破線で示す形状に変形する。すると、図2中実線矢印Eで示す実装後の各ボール・グリッド・アレイ9の高さは、図2中実線矢印Cで示す実装後の各ボール・グリッド・アレイ9の高さである約600μmに対して、その約2/3の高さである約400μmになる。この結果、半導体装置1が各ボール・グリッド・アレイ9を介して実装基板13に実装された状態では、コア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さは約520μmとなる。すなわち、半導体装置1を実装基板13に実装した後のコア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さは、半導体装置1を実装基板13に実装する前のコア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さに比べて、約200μm低くなっている。
【0038】
前述したように、図2中実線矢印Dで示す、半導体装置1が単体の状態におけるコア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さと、コア基板5の裏面5bから各チップコンデンサ4の端部までの高さとの差は、約420μmである。したがって、半導体装置1が実装基板13に実装されて各ボール・グリッド・アレイ9が潰れても、図2中実線矢印Fで示す、コア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さと、コア基板5の裏面5bから各チップコンデンサ4の端部までの高さとの差は、まだ約220μmもある。すなわち、各ボール・グリッド・アレイ9を介して半導体装置1を実装基板13に実装しても、裏面側チップコンデンサ搭載領域18b上に設けられている各チップコンデンサ4と実装基板13との間には、約220μmの隙間(空間的余裕)が確保されている。この結果、各ボール・グリッド・アレイ9を介して半導体装置1を実装基板13に実装しても、各チップコンデンサ4と実装基板13とが互いに干渉し合うおそれは全く無い。
【0039】
また、実際の製品としての半導体装置(BGAパッケージ)1や実装基板13には、反りなどの変形がある。それとともに、各ボール・グリッド・アレイ9同士の間には、高さのばらつきが存在する。これらの結果、図2中実線矢印Fで示す、半導体装置1を実装基板13に実装した後のコア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さと、コア基板5の裏面5bから各チップコンデンサ4の端部までの高さとの差は、約220μmよりも小さくなる。しかし、実際の製品における半導体装置1や実装基板13の反りや、各ボール・グリッド・アレイ9同士の高さのばらつきは、通常は約200μm以下に抑えられている。したがって、実際の製品における半導体装置1と実装基板13との間には、半導体装置1が備える各種構成部品間の高さの差に起因する干渉が発生するおそれは殆ど無い。
【0040】
次に、図3〜図5を参照しつつ、本実施形態の半導体装置1に対する比較例について説明する。図3〜図5は、それぞれ本実施形態に係る半導体装置1に対する第1〜第3の比較例としての従来技術に係る半導体装置を示す断面図である。
【0041】
先ず、図3に示す第1の比較例としての半導体装置201は、前述したBGA型の半導体パッケージである本実施形態の半導体装置1と異なり、いわゆるPGA(Pin Grid Array)型の半導体パッケージである。すなわち、この半導体装置201では、複数個の外部端子が前述したボール・グリッド・アレイ9ではなく、細い棒形状のピン202により構成されている。それとともに、半導体装置201は、半導体装置1と異なり、ビルドアップ基板203が備えている表面側(上面側)および裏面側(下面側)の両ビルドアップ層204a,204bが、コア基板(コア層)205の表裏(上下)両主面205a,205bを全面的に覆って設けられている。
【0042】
また、半導体装置201では、半導体装置1と同様に、半導体チップ206が、ビルドアップ基板203の表面(上面)203a側において表面側ビルドアップ層204aの表面中央部に配置されて搭載されている。それとともに、ビルドアップ基板203の表面203a側においては、複数個のチップコンデンサ207が半導体チップ206の周囲に配置されて表面側ビルドアップ層204aの表面上に搭載されている。また、ビルドアップ基板203の裏面(下面)203b側においては、複数個のチップコンデンサ207が半導体チップ206に対向して配置されて、ビルドアップ基板203の裏面203bの中央部に搭載されている。ただし、半導体装置1と異なり、半導体装置201では、ビルドアップ基板203の裏面203b側に設けられる各チップコンデンサ207は、コア基板205の裏面205b上ではなく、裏面側ビルドアップ層204bの表面上に搭載されている。
【0043】
このような構造からなるPGA型半導体パッケージ201は、図示しない実装基板に装着されたソケットに各ピン202を差し込むことによりパッケージ201を実装基板に固定する、いわゆるピン挿入型のパッケージである。PGA型半導体パッケージ201の場合、通常、各ピン202の長さは一般的なチップコンデンサの高さ(厚さ)よりも長く形成されている。このため、ビルドアップ基板203の裏面203b上で半導体チップ206に対向する位置に各チップコンデンサ207を配置しても、各チップコンデンサ207が各ピン202の電気的な接続を妨げるおそれは殆ど無い。すなわち、PGA型半導体パッケージ201の実装側(挿入側)の主面であるビルドアップ基板203の裏面203bの中央部には、各チップコンデンサ207を収納できる空間的余裕がある。しかし、現在から将来に向けて、半導体装置のさらなる高速動作に対応するためには、各ピン202自体の寄生インダクタンスや、各ピン202が挿入される実装基板のソケット等の寄生インダクタンスが無視し得なくなっている。すなわち、PGA型半導体パッケージ201では、今後飛躍的な高速化を望むことは実質的に殆ど不可能である。
【0044】
次に、図4に示す第2の比較例としての半導体装置301は、前述した本実施形態の半導体装置1と同様に、いわゆるBGA型の半導体パッケージである。すなわち、この半導体装置301においても、複数個の外部端子がボール・グリッド・アレイ302により構成されている。ただし、半導体装置301では、半導体装置1と異なり、ビルドアップ基板303が備えている表面側(上面側)および裏面側(下面側)の両ビルドアップ層304a,304bが、コア基板(コア層)305の表裏(上下)両主面305a,305bをそれぞれ全面的に覆って設けられている。
【0045】
また、半導体装置301では、半導体装置1と同様に、半導体チップ306が、ビルドアップ基板303の表面(上面)303a側において表面側ビルドアップ層304aの表面中央部に配置されて搭載されている。それとともに、ビルドアップ基板303の表面303a側においては、複数個のチップコンデンサ307が半導体チップ306の周囲に配置されて表面側ビルドアップ層304aの表面上に搭載されている。ただし、半導体装置1と異なり、半導体装置301では、ビルドアップ基板303の裏面(下面)303b側においては、裏面側ビルドアップ層304bの表面を略全面的に覆って複数個のボール・グリッド・アレイ302が設けられている。このため、ビルドアップ基板203の裏面(下面)203b側には、チップコンデンサ307は1個も設けられていない。
【0046】
このような構造からなるBGA型半導体パッケージ301は、各ボール・グリッド・アレイ302の寄生インダクタンスが、前述したPGA型半導体パッケージ201の各ピン202の寄生インダクタンスに比べて大幅に低減されている。また、一般的なBGA型半導体パッケージにおいては、図示しない実装基板から各ボール・グリッド・アレイおよびビルドアップ基板を経て、半導体チップに電力が供給される。BGA型半導体パッケージ301においては、ビルドアップ基板303の裏面203bの周縁部のみならず、ビルドアップ基板303の裏面203bの中央部にも各ボール・グリッド・アレイ302が配置されている。これにより、図示しない実装基板から各ボール・グリッド・アレイ302およびビルドアップ基板303を経て半導体チップ306に到る電源経路が、本実施形態に係る半導体装置1の電源経路よりも短くなっている。したがって、電気的特性という観点においては、BGA型半導体パッケージ301は、半導体装置1よりも高い特性を期待することができる。
【0047】
ところが、BGA型半導体パッケージ301では、図4に示す構造から明らかなように、ビルドアップ基板303の上面303a(パッケージ301の上面)にしかチップコンデンサ307を搭載することができない。このため、BGA型半導体パッケージ301では、チップコンデンサ(デカップリングキャパシタ)307を半導体チップ306とともに用いることにより得られる、いわゆるデカップリング効果を、半導体装置1と同程度に期待することは実質的に殆ど不可能である。具体的には、BGA型半導体パッケージ301では、パッケージ301全体の電源ノイズや電源インダクタンスを半導体装置1と同程度に低減させたり、あるいは電圧降下などの電圧変動を半導体装置1と同程度に抑制したりすることは実質的に殆ど不可能である。すなわち、BGA型半導体パッケージ301では、その電気的特性を半導体装置1と同程度に向上させることは実質的に殆ど不可能である。
【0048】
次に、図5に示す第3の比較例としての半導体装置401も、前述した本実施形態の半導体装置1と同様に、いわゆるBGA型の半導体パッケージである。すなわち、この半導体装置401においても、複数個の外部端子がボール・グリッド・アレイ402により構成されている。ただし、半導体装置401では、半導体装置1と異なり、ビルドアップ基板403が備えている表面側(上面側)および裏面側(下面側)の両ビルドアップ層404a,404bが、コア基板(コア層)405の表裏(上下)両主面405a,405bをそれぞれ全面的に覆って設けられている。
【0049】
また、半導体装置401では、半導体装置1と同様に、半導体チップ406が、ビルドアップ基板403の表面(上面)403a側において表面側ビルドアップ層404aの表面中央部に配置されて搭載されている。それとともに、ビルドアップ基板403の表面403a側においては、複数個のチップコンデンサ407が半導体チップ406の周囲に配置されて表面側ビルドアップ層404aの表面上に搭載されている。また、ビルドアップ基板403の裏面(下面)403b側においては、複数個のチップコンデンサ407が半導体チップ406に対向して配置されて、ビルドアップ基板403の裏面403bの中央部に搭載されている。すなわち、この第3の比較例としての半導体装置401は、前述した第2の比較例としての半導体装置301において、ビルドアップ基板303の裏面303b側における半導体チップ306と対向する領域(半導体チップ306の下方の領域)に設けられている各ボール・グリッド・アレイ302を除去するとともに、その領域上に複数個のチップコンデンサ407を搭載した構造となっている。ただし、半導体装置1と異なり、半導体装置401では、ビルドアップ基板403の裏面403b側に設けられる各チップコンデンサ407は、コア基板405の裏面405b上ではなく、裏面側ビルドアップ層404bの表面上に搭載されている。
【0050】
このような構造からなるBGA型半導体パッケージ401においては、本実施形態に係る半導体装置1における半導体チップ3および各チップコンデンサ4のそれぞれの配置状態と同様の配置状態で、ビルドアップ基板403の表面403aおよび裏面403b(表面側および裏面側の両ビルドアップ層404a,404b)への半導体チップ406および各チップコンデンサ407の表面実装が実現されている。これにより、BGA型半導体パッケージ401においては、信号配線長の低減化およびチップコンデンサ407を搭載することによる電源の低インダクタンス化の両効果を、半導体装置1と同様に得ることができる。
【0051】
ところが、半導体装置1と異なり、半導体パッケージ401においては、前述したように裏面側ビルドアップ層404bがコア基板405の裏面405bを全面的に覆って設けられている。そして、半導体パッケージ401では、ビルドアップ基板403の裏面403b側に設けられる各チップコンデンサ407は、コア基板405の裏面405b上ではなく、裏面側ビルドアップ層404bの表面上に搭載される。このような構造では、例えば次に述べるように、各ボール・グリッド・アレイ402を介して半導体パッケージ401を実装基板408に実装する際に、ビルドアップ基板403の裏面403b側に設けられている各チップコンデンサ407と実装基板408との間の空間が不足する。
【0052】
具体的には、通常、各ボール・グリッド・アレイ402同士の間隔(ピッチ)を約1mmに設定した場合、各ボール・グリッド・アレイ402は、それらの高さが半導体パッケージ401を実装基板408に実装した後に約0.4mmとなる大きさに形成される。ところが、一般的なチップコンデンサ407は、最も薄いものでも約0.3mmの厚さ(高さ)がある。また、前述した構成からなる半導体パッケージ401においては、その反りや各ボール・グリッド・アレイ402同士の高さのばらつきなどを考慮した、半導体パッケージ401を実装基板408に実装するための総合的なマージンであるコプラナリティを、約0.2mmみておく必要がある。すると、半導体パッケージ401を実装基板408に実装して潰れた後の各ボール・グリッド・アレイ402の高さは、チップコンデンサ407の高さと半導体パッケージ401のコプラナリティとを足し合わせた高さより約0.1mm不足する。実際には、前述した構成からなる半導体パッケージ401を実装基板408に実装しようとすると、通常は実装の際に各ボール・グリッド・アレイ402が潰れて、各チップコンデンサ407の高さが実装後の各ボール・グリッド・アレイ402の高さよりも高くなる。すると、ビルドアップ基板403の裏面403b側に設けられている各チップコンデンサ407が実装基板408の半導体パッケージ401側の主面につかえて、半導体パッケージ401を適正な状態で実装基板408に実装することができなくなるという不具合が生じる。
【0053】
このような不具合を回避するために、例えば図5中一点鎖線で示す実装基板408の各チップコンデンサ407と対向する部分をその厚さ方向に貫通して、各チップコンデンサ407を収納できる大きさの開口部を有する貫通孔409を実装基板408に設ける技術がある。このような技術によれば、たとえ実装後の各チップコンデンサ407の端部が実装基板408の半導体パッケージ401側の主面よりも下側に突出しても、各チップコンデンサ407と実装基板408とが互いに干渉し合って半導体パッケージ401を実装基板408に実装することができなくなるという不具合は生じない。なお、この技術においては、貫通孔409の代わりに、いわゆるザグリ加工により単なる溝や凹部などの非貫通孔を実装基板408の各チップコンデンサ407と対向する部分に設けても構わない。すなわち、実装基板408の各チップコンデンサ407と対向する部分に、各チップコンデンサ407を収納できる大きさの開口部を有する、いわゆる逃げ部409が設けられていれば良い。しかし、このような方法では、実装基板408の加工コストが余計に掛かるので、コストアップが避けられない。それに加えて、実装基板408の設計自由度が小さくなるという新たな問題が生じる。
【0054】
さらに、図示は省略するが、ビルドアップ基板の内部にチップコンデンサ等の周辺部品を埋め込む技術も研究されてはいるが、いまだ基礎研究レベルでありコストも高い。このように、本実施形態に対する第1〜第3の比較例としての各半導体パッケージ201,301,401に代表される従来技術に係る半導体装置には、構造および電気的特性の両面において様々な問題が残されている。これに対して、本実施形態に係る半導体装置1は、前述したように、従来技術に係る半導体装置が有する構造および電気的特性の両面における様々な問題がすべて克服されている。
【0055】
以上説明したように、この第1実施形態に係る半導体装置1は、半導体チップ3およびその周辺部品4が搭載されるチップ搭載基材2の構造、ならびにチップ搭載基材2への周辺部品4の搭載方法が改良されており、実装性および電気的特性がともに向上されている。
【0056】
具体的には、本実施形態の半導体装置(半導体パッケージ)1では、これが備えるビルドアップ基板2の裏面2b上において、その中央部に設定されている裏面側チップコンデンサ搭載領域18b上から裏面側ビルドアップ層6bを除去する。裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bは、その他の領域上の裏面側ビルドアップ層6bにヴィアホール20を形成する工程において併せて除去される。したがって、裏面側チップコンデンサ搭載領域18b上から裏面側ビルドアップ層6bを除去するために、余計な加工工程が増えるおそれは殆ど無い。そして、複数個のチップコンデンサ(デカップリングキャパシタ)4を、裏面側ビルドアップ層6bを介さずにビルドアップ基板2のコア基板(コア層)5に直接実装する。すなわち、各チップコンデンサ4は、それらの高さを各ボール・グリッド・アレイ9の高さよりも低い位置に設定されて半導体装置1の実装側(接続側)の主面上に設けられる。
【0057】
このような方法によれば、ボール・グリッド・アレイ9の高さとチップコンデンサ4の高さとの大小関係に制約されることなく、ビルドアップ基板2の裏面2b側において複数個のチップコンデンサ4を半導体チップ3に対向させて、パッケージ1の下面(裏面)中央部に搭載することができる。すなわち、ビルドアップ基板2の裏面2b上に不要なビルドアップ層6bを設けることなく、ビルドアップ基板2を間に挟んで半導体チップ3の直下に複数個のチップコンデンサ4を配置することができる。この結果、半導体チップ3が備える各電源供給ピン11と各チップコンデンサ4との間の配線長を大幅に短縮して、インダクタンス増加などの電気的特性の劣化(性能劣化)が生じるおそれを殆どなくすことができる。また、各チップコンデンサ4を、各ボール・グリッド・アレイ9よりも低い位置に設けることができるので、半導体装置1の実装性を損うおそれが殆ど無いとともに、半導体装置1のコンパクト化および省スペース化を図ることができる。さらに、余計な工程を増やすことなく半導体装置1を製造することができるので、余計な加工コストが掛かるおそれも殆ど無い。
【0058】
このように、本実施形態の半導体装置1は、電源インダクタンスや電源ノイズが十分に低減されているとともに、電圧降下などの電圧変動が十分に抑制されている。したがって、半導体装置1は、より高い動作周波数に対応することができるだけではなく、より低い駆動電圧(電源電圧)に対応することができる。すなわち、半導体装置1は、高速化および省電力化が図られている。また、半導体装置1は、その実装性が向上されているとともにコンパクト化および省スペース化されているので、汎用性が向上されている。さらに、半導体装置1は、これを製造するための特別な製造工程が不要であるとともに、大量生産の実績があり容易かつ安価に入手できる汎用のチップコンデンサ4を利用するので、不要なコストアップを排除して効率よく容易かつ安価に製造することができる。したがって、本実施形態の半導体装置1は、その電気的特性、性能、信頼性、実装性、汎用性、生産効率、および歩留まりが併せて向上されているとともに、低コストで製造することができ、かつ、省エネルギー化されている。
【0059】
(第2の実施の形態)
次に、本発明に係る第2実施形態を図6を参照しつつ説明する。図6は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第1実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【0060】
図6に示すように、本実施形態に係る半導体装置21は、前述した第1実施形態の半導体装置1において、さらに表面側ビルドアップ層6aの一部も除去された構成となっている。以下、具体的に説明する。
【0061】
図6に示すように、半導体装置21では、裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bのみならず、チップ搭載領域17および表面側チップコンデンサ搭載領域18aの両領域上の表面側ビルドアップ層6aも除去されている。そして、半導体チップ3および複数個のチップコンデンサ4が、表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接実装されている。図示は省略するが、半導体チップ3および各チップコンデンサ4は、コア基板5の表面5aに設けられている表層配線に直接電気的に接続されてコア基板5の表面5aに実装されている。なお、チップ搭載領域17および表面側チップコンデンサ搭載領域18aの両領域上の表面側ビルドアップ層6aも、前述した裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bを除去するのと同様の工程により除去されるので、余計な工程が増えるおそれは殆ど無いとともに、余計な加工コストが掛かるおそれも殆ど無い。
【0062】
従来、表面側ビルドアップ層6aは、半導体チップ3をコア層5の内部配線10に接続するための微細な配線(導電層8)を、コア層5から引き出すために考案されたものである。しかし、近年では、コア層5の内部配線10も微細化が進んでおり、半導体チップ3を前述したように表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接実装する構造も十分に可能となっている。
【0063】
以上説明したように、この第2実施形態によれば、前述した第1実施形態と同様の効果を得ることができる。また、半導体チップ3および各チップコンデンサ4を、表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接実装することにより、半導体チップ3が備える各電源供給ピン11と表面側チップコンデンサ搭載領域18aおよび裏面側チップコンデンサ搭載領域18bの両領域上に設けられる各チップコンデンサ4との間の配線長をより大幅に短縮することができる。これにより、本実施形態の半導体装置21は、その電気的特性がより向上されている。また、半導体装置21は、半導体チップ3および各チップコンデンサ4が、ビルドアップ基板2の表面2a上においてより低い位置に設けられているので、よりコンパクト化および省スペース化されている。すなわち、半導体装置21は、その電気的特性のみならず、実装製および汎用性も併せてより向上されている。
【0064】
(第3の実施の形態)
次に、本発明に係る第3実施形態を図7および図8を参照しつつ説明する。図7および図8は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【0065】
図7および図8に示すように、本実施形態に係る各半導体装置31,41は、それぞれ前述した第1および第2の各実施形態の各半導体装置1,21において、ビルドアップ基板2の表面2a上に複数個の半導体チップ3が搭載された構成となっている。以下、具体的に説明する。
【0066】
先ず、図7に示す半導体装置31は、図1に示す第1実施形態の半導体装置1において、表面側ビルドアップ層6aの表面上中央部に半導体チップ3が2個搭載された構成となっている。それとともに、半導体装置31は、3個のチップコンデンサ4が各半導体チップ3の周囲に配置されて表面側ビルドアップ層6aの表面上に搭載された構成となっている。また、半導体装置31では、ビルドアップ基板2の裏面2b側において、複数個のチップコンデンサ4が各半導体チップ3に対向する位置に配置されてコア基板5の裏面5b上に直接搭載されている。
【0067】
このように、半導体装置31は、第1実施形態の半導体装置1に比べてチップ搭載領域17が広げられているとともに、第1実施形態の半導体装置1よりも多くのチップコンデンサ4が各半導体チップ3に対向して設けられている。したがって、半導体装置31は、チップ搭載領域17に対向して設定される裏面側チップコンデンサ搭載領域18bが、第1実施形態の半導体装置1に比べて広げられている。この結果、当然のことながら、半導体装置31は、ビルドアップ基板2の裏面2b上に残される裏面側ビルドアップ層6bが第1実施形態の半導体装置1に比べて少なくなっている。具体的には、半導体装置31では、裏面側ビルドアップ層6bはビルドアップ基板2の周縁部にのみ残されている。ひいては、半導体装置31では、各ボール・グリッド・アレイ9も第1実施形態の半導体装置1に比べて個数を減らされてビルドアップ基板2の周縁部にのみ設けられている。
【0068】
次に、図8に示す半導体装置41は、図6に示す第2実施形態の半導体装置21において、コア基板5の表面5aの中央部に半導体チップ3が2個直接搭載された構成となっている。それとともに、半導体装置41は、3個のチップコンデンサ4が各半導体チップ3の周囲に配置されてコア基板5の表面5a上に直接搭載された構成となっている。したがって、半導体装置41は、第2実施形態の半導体装置21に比べてチップ搭載領域17および表面側チップコンデンサ搭載領域18aが広げられている。また、半導体装置41では、ビルドアップ基板2の裏面2b側において、複数個のチップコンデンサ4が各半導体チップ3に対向する位置に配置されてコア基板5の裏面5b上に直接搭載されている。すなわち、半導体装置41では、第2実施形態の半導体装置21よりも多くのチップコンデンサ4が各半導体チップ3に対向して設けられている。
【0069】
このように、半導体装置41は、第2実施形態の半導体装置21に比べてチップ搭載領域17および表面側チップコンデンサ搭載領域18aが広げられている。このため、半導体装置41は、ビルドアップ基板2の表面2a上に残される表面側ビルドアップ層6aが第2実施形態の半導体装置21に比べて少なくなっている。それとともに、半導体装置41は、第2実施形態の半導体装置21よりも多くのチップコンデンサ4が各半導体チップ3に対向して設けられている。このため、半導体装置41は、チップ搭載領域17に対向して設定される裏面側チップコンデンサ搭載領域18bが、第2実施形態の半導体装置21に比べて広げられている。この結果、当然のことながら、半導体装置41は、表面側ビルドアップ層6aのみならず、ビルドアップ基板2の裏面2b上に残される裏面側ビルドアップ層6bも第2実施形態の半導体装置21に比べて少なくなっている。具体的には、半導体装置41では、表面側ビルドアップ層6aおよび裏面側ビルドアップ層6bは、ビルドアップ基板2の周縁部にのみ残されている。ひいては、半導体装置41では、各ボール・グリッド・アレイ9も第2実施形態の半導体装置21に比べて個数を減らされてビルドアップ基板2の周縁部にのみ設けられている。
【0070】
以上説明したように、この第3実施形態によれば、前述した第1および第2の各実施形態と同様の効果を得ることができる。また、本実施形態に係る各半導体装置31,41は、ビルドアップ基板2の表面2a側に搭載される半導体チップ3の個数が、第1および第2の各実施形態の各半導体装置1,21に比べて増やされている。したがって、各半導体装置31,41は、各半導体装置1,21に比べて集積度がより向上されているとともに、性能がより向上されている。
【0071】
(第4の実施の形態)
次に、本発明に係る第4実施形態を図9および図10を参照しつつ説明する。図9および図10は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【0072】
図9および図10に示すように、本実施形態に係る各半導体装置51,61は、それぞれ前述した第1および第2の各実施形態の各半導体装置1,21において、ビルドアップ基板2の表面2a側のみならず、ビルドアップ基板2の裏面2b側にも半導体チップ3が搭載された構成となっている。以下、具体的に説明する。
【0073】
先ず、図9に示す半導体装置51は、図1に示す第1実施形態の半導体装置1において、ビルドアップ基板2の表面2a側のみならず、ビルドアップ基板2の裏面2b側にも半導体チップ3が1個搭載された構成となっている。これに伴って、半導体装置51は、チップコンデンサ4が各半導体チップ3の周囲にそれぞれ5個ずつ配置されて、ビルドアップ基板2の表面2a側および裏面2b側の両側に搭載された構成となっている。ビルドアップ基板2の表面2a側に搭載される各チップコンデンサ4のうち3個のチップコンデンサ4は、ビルドアップ基板2の裏面2b側に搭載された半導体チップ3に対向する位置に配置されて表面側ビルドアップ層6aの表面上に搭載されている。同様に、ビルドアップ基板2の裏面2b側に搭載される各チップコンデンサ4のうち3個のチップコンデンサ4は、ビルドアップ基板2の表面2a側に搭載された半導体チップ3に対向する位置に配置されてコア基板5の裏面5b上に直接搭載されている。
【0074】
このように、半導体装置51は、第1実施形態の半導体装置1と異なり、チップ搭載領域17がビルドアップ基板2の表面2a側および裏面2b側の両側に設定されている。ここで、ビルドアップ基板2の表面2a側に設定されたチップ搭載領域17を、表面側チップ搭載領域17aと称することとする。同様に、ビルドアップ基板2の裏面2b側に設定されたチップ搭載領域17を、裏面側チップ搭載領域17bと称することとする。それとともに、半導体装置51は、第1実施形態の半導体装置1よりも多くのチップコンデンサ4がビルドアップ基板2の表面2a側および裏面2b側の両側に設けられている。したがって、半導体装置51は、第1実施形態の半導体装置1に比べて表面側チップコンデンサ搭載領域18aおよび裏面側チップコンデンサ搭載領域18bがともに広げられている。この結果、当然のことながら、半導体装置51は、ビルドアップ基板2の裏面2b上に残される裏面側ビルドアップ層6bが第1実施形態の半導体装置1に比べて少なくなっている。具体的には、半導体装置51では、裏面側ビルドアップ層6bはビルドアップ基板2の周縁部にのみ残されている。ひいては、半導体装置51では、各ボール・グリッド・アレイ9も第1実施形態の半導体装置1に比べて個数を減らされてビルドアップ基板2の周縁部にのみ設けられている。
【0075】
また、半導体装置51の裏面側ビルドアップ層6bの厚さは、半導体装置51を実装基板13に実装する際に、ビルドアップ基板2の裏面2b側に設けた半導体チップ3と実装基板13とが互いに干渉し合わない厚さに設定されている。すなわち、半導体装置51の裏面側ビルドアップ層6bの厚さは、半導体装置51を実装基板13に実装する際に各ボール・グリッド・アレイ9が潰れても、コア基板5の裏面5bから半導体チップ3の端部までの高さがコア基板5の裏面5bから各ボール・グリッド・アレイ9の端部までの高さよりも低くなる厚さに設定されている。通常、半導体チップ3はチップコンデンサ4よりも高い(厚い)のが一般的である。したがって、半導体装置51の裏面側ビルドアップ層6bの厚さは、半導体装置51を実装基板13に実装する際に各ボール・グリッド・アレイ9が潰れても、ビルドアップ基板2の裏面2b側に設けた半導体チップ3が実装基板13につかえないように、第1実施形態の半導体装置1が備える裏面側ビルドアップ層6bの厚さに比べて厚く設定されている。
【0076】
具体的には、半導体装置51は、裏面側ビルドアップ層6bの層数が第1実施形態の半導体装置1に比べて多く設定されている。より具体的には、図1および図2に示す第1実施形態の半導体装置1では、裏面側ビルドアップ層6bの層数が3層に設定されていた。これに対して、半導体装置51では、図9に示すように、裏面側ビルドアップ層6bの層数が8層に設定されている。すなわち、半導体装置51では、第1実施形態の半導体装置1に比べて裏面側ビルドアップ層6bの層数が5層多く設定されている。これにより、半導体装置51を実装基板13に実装する際に各ボール・グリッド・アレイ9が潰れても、半導体装置51を適正な状態で実装基板13に実装することができる。
【0077】
次に、図10に示す半導体装置61は、図6に示す第2実施形態の半導体装置21において、コア基板5の表面5a側のみならず、コア基板5の表面5b側にも半導体チップ3が1個直接搭載された構成となっている。これに伴って、半導体装置61は、チップコンデンサ4が各半導体チップ3の周囲にそれぞれ5個ずつ配置されて、コア基板5の表面5aおよび裏面5bの両面に直接搭載された構成となっている。ビルドアップ基板2の表面2a側に搭載される各チップコンデンサ4のうち3個のチップコンデンサ4は、ビルドアップ基板2の裏面2b側に搭載された半導体チップ3に対向する位置に配置されてコア基板5の表面5a上に直接搭載されている。同様に、ビルドアップ基板2の裏面2b側に搭載される各チップコンデンサ4のうち3個のチップコンデンサ4は、ビルドアップ基板2の表面2a側に搭載された半導体チップ3に対向する位置に配置されてコア基板5の裏面5b上に直接搭載されている。
【0078】
このように、半導体装置61は、第2実施形態の半導体装置21と異なり、ビルドアップ基板2の表面2a側および裏面2b側に、表面側チップ搭載領域17aおよび裏面側チップ搭載領域17bがそれぞれ設定されている。それとともに、半導体装置61は、第2実施形態の半導体装置21よりも多くのチップコンデンサ4がビルドアップ基板2の表面2a側および裏面2b側の両側に設けられている。したがって、半導体装置61は、第2実施形態の半導体装置21に比べて表面側チップコンデンサ搭載領域18aおよび裏面側チップコンデンサ搭載領域18bがともに広げられている。この結果、当然のことながら、半導体装置61は、ビルドアップ基板2の表面2a上に残される表面側ビルドアップ層6aおよびビルドアップ基板2の裏面2b上に残される裏面側ビルドアップ層6bが、第2実施形態の半導体装置21に比べてともに少なくなっている。具体的には、半導体装置61では、表面側ビルドアップ層6aおよび裏面側ビルドアップ層6bはビルドアップ基板2の周縁部にのみ残されている。ひいては、半導体装置61では、各ボール・グリッド・アレイ9も第2実施形態の半導体装置21に比べて個数を減らされてビルドアップ基板2の周縁部にのみ設けられている。
【0079】
また、前述した半導体装置51と同様に、半導体装置51の裏面側ビルドアップ層6bの厚さは、半導体装置51を実装基板13に実装する際に各ボール・グリッド・アレイ9が潰れても、ビルドアップ基板2の裏面2b側に設けた半導体チップ3が実装基板13につかえないように、第2実施形態の半導体装置21が備える裏面側ビルドアップ層6bの厚さに比べて厚く設定されている。具体的には、半導体装置61は、裏面側ビルドアップ層6bの層数が第2実施形態の半導体装置21に比べて多く設定されている。より具体的には、図6に示す第2実施形態の半導体装置21では、裏面側ビルドアップ層6bの層数が3層に設定されていた。これに対して、半導体装置61では、図10に示すように、裏面側ビルドアップ層6bの層数が8層に設定されている。すなわち、半導体装置61では、第2実施形態の半導体装置21に比べて裏面側ビルドアップ層6bの層数が5層多く設定されている。これにより、半導体装置61を実装基板13に実装する際に各ボール・グリッド・アレイ9が潰れても、半導体装置61を適正な状態で実装基板13に実装することができる。
【0080】
以上説明したように、この第4実施形態によれば、前述した第1〜第3の各実施形態と同様の効果を得ることができる。また、
(第5の実施の形態)
次に、本発明に係る第5実施形態を図11〜図16を参照しつつ説明する。図11〜図16は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第1〜第4の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【0081】
図11〜図16に示すように、本実施形態に係る各半導体装置71,81,91,101,111,121は、それぞれ前述した第1〜第4の各実施形態の各半導体装置1,21,31,41,51,61を同じ種類の半導体装置同士で組み合わせて2層に積層した構成となっている。以下、具体的に説明する。
【0082】
先ず、図11に示す半導体装置71は、図1に示す第1実施形態の半導体装置1が2層に積層されて構成されている。1層目(下層)の半導体装置71aと2層目(上層)の半導体装置71bとは、各ボール・グリッド・アレイ9、ならびに表面側および裏面側の両ビルドアップ層6a,6bなどを介して互いに電気的に接続されている。また、2層目の半導体装置71bにおいてビルドアップ基板2の裏面2b側に設けられている各チップコンデンサ4および各ボール・グリッド・アレイ9は、1層目の半導体装置71aにおいてビルドアップ基板2の表面2a側に設けられている半導体チップ3および各チップコンデンサ4と互いに干渉し合わない位置に配置されている。それとともに、2層目の半導体装置71bが備える裏面側ビルドアップ層6bの厚さおよび大きさは、2層目の半導体装置71bにおいてビルドアップ基板2の裏面2b側に設けられている各チップコンデンサ4と、1層目の半導体装置71aにおいてビルドアップ基板2の表面2a側に設けられている半導体チップ3および各チップコンデンサ4とが、互いに干渉し合わない厚さおよび大きさに設定されている。
【0083】
具体的には、半導体装置71bが備える裏面側ビルドアップ層6bは、半導体装置71bを半導体装置71aの上に積層する際に、半導体装置71bの裏面側ビルドアップ層6b自身およびその表面上に設けられる各ボール・グリッド・アレイ9と、半導体装置71aのビルドアップ基板2の表面2a側に設けられている半導体チップ3および各チップコンデンサ4とが、互いに干渉し合わない位置に設けられている。より具体的には、半導体装置71bの裏面側ビルドアップ層6bは、半導体装置71aのビルドアップ基板2の表面2a側に設定されているチップ搭載領域17および表面側チップコンデンサ搭載領域18aよりも外側に位置する大きさおよび形状に設定されて、半導体装置71bのビルドアップ基板2の裏面2b上に設けられている。そして、半導体装置71bの各ボール・グリッド・アレイ9は、そのような大きさおよび形状からなる裏面側ビルドアップ層6bの表面上に設けられている。
【0084】
また、2層目の半導体装置71bが備える裏面側ビルドアップ層6bの厚さは、半導体装置71bを1層目の半導体装置71aの上に積層する際に各ボール・グリッド・アレイ9が潰れても、半導体装置71bのビルドアップ基板2の裏面2b側に設けられている各チップコンデンサ4と、半導体装置71aのビルドアップ基板2の表面2a側に設けられている半導体チップ3とが、互いに干渉し合わない厚さに設定されている。図11から明らかなように、2層目の半導体装置71bを1層目の半導体装置71aの上に積層すると、半導体装置71aのビルドアップ基板2の表面2a側に設けられている半導体チップ3の上端部は、半導体装置71bが備える各ボール・グリッド・アレイ9の下端部よりも高い位置にくる。したがって、2層目の半導体装置71bの裏面側ビルドアップ層6bの厚さは、半導体装置71bを1層目の半導体装置71aの上に積層する際に各ボール・グリッド・アレイ9が潰れても、半導体装置71bのビルドアップ基板2の裏面2b側に設けられている各チップコンデンサ4が、半導体装置71aのビルドアップ基板2の表面2a側に設けられている半導体チップ3につかえないように、半導体装置1aの裏面側ビルドアップ層6bの厚さに比べて厚く設定されている。
【0085】
具体的には、2層目の半導体装置71bが備える裏面側ビルドアップ層6bは、1層目の半導体装置71aが備える裏面側ビルドアップ層6bに比べて、その層数がより多く設定されている。より具体的には、図11に示すように、1層目の半導体装置71aが備える裏面側ビルドアップ層6bは、その層数が3層に設定されている。これに対して、2層目の半導体装置71bが備える裏面側ビルドアップ層6bは、その層数が12層に設定されている。すなわち、1層目の半導体装置71aが備える裏面側ビルドアップ層6bは、2層目の半導体装置71bが備える裏面側ビルドアップ層6bに比べて、その層数が9層多く設定されている。これにより、2層目の半導体装置71bを1層目の半導体装置71aの上に積層する際に各ボール・グリッド・アレイ9が潰れても、半導体装置71bを適正な状態で半導体装置71aに実装することができる。なお、図11に示す半導体装置71においては、1層目の半導体装置71aが2層目の半導体装置71bに対する他の部材となる。
【0086】
次に、図12に示す半導体装置81は、図6に示す第2実施形態の半導体装置21が2層に積層されて構成されている。すなわち、この半導体装置81は、1層目(下層)および2層目(上層)の各半導体装置81a,81bに第2実施形態の半導体装置21を用いている点以外は、図11に示す半導体装置71と同様の構成である。ただし、半導体装置71と異なり、この半導体装置81では、1層目の半導体装置81aのビルドアップ基板2の表面2a側に設けられている半導体チップ3および各チップコンデンサ4は、表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接搭載されている。これにより、半導体装置81の2層目の半導体装置81bが備える裏面側ビルドアップ層6bの厚さは、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bの厚さよりも薄く設定されている。
【0087】
具体的には、半導体装置81の2層目の半導体装置81bが備える裏面側ビルドアップ層6bは、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bに比べて、その層数がより少なく設定されている。より具体的には、図11に示すように、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bは、その層数が12層に設定されている。これに対して、半導体装置81の2層目の半導体装置81bが備える裏面側ビルドアップ層6bは、図12に示すように、その層数が9層に設定されている。すなわち、半導体装置81の2層目の半導体装置81bが備える裏面側ビルドアップ層6bは、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bに比べて、除去された表面側ビルドアップ層6aの層数と同じ3層分その層数が少なく設定されている。
【0088】
次に、図13に示す半導体装置91は、図7に示す第3実施形態の半導体装置31が2層に積層されて構成されている。すなわち、この半導体装置91は、1層目(下層)および2層目(上層)の各半導体装置91a,91bに第3実施形態の半導体装置31を用いている点以外は、図11に示す半導体装置71と同様の構成である。ただし、半導体装置71と異なり、この半導体装置91では、1層目の半導体装置91aのビルドアップ基板2の表面2a側に半導体チップ3が2個設けられている。これにより、半導体装置91の2層目の半導体装置91bが備える裏面側ビルドアップ層6bは、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bよりもさらに外側に位置して設けられている。
【0089】
次に、図14に示す半導体装置101は、図8に示す第3実施形態の他の半導体装置41が2層に積層されて構成されている。すなわち、この半導体装置101は、1層目(下層)および2層目(上層)の各半導体装置101a,101bに第3実施形態の他の半導体装置41を用いている点以外は、図13に示す半導体装置91と略同じ構成である。ただし、半導体装置91と異なり、この半導体装置101では、1層目の半導体装置101aのビルドアップ基板2の表面2a側に設けられている半導体チップ3および各チップコンデンサ4は、表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接搭載されている。これにより、半導体装置101の2層目の半導体装置101bが備える裏面側ビルドアップ層6bの厚さは、半導体装置91の2層目の半導体装置91bが備える裏面側ビルドアップ層6bの厚さよりも薄く設定されている。
【0090】
具体的には、半導体装置101の2層目の半導体装置101bが備える裏面側ビルドアップ層6bは、半導体装置91の2層目の半導体装置91bが備える裏面側ビルドアップ層6bに比べて、その層数がより少なく設定されている。より具体的には、図13に示すように、半導体装置91の2層目の半導体装置91bが備える裏面側ビルドアップ層6bは、その層数が12層に設定されている。これに対して、半導体装置101の2層目の半導体装置101bが備える裏面側ビルドアップ層6bは、図12に示すように、その層数が9層に設定されている。すなわち、半導体装置101の2層目の半導体装置101bが備える裏面側ビルドアップ層6bは、半導体装置91の2層目の半導体装置91bが備える裏面側ビルドアップ層6bに比べて、除去された表面側ビルドアップ層6aの層数と同じ3層分その層数が少なく設定されている。これは、前述した図11に示す半導体装置71と図12に示す半導体装置81との間における相違点と同じである。
【0091】
次に、図15に示す半導体装置111は、図9に示す第4実施形態の半導体装置51が2層に積層されて構成されている。すなわち、この半導体装置111は、1層目(下層)および2層目(上層)の各半導体装置111a,111bに第4実施形態の半導体装置51を用いている点以外は、図11に示す半導体装置71と同様の構成である。ただし、半導体装置71と異なり、この半導体装置111では、1層目の半導体装置111aのビルドアップ基板2の表面2a側に、半導体装置71の1層目の半導体装置71aよりも多くのチップコンデンサ4が2個設けられている。また、この半導体装置111では、2層目の半導体装置111bのビルドアップ基板2の表面2a側のみならず、ビルドアップ基板2の裏面2b側にも半導体チップ3が1個設けられている。それとともに、この半導体装置111では、2層目の半導体装置111bのビルドアップ基板2の表面2a側のみならず、ビルドアップ基板2の裏面2b側にも、1層目の半導体装置111aのビルドアップ基板2の表面2a側と同じ個数のチップコンデンサ4が設けられている。
【0092】
これにより、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bは、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bよりもさらに外側に位置して設けられている。ただし、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bは、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bと同じ厚さに設定されている。具体的には、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bの層数は、半導体装置71の2層目の半導体装置71bが備える裏面側ビルドアップ層6bの層数と同じ12層に設定されている。
【0093】
次に、図16に示す半導体装置121は、図10に示す第4実施形態の他の半導体装置61が2層に積層されて構成されている。すなわち、この半導体装置121は、1層目(下層)および2層目(上層)の各半導体装置121a,121bに第4実施形態の他の半導体装置61を用いている点以外は、図15に示す半導体装置111と略同じ構成である。ただし、半導体装置111と異なり、この半導体装置121では、1層目の半導体装置61aのビルドアップ基板2の表面2a側に設けられている半導体チップ3および各チップコンデンサ4は、表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接搭載されている。これにより、半導体装置121の2層目の半導体装置121bが備える裏面側ビルドアップ層6bの厚さは、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bの厚さよりも薄く設定されている。
【0094】
具体的には、半導体装置121の2層目の半導体装置121bが備える裏面側ビルドアップ層6bは、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bに比べて、その層数がより少なく設定されている。より具体的には、図15に示すように、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bは、その層数が12層に設定されている。これに対して、半導体装置121の2層目の半導体装置121bが備える裏面側ビルドアップ層6bは、図16に示すように、その層数が9層に設定されている。すなわち、半導体装置121の2層目の半導体装置121bが備える裏面側ビルドアップ層6bは、半導体装置111の2層目の半導体装置111bが備える裏面側ビルドアップ層6bに比べて、除去された表面側ビルドアップ層6aの層数と同じ3層分その層数が少なく設定されている。これは、前述した図11に示す半導体装置71と図12に示す半導体装置81との間における相違点、および図13に示す半導体装置91と図14に示す半導体装置101との間における相違点と同じである。
【0095】
以上説明したように、この第5実施形態によれば、前述した第1〜第4の各実施形態と同様の効果を得ることができる。また、本実施形態に係る各半導体装置71,81,91,101,111,121は、それぞれ前述した第1〜第4の各実施形態の各半導体装置1,21,31,41,51,61を同じ種類の半導体装置同士で組み合わせて2層に積層した構成となっている。したがって、各半導体装置71,81,91,101,111,121は、それぞれ各半導体装置1,21,31,41,51,61に比べて性能がより向上されている。
【0096】
(第6の実施の形態)
次に、本発明に係る第6実施形態を図17および図18を参照しつつ説明する。図17および図18は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第1〜第5の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【0097】
図17および図18に示すように、本実施形態に係る各半導体装置131,141は、それぞれ前述した第1〜第4の各実施形態の各半導体装置1,21,31,41,51,61の中から互いに異なる3種類の半導体装置を組み合わせて3層に積層した構成となっている。以下、具体的に説明する。
【0098】
先ず、図17に示す半導体装置131では、1層目(下層)の半導体装置131aとして図1に示す第1実施形態の半導体装置1を用いる。そして、2層目(中層)の半導体装置131bとして、図7に示す第3実施形態の半導体装置31が1層目の半導体装置131aの上に積層されている。さらに、3層目(上層)の半導体装置131cとして、図9に示す第4実施形態の半導体装置51が2層目の半導体装置131bの上に積層されている。これら1層目〜3層目の各半導体装置131a,131b,131cは、前述した第5実施形態に係る各半導体装置71,81,91,101,111,121において各半導体装置1,21,31,41,51,61を積層する際の条件と同様の条件の下で、それぞれの細部の構成を変更されて積層される。
【0099】
なお、この半導体装置131では、2層目の半導体装置131bのビルドアップ基板2の表面2a上に設けられた2個の半導体チップ3のうちの一方の半導体チップ3と3層目の半導体装置131cのビルドアップ基板2の裏面2b上に設けられた半導体チップ3とが、互いに対向して位置する構成となっている。このため、3層目の半導体装置131cの裏面側ビルドアップ層6bは、それら各半導体チップ3同士が互いに干渉し合わないように、前述した第5実施形態に係る各半導体装置71,81,91,101,111,121が備えるいずれの裏面側ビルドアップ層6bよりも厚く設定されている。具体的には、3層目の半導体装置131cの裏面側ビルドアップ層6bは、その層数が前述した第5実施形態に係る各半導体装置71,81,91,101,111,121が備えるいずれの裏面側ビルドアップ層6bの層数よりも多く設定されている。より具体的には、3層目の半導体装置131cの裏面側ビルドアップ層6bは、図17に示すように、その層数を15層に設定されている。
【0100】
次に、図18に示す半導体装置141では、1層目(下層)の半導体装置141aとして図6に示す第2実施形態の半導体装置21を用いる。そして、2層目(中層)の半導体装置141bとして、図8に示す第3実施形態の他の半導体装置41が1層目の半導体装置141aの上に積層されている。さらに、3層目(上層)の半導体装置141cとして、図10に示す第4実施形態の他の半導体装置61が2層目の半導体装置141bの上に積層されている。この半導体装置141においても、前述した半導体装置131と同様に、1層目〜3層目の各半導体装置141a,141b,141cは、前述した第5実施形態に係る各半導体装置71,81,91,101,111,121において各半導体装置1,21,31,41,51,61を積層する際の条件と同様の条件の下で、それぞれの細部の構成を変更されて積層される。
【0101】
なお、この半導体装置141では、前述した半導体装置131と同様に、2層目の半導体装置131bのビルドアップ基板2の表面2a上に設けられた2個の半導体チップ3のうちの一方の半導体チップ3と3層目の半導体装置131cのビルドアップ基板2の裏面2b上に設けられた半導体チップ3とが、互いに対向して位置する構成となっている。ただし、前述した半導体装置131と異なり、この半導体装置141では、2層目の半導体装置141bのビルドアップ基板2の表面2a側に設けられている各半導体チップ3および各チップコンデンサ4は、表面側ビルドアップ層6aを介さずにコア基板5の表面5aに直接搭載されている。このため、半導体装置141の3層目の半導体装置141cが備えるの裏面側ビルドアップ層6bの厚さは、半導体装置131の3層目の半導体装置131cが備える裏面側ビルドアップ層6bの厚さよりも薄く設定されている。
【0102】
具体的には、半導体装置141の3層目の半導体装置141cが備えるの裏面側ビルドアップ層6bは、その層数が半導体装置131の3層目の半導体装置131cが備える裏面側ビルドアップ層6bの層数よりも少なく設定されている。より具体的には、半導体装置141の3層目の半導体装置141cが備えるの裏面側ビルドアップ層6bは、図18に示すように、その層数を12層に設定されている。すなわち、半導体装置141の3層目の半導体装置141cが備えるの裏面側ビルドアップ層6bは、半導体装置131の3層目の半導体装置131cが備えるの裏面側ビルドアップ層6bに比べて、除去された表面側ビルドアップ層6aの層数と同じ3層分その層数が少なく設定されている。これは、前述した図11に示す半導体装置71と図12に示す半導体装置81との間における相違点、図13に示す半導体装置91と図14に示す半導体装置101との間における相違点、および図15に示す半導体装置111と図16に示す半導体装置121との間における相違点と同じである。
【0103】
以上説明したように、この第6実施形態によれば、前述した第1〜第5の各実施形態と同様の効果を得ることができる。また、本実施形態に係る各半導体装置131,141は、それぞれ前述した第1〜第4の各実施形態の各半導体装置1,21,31,41,51,61の中から互いに異なる3種類の半導体装置を組み合わせて3層に積層した構成となっている。したがって、各半導体装置131,141は、それぞれ各半導体装置1,21,31,41,51,61に比べて性能がさらに向上されている。同様に、3層構造からなる各半導体装置131,141は、2層構造からなる第5実施形態の各半導体装置71,81,91,101,111,121に比べて性能がより向上されている
また、半導体装置131,141においては、半導体チップ3が1個しか設けられておらず、半導体チップ3が2個設けられている第3または第4の各実施形態の半導体装置31,41,51,61に比べて放熱量が少ない第1または第2の各実施形態の半導体装置1,21を最下層に配置している。また、2個の半導体チップ3がビルドアップ基板2の表面2a側にのみ設けられている第3実施形態の半導体装置31,41を中層に配置している。そして、2個の半導体チップ3がビルドアップ基板2の表面2a側および裏面2b側の両側に設けられており、第1〜第3の各実施形態の半導体装置1,21,31,41に比べて熱が蓄積され易い第4の各実施形態の半導体装置51,61を最上層に配置している。このような構成によれば、半導体装置131,141の内部で発生した熱が半導体装置131,141の内部に蓄えられるおそれが低減されている。したがって、半導体装置131,141は、それらの動作時に熱によるダメージを受けるおそれが低減されている。
【0104】
さらに、半導体装置131,141では、前述したように2層目の半導体装置131b,141bのビルドアップ基板2の表面2a上に設けられた2個の半導体チップ3のうちの一方の半導体チップ3と3層目の半導体装置131c,141cのビルドアップ基板2の裏面2b上に設けられた半導体チップ3とが、互いに対向して位置する構成となっている。このため、2層目の半導体装置131b,141bのビルドアップ基板2と3層目の半導体装置131c,141cのビルドアップ基板2との間には、必然的に1層目の半導体装置131a,141aのビルドアップ基板2と2層目の半導体装置131b,141bのビルドアップ基板2との間よりも大きな空間を確保することができる。したがって、半導体装置131,141では、放熱効果も十分に確保されている。
【0105】
なお、本発明に係る半導体装置は、前述した第1〜第6の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【0106】
例えば、第1実施形態において説明した裏面側ビルドアップ層6bの絶縁層7を除去する方法は、前述したドライエッチング法やウェットエッチング法には限定されない。例えば、レーザー照射や印刷工程によって裏面側ビルドアップ層6bの絶縁層7を除去しても構わない。裏面側ビルドアップ層6bの絶縁層7を除去する方法は、絶縁層7の材質や厚さ、あるいはラミネート方法などに応じて適宜、適正な方法を選択すればよい。
【0107】
また、第1〜第3の各実施形態に係る各半導体装置1,21,31,41においては、ビルドアップ基板2が有する表面側および裏面側の両ビルドアップ層6a,6bの層数、すなわち絶縁層7および導電層8の層数が、それぞれ3層に設定されているが、これに限定されるものではない。表面側および裏面側の両ビルドアップ層6a,6bの層数は、半導体チップ3、チップコンデンサ(周辺部品)4、およびボール・グリッド・アレイ9の厚さ、個数、および配置などに応じて適宜、適正な層数に設定されればよい。あるいは、表面側および裏面側の両ビルドアップ層6a,6bの層数は、半導体チップ3やチップコンデンサ4とビルドアップ基板2のコア基板(コア層)5やボール・グリッド・アレイ9とを適正な通電経路で電気的に接続するために必要な導電層8の層数を勘案して、これに応じて適宜、適正な層数に設定されればよい。さらに、表面側および裏面側の両ビルドアップ層6a,6bの層数のみならず、表面側および裏面側の両ビルドアップ層6a,6bの厚さ、すなわち各絶縁層7および各導電層8のそれぞれの厚さも、半導体チップ3やチップコンデンサ(周辺部品)4の厚さ、および半導体チップ3やチップコンデンサ4の個数などに応じて適宜、適正な層数に設定されればよい。
【0108】
また、前述した設定は、半導体チップ3がビルドアップ基板2の表面2aおよび裏面2bの両面上に設けられている第4実施形態に係る各半導体装置51,61についても同様に適用されるのはもちろんである。また、前述した設定は、第1〜第4の各実施形態に係る各半導体装置1,21,31,41,51,61のうち2個ないしは3個の所定の半導体装置を組み合わせて、2層ないしは3層に積層して構成されている第5および第6の各実施形態に係る各半導体装置71,81,91,101,111,121,131,141についても同様に適用されるのはもちろんである。さらに、前述した設定は、表面側および裏面側の両ビルドアップ層6a,6bのみならず、2層構造に設定されているビルドアップ基板2のコア基板(コア層)5についても同様に適用されるのはもちろんである。
【0109】
また、前述した第1〜第6の各実施形態に係る各半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141においては、ビルドアップ基板2の裏面2b側に設けられている裏面側ビルドアップ層6bのうち、裏面側チップコンデンサ搭載領域(裏面側周辺部品搭載領域)18b上の裏面側ビルドアップ層6bをすべて除去する設定となっているが、これに限定されるものではない。裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bの層数や厚さも、前述した表面側および裏面側の両ビルドアップ層6a,6bの層数や厚さの設定と同様に、半導体チップ3、チップコンデンサ(周辺部品)4、およびボール・グリッド・アレイ9の厚さ、個数、および配置などに応じて適宜、適正な層数や厚さに設定されればよい。
【0110】
例えば、図1に示す第1実施形態に係る半導体装置1においては、ビルドアップ基板2の裏面2b側に残されている裏面側ビルドアップ層6bの層数が3層に設定されている。ここで、裏面側ビルドアップ層6bの層数を3層増やして6層に設定したとする。この場合、当然のことながら、増やされた3層分の裏面側ビルドアップ層6bを裏面側チップコンデンサ搭載領域18b上に設けても、各チップコンデンサ4の端部は各ボール・グリッド・アレイ9の端部よりもビルドアップ基板2の裏面2b寄りに位置している。具体的には、半導体装置1を実装基板13に実装する際に各ボール・グリッド・アレイ9が潰れても、コア基板5の裏面5bから各チップコンデンサ4の端部までの高さは、コア基板5の裏面5bから潰れた各ボール・グリッド・アレイ9の端部までの高さよりも低く保たれるように設定されている。したがって、裏面側チップコンデンサ搭載領域18b上に他の領域の裏面側ビルドアップ層6bと同じ厚さで3層の裏面側ビルドアップ層6bを設けても、各チップコンデンサ4を実装基板13に接触させることなく半導体装置1を実装基板13に実装することができる。すなわち、半導体装置1を適正な状態で実装基板13に実装することができる。
【0111】
このように、裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bは、必ずしもすべて除去される必要は無い。裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bの層数や厚さは、ビルドアップ基板2の裏面2bの他の領域上の裏面側ビルドアップ層6bの層数や厚さ、あるいは半導体チップ3、チップコンデンサ(周辺部品)4、およびボール・グリッド・アレイ9の厚さ、個数、および配置などに応じて適宜、適正な層数や厚さに設定されればよい。すなわち、各ボール・グリッド・アレイ9を介してビルドアップ基板2を実装基板13に接続した際のコア基板5の裏面2bから各チップコンデンサ4までの高さが、コア基板5の裏面2bから各ボール・グリッド・アレイ9の端部までの高さよりも低くなるように、各チップコンデンサ4とコア基板5との間の裏面側ビルドアップ層6bが除去されていればよい。あるいは、各ボール・グリッド・アレイ9を介してビルドアップ基板2を実装基板13に接続した際のコア基板5の裏面2bから各チップコンデンサ4までの高さが、コア基板5の裏面2bから各ボール・グリッド・アレイ9の端部までの高さよりも低くなるように、各チップコンデンサ4とコア基板5との間の裏面側ビルドアップ層6bの厚さが各ボール・グリッド・アレイ9とコア基板5との間の裏面側ビルドアップ層6bの厚さよりも薄く設定されていればよい。
【0112】
例えば、図1に示す第1実施形態に係る半導体装置1において、チップコンデンサ4の厚さが潰れたボール・グリッド・アレイ9の厚さよりも、絶縁層7および導電層8それぞれ1層分ずつ薄い厚さであるとする。このような場合には、裏面側チップコンデンサ搭載領域18b上において裏面側ビルドアップ層6bを少なくとも1層分だけ除去すればよい。すなわち、裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bは、ビルドアップ基板2の裏面2bの他の領域上の裏面側ビルドアップ層6bに比べて、少なくとも絶縁層7および導電層8それぞれ1層分ずつ薄く設定されていればよい。
【0113】
また、前述した裏面側チップコンデンサ搭載領域18b上の裏面側ビルドアップ層6bの層数や厚さの設定は、第2〜第4の各実施形態に係る各半導体装置21,41,61のチップ搭載領域17(表面側チップ搭載領域17a)および表面側チップコンデンサ搭載領域18aの両領域上における表面側ビルドアップ層6aの層数や厚さの設定についても同様に適用されるのはもちろんである。また、前述した設定は、第2〜第4の各実施形態に係る各半導体装置21,41,61のうち2個ないしは3個の所定の半導体装置を組み合わせて、2層ないしは3層に積層して構成されている第5および第6の各実施形態に係る各半導体装置81,101,121,141についても同様に適用されるのはもちろんである。
【0114】
また、第1〜第4の各実施形態に係る各半導体装置1,21,31,41,51,61を積層して構成される積層型半導体パッケージは、第5および第6の各実施形態に係る各半導体装置71,81,91,101,111,121,131,141には限定されない。各半導体装置1,21,31,41,51,61を用いて構成される積層型半導体パッケージは、所望される機能やサイズなどに応じて、各半導体装置1,21,31,41,51,61の中から適宜、適正な半導体装置同士を組み合わせて構成しても構わない。同様に、第1〜第4の各実施形態に係る各半導体装置1,21,31,41,51,61を積層して構成される積層型半導体パッケージの積層数も、第5および第6の各実施形態に係る各半導体装置71,81,91,101,111,121,131,141と同じ2層ないしは3層には限定されない。各半導体装置1,21,31,41,51,61を用いて構成される積層型半導体パッケージは、所望される機能やサイズなどに応じて適宜、適正な層数で構成されればよい。また同様に、第1〜第4の各実施形態に係る各半導体装置1,21,31,41,51,61を積層して構成される積層型半導体パッケージにおける各半導体装置1,21,31,41,51,61の積層の順序も、第5および第6の各実施形態に係る各半導体装置71,81,91,101,111,121,131,141と同じ順序には限定されない。各半導体装置1,21,31,41,51,61を用いて構成される積層型半導体パッケージは、所望される機能やサイズなどに応じて適宜、適正な順序で各半導体装置1,21,31,41,51,61が積層されればよい。
【0115】
また、各半導体装置1,21,31,41,51,61を用いて構成される積層型半導体パッケージは、そのすべての層が各半導体装置1,21,31,41,51,61のうちのいずれかにより構成されている必要は無い。各半導体装置1,21,31,41,51,61を用いて構成される積層型半導体パッケージは、少なくとも1層の半導体装置が各半導体装置1,21,31,41,51,61のうちのいずれかにより構成されていればよい。
【0116】
また、コア基板5の内部配線10および表層配線14のうち、表層配線14は外部に露出されており、大気に曝露されるおそれが極めて高い。したがって、少なくとも表層配線14は、酸化等の腐蝕に対して強い耐性を有するアルミニウムにより形成されることが好ましい。同様の理由により、ビルドアップ層6の各導電層8のうち、各ボール・グリッド・アレイ9に直接接続される最も表層に位置する導電層8も、アルミニウムにより形成されることが好ましい。
【0117】
また、第1〜第6の各実施形態に係る各半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141では、周辺部品としてチップコンデンサ4を用いたが、これには限定されない。周辺部品として、コイル、抵抗、ダイオード、あるいはトランジスタ等の、様々な種類のチップ受動部品を用いても構わない。また、これら様々な種類の周辺部品4をビルドアップ基板2に混載しても構わないのはもちろんである。それとともに、ビルドアップ基板2に搭載される周辺部品4の個数も、第1〜第6の各実施形態で説明した個数には限定されない。ビルドアップ基板2に搭載される周辺部品4の種類や個数は、所望される半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141の機能などに応じて適宜、適正な種類や個数に設定されればよい。
【0118】
同様に、半導体チップ3としては、CPU、LSI、DSP、グラフィックアクセラレータ等、様々な種類の半導体チップを用いることができる。また、ビルドアップ基板2に搭載される半導体チップ3は、同種には限定されない。様々な種類の半導体チップをビルドアップ基板2に混載しても構わないのはもちろんである。それとともに、ビルドアップ基板2に搭載される半導体チップ3の個数も、第1〜第6の各実施形態で説明した個数には限定されない。ビルドアップ基板2に搭載される半導体チップ3の種類や個数は、所望される半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141の機能などに応じて適宜、適正な種類や個数に設定されればよい。
【0119】
また、第1〜第6の各実施形態の半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141では、半導体チップ3をフリップチップ接続法によりビルドアップ基板2に搭載したが、これに限定されるものではない。例えば、半導体チップ3をワイヤボンディング法やTAB法(Tape Automated Bonding Method)によりビルドアップ基板2に搭載しても構わないのはもちろんである。
【0120】
また、第1〜第6の各実施形態の半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141では、半導体チップ3およびチップコンデンサ4を、それらの中央部であるビルドアップ基板2の中央部に配置する設定としたが、これに限定されるものではない。例えば、半導体チップ3およびチップコンデンサ4を、半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141の周縁部、すなわちビルドアップ基板2の周縁部に配置する設定としても構わないのはもちろんである。また、表面側および裏面側の両ビルドアップ層6a,6bを設ける位置や、ボール・グリッド・アレイ9を設ける位置も、半導体チップ3およびチップコンデンサ4の配置に応じて適宜、適正な位置に設定しても構わないのはもちろんである。
【0121】
また、第1〜第6の各実施形態に係る各半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141では、1層のコア層5および2層のビルドアップ層6a,6bからなるビルドアップ基板2を用いたが、これには限定されない。例えば、コア層5をビルドアップ層6と同様の構造に形成することにより、コア層5とビルドアップ層6とが一体構造に形成されたビルドアップ基板を用いても構わない。
【0122】
さらに、ビルドアップ基板2のコア層5および各ビルドアップ層6a,6bを、それぞれ可撓性を有する材料により形成しても構わない。これにより、ビルドアップ基板2を、いわゆるフレキシブル基板として形成することができる。このような設定とすることにより、第1〜第6の各実施形態に係る各半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141を実装することができる環境を大幅に増やすことができる。すなわち、各半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141の実装面での制約を大幅に低減させて、汎用性を大幅に向上させることができる。また、ビルドアップ基板2を、いわゆるフレキシブル基板として形成することにより、外力によるダメージを受け難くすることができる。この結果、各半導体装置1,21,31,41,51,61,71,81,91,101,111,121,131,141の信頼性や耐久性を向上させることができる。
【図面の簡単な説明】
【0123】
【図1】第1実施形態に係る半導体装置を示す断面図。
【図2】図1に示す半導体装置の外部端子およびチップコンデンサの付近を拡大して示す断面図。
【図3】第1実施形態に係る半導体装置に対する第1の比較例としての従来技術に係る半導体装置を示す断面図。
【図4】第1実施形態に係る半導体装置に対する第2の比較例としての従来技術に係る半導体装置を示す断面図。
【図5】第1実施形態に係る半導体装置に対する第3の比較例としての従来技術に係る半導体装置を示す断面図。
【図6】第2実施形態に係る半導体装置を示す断面図。
【図7】第3実施形態に係る半導体装置を示す断面図。
【図8】第3実施形態に係る他の半導体装置を示す断面図。
【図9】第4実施形態に係る半導体装置を示す断面図。
【図10】第4実施形態に係る他の半導体装置を示す断面図。
【図11】第5実施形態に係る半導体装置を示す断面図。
【図12】第5実施形態に係る他の半導体装置を示す断面図。
【図13】第5実施形態に係るまた他の半導体装置を示す断面図。
【図14】第5実施形態に係るまた他の半導体装置を示す断面図。
【図15】第5実施形態に係るまた他の半導体装置を示す断面図。
【図16】第5実施形態に係るさらに他の半導体装置を示す断面図。
【図17】第6実施形態に係る半導体装置を示す断面図。
【図18】第6実施形態に係る他の半導体装置を示す断面図。
【符号の説明】
【0124】
1,21,31,41,51,61,71,81,91,101,111,121,131,141…半導体装置、2…ビルドアップ基板(チップ搭載基材)、2a…ビルドアップ基板の表側主面(チップ搭載基材の上側主面、チップ搭載基材の一方の主面)、2b…ビルドアップ基板の裏側主面(チップ搭載基材の下側主面、チップ搭載基材の他方の主面)、3…半導体チップ、4…チップコンデンサ(周辺部品)、5…コア基板(コア層、基材本体)、5a…コア基板の表側主面(基材本体の上側主面、基材本体の一方の主面)、5b…コア基板の裏側主面(基材本体の下側主面、基材本体の他方の主面)、6…ビルドアップ層(配線層)、6a…表面側ビルドアップ層(上面側ビルドアップ層、基材本体の一方の主面側の配線層、チップ搭載基材の一方の主面側の配線層)、6b…裏面側ビルドアップ層(下面側ビルドアップ層、基材本体の他方の主面側の配線層、チップ搭載基材の他方の主面側の配線層)、7…絶縁層、8…導電層、9…ボール・グリッド・アレイ(外部端子)




 

 


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