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不揮発性半導体記憶装置 - 株式会社東芝
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発明の名称 不揮発性半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5654(P2007−5654A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−185616(P2005−185616)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
発明者 松永 泰彦
要約 課題
低電圧回路領域のトランジスタの高性能化、及び高電圧回路領域のトランジスタの高耐圧化を同時に実現する不揮発性半導体記憶装置を提供する。

解決手段
金属シリサイド膜53を備えるコントロールゲート電極74、コントロールゲート電極74の下のゲート間絶縁膜25、ゲート間絶縁膜25の下のフローティングゲート電極73、フローティングゲート電極73の下のトンネル絶縁膜20を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、セルアレイ領域の周辺に配置され、トンネル絶縁膜20より厚い第1ゲート絶縁膜21を備える高電圧トランジスタを含む高電圧回路領域と、セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され、第1ゲート絶縁膜21より薄い第2ゲート絶縁膜22を備える低電圧トランジスタを含む低電圧回路領域とを備える。
特許請求の範囲
【請求項1】
金属シリサイド膜を備えるコントロールゲート電極、前記コントロールゲート電極の下のゲート間絶縁膜、前記ゲート間絶縁膜の下のフローティングゲート電極、前記フローティングゲート電極の下のトンネル絶縁膜を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、
前記セルアレイ領域の周辺に配置され、前記トンネル絶縁膜より厚い第1ゲート絶縁膜を備える高電圧トランジスタを含む高電圧回路領域と、
前記セルアレイ領域の周辺の前記高電圧回路領域とは異なる位置に配置され、前記第1ゲート絶縁膜より薄い第2ゲート絶縁膜を備える低電圧トランジスタを含む低電圧回路領域
とを備え、前記メモリセルトランジスタ、前記高電圧トランジスタ、及び前記低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記高電圧トランジスタのゲート電極は、金属シリサイド膜を備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記低電圧トランジスタのゲート電極は、金属シリサイド膜を備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項4】
前記メモリセルトランジスタ、前記高電圧トランジスタ、及び前記低電圧トランジスタの上面に接し、ソース領域及びドレイン領域上に形成されたバリア絶縁膜が設けられていることを特徴とする請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項5】
前記第2ゲート絶縁膜は、前記トンネル絶縁膜より薄いことを特徴とする請求項1〜4のいずれか1項に記載の不揮発性半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリに用いる不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ(EEPROM)が知られている。このEEPROMでは、特にNAND型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲート電極とコントロールゲート電極とを積層してなる積層ゲート構造のMOSトランジスタが用いられる。
【0003】
NAND型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、NANDストリングを形成し、そのNANDストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が並行して配置されメモリセルアレイを構成している。一般に選択トランジスタのゲート長は、メモリセルトランジスタのゲート長より長く、短チャネル効果によるトランジスタのカットオフ特性の劣化を確保している。また、選択トランジスタは、通常エンハンスメント型MOSトランジスタで構成される。
【0004】
メモリトランジスタと選択トランジスタの2つのトランジスタからなるメモリセルを用いた不揮発性半導体記憶装置において、メモリトランジスタ部と選択トランジスタ部の各ゲート絶縁膜厚を異ならせた構成については、既に開示されている(例えば、特許文献1参照。)。
【0005】
又、ゲート電極で形成される選択用MOSトランジスタのゲート絶縁膜と周辺回路のMOSトランジスタのゲート絶縁膜が、それぞれ膜厚が異なる構成についても既に開示されている(例えば、特許文献2参照。)。
【0006】
又、メモリセルトランジスタと周辺トランジスタの両拡散層及び周辺トランジスタのゲート電極上には、金属シリサイド層が形成されていると共に、メモリセルトランジスタが、セルフアラインコンタクト構造を有することになるので、周辺トランジスタの低抵抗化を確保しつつセルサイズの面積を縮小することができる不揮発性半導体記憶装置も提案されている(例えば、特許文献3参照。)。
【0007】
従来のフラッシュEEPROM等の不揮発性半導体記憶装置においては、セルアレイ領域に対する書き込み電圧、中間電圧、消去電圧等の高電圧パルスを供給するために、高電圧回路領域が必要である。一方、通常の低電圧、高速性能の要求される低電圧回路領域も必要である。
低電圧回路領域においては、トランジスタの駆動能力を上昇させ、より高速性能を有するトランジスタを用いることが好ましい。特に、低電源電圧動作の可能なフラッシュEEPROMの低電圧回路領域においては、トランジスタの駆動能力を確保することが課題となる。
【特許文献1】特開2000−269361号公報
【特許文献2】特開平04−165670号公報
【特許文献3】特開2002−217319号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、低電圧回路領域のトランジスタの高性能化、及び高電圧回路領域のトランジスタの高耐圧化を同時に実現する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様によれば、(イ)金属シリサイド膜を備えるコントロールゲート電極、コントロールゲート電極の下のゲート間絶縁膜、ゲート間絶縁膜の下のフローティングゲート電極、フローティングゲート電極の下のトンネル絶縁膜を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、(ロ)セルアレイ領域の周辺に配置され、トンネル絶縁膜より厚い第1ゲート絶縁膜を備える高電圧トランジスタを含む高電圧回路領域と、(ハ)セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され、第1ゲート絶縁膜より薄い第2ゲート絶縁膜を備える低電圧トランジスタを含む低電圧回路領域とを備え、メモリセルトランジスタ、高電圧トランジスタ、及び低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられている不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【0010】
本発明によれば、低電圧回路領域のトランジスタの高性能化、及び高電圧回路領域のトランジスタの高耐圧化を同時に実現する不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【0011】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0012】
NAND型不揮発性半導体記憶装置の形成プロセスにおいては、素子分離領域形成前にすべてのゲート絶縁膜を形成する工程がある。この工程では、低電圧回路領域のゲート絶縁膜は、セルアレイ領域のゲート絶縁膜と同じ膜厚になるため、製造工程が簡単になるという利点がある。一方、セルアレイ領域に対して周辺部を構成する低電圧回路領域および高電圧回路領域のゲート絶縁膜(トンネル酸化膜)を独立に形成することができる工程がある。この工程においては、素子分離領域を周辺低電圧回路領域および高電圧回路領域のゲート絶縁膜を後から独立にゲート絶縁膜の厚さを調整しつつ形成することができる。特に、低電圧回路領域のトランジスタのゲート絶縁膜をメモリセルトランジスタのゲート絶縁膜よりも薄く、極めて薄く形成することができる。このことからトランジスタとしての相互コンダクタンスgmを高めることができ駆動能力の優れたトランジスタを形成することができるという利点がある。
【0013】
(第1の実施の形態)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図1に示すように、半導体チップ150上に配置されたセルアレイ領域120と、セルアレイ領域120の四辺に隣接して配置された高電圧回路領域90a,90b,90c,90dと、高電圧回路領域90a,90b,90c,90dにそれぞれ隣接して配置された低電圧回路領域80a,80b,80c,80dと、低電圧回路領域80a,80b,80c,80dにそれぞれ隣接して配置されたその他の回路領域100a,100b,100c,100dとを備える。その他の回路領域100a,100b,100c,100dは、低電圧回路と高電圧回路と抵抗素子領域が混在している領域である。高電圧回路領域90a,90b,90c,90dはセルアレイ領域120に対して書き込み電圧Vpgm、消去電圧Verase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域80a,80b,80c,80dはCMOS等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。その他の回路領域100a,100b,100c,100dには特に低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dに設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域などが配置される。
【0014】
第1の実施の形態に係る不揮発性半導体記憶装置においては、特にセルアレイ領域120と、高電圧回路領域90a,90b,90c,90d及び低電圧回路領域80a,80b,80c,80dが関係している。更に又、セルアレイ領域120とその他の回路領域100a,100b,100c,100d内における低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域も関係している。更に又、セルアレイ領域120と、高電圧回路領域90a,90b,90c,90d及び低電圧回路領域80a,80b,80c,80dと、その他の回路領域100a,100b,100c,100d内における、配線領域も関係している。
【0015】
第1の実施の形態に係る不揮発性半導体記憶装置は、図2(a)〜図2(c)に示すように、金属シリサイド膜53を備えるコントロールゲート電極74、コントロールゲート電極74の下のゲート間絶縁膜25、ゲート間絶縁膜25の下のフローティングゲート電極73、フローティングゲート電極73の下のトンネル絶縁膜20を備えるメモリセルトランジスタを配列してなるセルアレイ領域120と、セルアレイ領域120の周辺に配置され、トンネル絶縁膜20より厚い第1ゲート絶縁膜21を備える高電圧トランジスタを含む高電圧回路領域90a,90b,90c,90dと、セルアレイ領域120の周辺の高電圧回路領域90a,90b,90c,90dとは異なる位置に配置され、第1ゲート絶縁膜21より薄い第2ゲート絶縁膜22を備える低電圧トランジスタを含む低電圧回路領域80a,80b,80c,80dとを備え、メモリセルトランジスタ、高電圧トランジスタ、及び低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられている。第1の実施の形態に係る不揮発性半導体記憶装置では、メモリトランジスタはスタックゲート構造を備えるが、周辺の低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dのトランジスタはいずれも単一層のゲート構造を備える。高電圧回路領域90a,90b,90c,90dでは、トランジスタを高電圧で動作させるため、拡散層上にシリサイドを形成して拡散層を低抵抗化させることは、リーク電流が生じる原因となり、好ましくない。第1の実施の形態に係る不揮発性半導体記憶装置では、拡散層にシリサイドを形成しないことで、リーク電流を生じることなく 高電圧動作を行うトランジスタを形成可能になる。
【0016】
メモリセルトランジスタは、例えば、図2(c)に示すように、半導体基板10と、半導体基板10内に形成されたnウェル領域及びpウェル領域と、半導体基板10上に配置されたトンネル絶縁膜20と、トンネル絶縁膜20上に配置されるフローティングゲート電極73と、層間絶縁膜として作用するゲート間絶縁膜25と、ゲート間絶縁膜25上に配置されたコントロールゲート電極74と、コントロールゲート電極74の上部に電気的に接触する金属シリサイド膜53とを備える。更に、メモリセルトランジスタは、フローティングゲート電極73及びコントロールゲート電極74等を含むそれぞれのセルを選択するための選択ゲート電極72を備える。コントロールゲート電極74はワード線に対応することから、金属シリサイド膜53はワード線を構成する。
【0017】
低電圧回路領域80a,80b,80c,80dは、図2(a)に示すように、例えば、半導体基板10内に形成されたpウェル領域及びnウェル領域があり、pウェル領域内に形成されたnMOSトランジスタと、nウェル領域内に形成されたpMOSトランジスタとを備える。低電圧回路領域80a,80b,80c,80dのnMOSトランジスタの詳細構造は、例えば、半導体基板10と、素子分離領域(STI)40と、半導体基板10内に形成されたpウェル領域と、第2ゲート絶縁膜22と、第2ゲート絶縁膜22上に配置されたゲート電極70と、ソース領域およびドレイン領域のいずれかとなるn+ ソース・ドレイン領域と、n+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うn領域と、n+ ソース・ドレイン領域及びゲート電極70上に電気的に接触して配置される金属シリサイド膜53とを備える。同様に、低電圧回路領域80a,80b,80c,80dのpMOSトランジスタの詳細構造は、例えば、半導体基板10と、STI40と、半導体基板10内に形成されたnウェル領域と、第2ゲート絶縁膜22と、第2ゲート絶縁膜22上に配置されたゲート電極70と、第2のソース領域およびドレイン領域のいずれかとなるp+ ソース・ドレイン領域と、p+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うp領域と、p+ ソース・ドレイン領域及びゲート電極70上に電気的に接触して配置される金属シリサイド膜53とを備える。
【0018】
高電圧回路領域90a,90b,90c,90dは、図2(b)に示すように、例えば、半導体基板10内に形成されたpウェル領域及びnウェル領域があり、pウェル領域内に形成されたnMOSトランジスタと、nウェル領域内に形成されたpMOSトランジスタとを備える。高電圧回路領域90a,90b,90c,90dのnMOSトランジスタの詳細構造は、例えば、STI40と、半導体基板10内に形成されたpウェル領域と、第1ゲート絶縁膜21と、第1ゲート絶縁膜21上に配置されたゲート電極71と、ソース領域およびドレイン領域のいずれかとなるn+ ソース・ドレイン領域と、n+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うn領域と、n+ ソース・ドレイン領域及びゲート電極71上に電気的に接触して配置される金属シリサイド膜53とを備える。同様に、高電圧回路領域90a,90b,90c,90dのpMOSトランジスタの詳細構造は、例えば、半導体基板10と、STI40と、半導体基板10内に形成されたnウェル領域と、第1ゲート絶縁膜21と、第1ゲート絶縁膜21上に配置されたゲート電極71と、ソース領域およびドレイン領域のいずれかとなるp+ ソース・ドレイン領域と、p+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うp領域と、p+ ソース・ドレイン領域及びゲート電極71上に電気的に接触して配置される金属シリサイド膜53とを備える。
【0019】
第1の実施の形態に係る不揮発性半導体記憶装置の製造工程を図2〜図22を参照しながら説明する。図2(a)〜図22(a)は、低電圧回路領域80a,80b,80c,80dにおけるトランジスタの模式的素子断面図である。図2(b)〜図22(b)は、高電圧回路領域90a,90b,90c,90dにおけるトランジスタの模式的素子断面図である。図2(c)〜図22(c)は、メモリセルトランジスタのワードライン方向の断面図である。また、図3(d)〜図11(d)は、メモリセルトランジスタのビットライン方向の断面図である。
【0020】
(イ)まず、セルアレイ領域120にイオン注入をしてウェルを形成した半導体基板10を用意する。図3(a)〜図3(d)に示すように、半導体基板10を高温の酸化雰囲気中にさらし、半導体基板10上にトンネル絶縁膜20を成長させる。そして、図4(a)〜図4(d)に示すように、トンネル絶縁膜20上にメモリセルトランジスタのフローティングゲート電極材となるフローティングゲート電極層50を堆積させた後に、フローティングゲート電極層50上にストッパ膜24を堆積させる。ストッパ膜24は、化学的機械研磨(CMP)で表面を研磨し、平坦化するときにストッパとして作用する膜である。
【0021】
(ロ)次に、図5(a)〜図5(d)に示すように、低電圧回路領域80a,80b,80c,80d、高電圧回路領域90a,90b,90c,90d、及びセルアレイ領域120に、リソグラフィ技術とドライエッチング技術を用いてトランジスタの素子分離領域(STI)40を形成する。STI40を形成した後に、図6(a)〜図6(d)に示すように、ストッパ膜24を除去する。
【0022】
(ハ)次に、図7(a)〜図7(d)低電圧回路領域80a,80b,80c,80d、高電圧回路領域90a,90b,90c,90d、及びセルアレイ領域120全面に、メモリセルトランジスタの層間絶縁膜となるゲート間絶縁膜25を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図8(a)及び図8(b)に示すように、低電圧回路領域80a,80b,80c,80dと高電圧回路領域90a,90b,90c,90d上のフローティングゲート電極層50、ゲート間絶縁膜25、及びトンネル絶縁膜20を除去する。フローティングゲート電極層50、ゲート間絶縁膜25、及びトンネル絶縁膜20を除去した後、リソグラフィ技術を用いて図8(b)に示すように、高電圧回路領域90a,90b,90c,90dのみに第1ゲート絶縁膜21を成長させる。第1ゲート絶縁膜21を形成した後は、エッチング技術を用いて低電圧回路領域80a,80b,80c,80d及びセルアレイ領域120上のマスクを除去する。一方、低電圧回路領域80a,80b,80c,80dにおいては、リソグラフィ技術を用いて図8(a)に示すように、低電圧回路領域80a,80b,80c,80dのみに第1ゲート絶縁膜21より薄い第2ゲート絶縁膜22を成長させる。第2ゲート絶縁膜22を形成した後は、エッチング技術を用いて高電圧回路領域90a,90b,90c,90d及びセルアレイ領域120上のマスクを除去する。ここでは、一例として第1ゲート絶縁膜21を形成した後に第2ゲート絶縁膜22を形成すると記載したが、形成する順番は逆であっても構わない。そして、半導体基板10に原子を打ち込んで、図8(a)及び図8(b)に示すように、nウェル領域とpウェル領域を形成する。
【0023】
(ニ)次に、図9(a)〜図9(d)に示すように、周辺の低電圧回路領域80a,80b,80c,80dと高電圧回路領域90a,90b,90c,90dのトランジスタのゲート電極、及びセルアレイ領域120のメモリセルトランジスタのコントロールゲート電極と選択ゲートとなる第1ゲート電極層51を堆積する。そして、リソグラフィ技術とエッチング技術を用いて、図10(c)に示すように、セルアレイ領域120でメモリセルトランジスタの選択ゲートが配置される箇所の一部に、フローティングゲート電極とコントロールゲート電極を電気的に接続させるための開口部60を形成する。更に、図11(a)〜図11(d)に示すように、第1ゲート電極層51上または開口部60を埋めるように、第1ゲート電極層51と同じ材料成分である第2ゲート電極層52を堆積させる。そして、第2ゲート電極層52上にゲート電極を加工するために用いるマスク材23を堆積させる。同じ材料成分である第1ゲート電極層51と第2ゲート電極層52を2回に分けて堆積させるのは、ゲート間絶縁膜25上にリソグラフィをするためにレジストを堆積させるとゲート間絶縁膜25が汚染される懸念がある。そこで、第1ゲート電極層51上にレジストを堆積させて、ゲート間絶縁膜25を加工して開口部60を加工することでゲート間絶縁膜25の汚染を防ぐ。
【0024】
(ホ)次に、図12(a)及び図12(b)に示すように、リソグラフィ技術とエッチング技術を用いて、周辺の低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dのそれぞれにトランジスタのゲート電極70,71を形成する。更に、図12(c)に示すように、セルアレイ領域120にフローティングゲート電極73とコントロールゲート電極74を電気的に接続したワードライン方向に幅の太い選択ゲート電極72、及びフローティングゲート電極73とコントロールゲート電極74がゲート間絶縁膜25を介して隣接するメモリセルを形成する。以下の工程の低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dは、nウェル領域とpウェル領域は類似するのでpウェル領域についてのみ示す。また、メモリセルトランジスタのビットライン方向の断面図、及び半導体基板10は、変化が少ないので図示を省略する。
【0025】
(へ)次に、半導体基板10に、リン(P)、ヒ素(As)、アンチモン(Sb)等の第V族の原子を打ち込んで、図13(a)〜図13(c)に示すように、n拡散層を形成する。そして、図14(a)〜図14(c)に示すように、ゲート間埋め込み絶縁膜26を堆積させる。このとき、図14(c)に示すように、メモリセルトランジスタのコントロールゲート電極74間はゲート間埋め込み絶縁膜26で埋め込まれる。周辺の低電圧回路領域80a,80b,80c,80dと高電圧回路領域90a,90b,90c,90dのそれぞれにトランジスタのゲート電極70とゲート電極71、及びメモリセルトランジスタの選択ゲート電極72は、エッチバックされてゲート側壁絶縁膜75が形成される。メモリセルトランジスタのコントロールゲート電極74間には、ボイドが発生しないようにする。
【0026】
(ト)次に、図14(c)で示した選択ゲートのゲート側壁絶縁膜75を用いて、選択ゲート電極72の間に拡散層と同様の不純物を打ち込んで、図15(c)に示すように、n拡散層を形成する。また、同様に低電圧回路領域80a,80b,80c,80dと高電圧回路領域90a,90b,90c,90dのトランジスタのゲート電極70,71の付近には拡散層と同様の不純物を打ち込んで、図15(a)及び図15(b)に示すように、n拡散層を形成する。
【0027】
(チ)次に、図16(a)〜図16(c)に示すように、リソグラフィ技術を用いて選択ゲート電極72間を除いてレジスト62を堆積させる。そして、レジスト62をマスクとして利用し、エッチングすることで選択ゲート電極72間のゲート側壁絶縁膜75及びトンネル絶縁膜20を除去する。その後にレジストリムーバを用いてレジスト62を除去する。
【0028】
(リ)次に、図17(a)〜図17(c)に示すように、シリコン窒化膜(SiN)等からなるライナー絶縁膜27を全面に堆積させる。ライナー絶縁膜27は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜27上に第1層間絶縁膜28を堆積させる。第1層間絶縁膜28を堆積させた後、CMPを施し、更にドライエッチングをして、図18(a)〜図18(c)に示すように、第1層間絶縁膜28を平坦化する。
【0029】
(ヌ)次に、リソグラフィ技術により、マスク材23を除去し、図19(a)〜図19(c)に示すように、シリサイド形成領域を開口する。配線及び抵抗となる部分には、シリサイド形成しないようにSiN等でマスクをする。そして、図20(a)〜図20(c)に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜53を形成する。金属シリサイド膜53はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2)及びニッケルシリサイド(NiSi2)等の種々のシリサイドを用いることができる。
【0030】
(ル)次に、図21(a)〜図21(c)に示すように、SiN等からなるバリア絶縁膜29を全面に堆積させる。バリア絶縁膜29上には、図22(a)〜図22(c)に示すように、第2層間絶縁膜30を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図2(a)〜図2(c)に示すように、ゲート電極上および半導体基板10上への電気的接続をするコンタクト54を形成する。
【0031】
第1の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域80a,80b,80c,80dの第2ゲート絶縁膜22は、トンネル絶縁膜20より薄くすることができる。第2ゲート絶縁膜22をトンネル絶縁膜20より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域90a,90b,90c,90dのトランジスタの第1ゲート絶縁膜21は、トンネル絶縁膜20より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【0032】
(第2の実施の形態)
本発明の第2の実施の形態に係る不揮発性半導体記憶装置は、図23(c)に示すように、図2(c)で示した不揮発性半導体記憶装置とは、メモリセルトランジスタの選択ゲート間に第1層間絶縁膜28が無くなって、ゲート側壁絶縁膜75及びライナー絶縁膜27を備える点が異なる。コンタクト54は、ライナー絶縁膜27で覆われた選択トランジスタに対して自己整合的に形成される。他は図2(a)〜図2(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【0033】
第2の実施の形態に係る不揮発性半導体記憶装置の製造工程を図23〜図33を参照しながら説明する。図23(a)〜図33(a)は、低電圧回路領域80a,80b,80c,80dにおけるトランジスタの模式的素子断面図である。図23(b)〜図33(b)は、高電圧回路領域90a,90b,90c,90dにおけるトランジスタの模式的素子断面図である。また、図23(c)〜図33(c)は、メモリセルトランジスタのワードライン方向の断面図である。
【0034】
(イ)まず、第1の実施の形態で示した図3〜図15の工程まで行う。第1の実施の形態で示した図3〜図15の工程は、同様であるので記載を省略する。
【0035】
(ロ)次に、図24(a)〜図24(c)に示すように、リソグラフィ技術を用いて選択ゲート電極72間を除いてレジスト62を堆積させる。そして、レジスト62をマスクとして利用し、エッチングすることで選択ゲート電極72間トンネル絶縁膜20を一部除去し、ゲート側壁絶縁膜75を薄膜化する。その後にレジストリムーバを用いてレジスト62を除去する。
【0036】
(ハ)次に、図25(a)〜図25(c)に示すように、SiN等からなるライナー絶縁膜27を全面に堆積させる。ライナー絶縁膜27は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜27上に第1層間絶縁膜28を堆積させる。第1層間絶縁膜28を堆積させた後、CMPを施し、更にドライエッチングをして、図26(a)〜図26(c)に示すように、第1層間絶縁膜28を平坦化する。
【0037】
(ニ)次に、リソグラフィ技術により、マスク材23を除去し、図27(a)〜図27(c)に示すように、シリサイド形成領域を開口する。配線及び抵抗となる部分には、シリサイド形成しないようにSiN等でマスクをする。そして、図28(a)〜図28(c)に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜53を形成する。金属シリサイド膜53はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2)及びニッケルシリサイド(NiSi2)等の種々のシリサイドを用いることができる。
【0038】
(ホ)次に、図29(a)〜図29(c)に示すように、SiN等からなるバリア絶縁膜29を全面に堆積させる。バリア絶縁膜29上には、図30(a)〜図30(c)に示すように、第2層間絶縁膜30を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図23(a)〜図23(c)に示すように、ゲート電極上および半導体基板10上への電気的接続をするコンタクト54を形成する。
【0039】
第2の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域80a,80b,80c,80dの第2ゲート絶縁膜22は、トンネル絶縁膜20より薄くすることができる。第2ゲート絶縁膜22をトンネル絶縁膜20より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域90a,90b,90c,90dのトランジスタの第1ゲート絶縁膜21は、トンネル絶縁膜20より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【0040】
(第3の実施の形態)
本発明の第3の実施の形態に係る不揮発性半導体記憶装置は、図31(b)に示すように、図2(b)で示した不揮発性半導体記憶装置とは、高電圧回路領域90a,90b,90c,90dのトランジスタのゲート電極71上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図2(a)〜図2(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【0041】
第3の実施の形態に係る不揮発性半導体記憶装置の製造工程を図31〜図38を参照しながら説明する。図31(a)〜図38(a)は、低電圧回路領域80a,80b,80c,80dにおけるトランジスタの模式的素子断面図である。図31(b)〜図38(b)は、高電圧回路領域90a,90b,90c,90dにおけるトランジスタの模式的素子断面図である。また、図31(c)〜図38(c)は、メモリセルトランジスタのワードライン方向の断面図である。
【0042】
(イ)まず、第1の実施の形態で示した図3〜図15の工程まで行う。第1の実施の形態で示した図3〜図15の工程は、同様であるので記載を省略する。
【0043】
(ロ)次に、図32(a)〜図32(c)に示すように、リソグラフィ技術を用いて選択ゲート電極72間を除いてレジスト62を堆積させる。そして、レジスト62をマスクとして利用し、エッチングすることで選択ゲート電極72間のゲート側壁絶縁膜75及びトンネル絶縁膜20を除去する。その後にレジストリムーバを用いてレジスト62を除去する。
【0044】
(ハ)次に、図33(a)〜図33(c)に示すように、SiN等からなるライナー絶縁膜27を全面に堆積させる。ライナー絶縁膜27は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜27上に第1層間絶縁膜28を堆積させる。第1層間絶縁膜28を堆積させた後、CMPを施し、更にドライエッチングをして、図34(a)〜図34(c)に示すように、第1層間絶縁膜28を平坦化する。
【0045】
(ニ)次に、リソグラフィ技術により、マスク材23を除去し、図35(a)及び図35(c)に示すように、シリサイド形成領域を開口する。一方、図35(b)に示すように、高電圧回路領域90a,90b,90c,90dにおけるトランジスタのゲート電極71上のマスク材23は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにSiN等でマスクをする。そして、図36(a)及び図36(c)に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜53を形成する。金属シリサイド膜53はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2)及びニッケルシリサイド(NiSi2)等の種々のシリサイドを用いることができる。
【0046】
(ホ)次に、図37(a)〜図37(c)に示すように、SiN等からなるバリア絶縁膜29を全面に堆積させる。バリア絶縁膜29上には、図38(a)〜図38(c)に示すように、第2層間絶縁膜30を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図31(a)〜図31(c)に示すように、ゲート電極上および半導体基板10上への電気的接続をするコンタクト54を形成する。
【0047】
第3の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域80a,80b,80c,80dの第2ゲート絶縁膜22は、トンネル絶縁膜20より薄くすることができる。第2ゲート絶縁膜22をトンネル絶縁膜20より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域90a,90b,90c,90dのトランジスタの第1ゲート絶縁膜21は、トンネル絶縁膜20より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【0048】
(第4の実施の形態)
本発明の第4の実施の形態に係る不揮発性半導体記憶装置は、図39(b)に示すように、図2(b)で示した不揮発性半導体記憶装置とは、メモリセルトランジスタの選択ゲート間に第1層間絶縁膜28が無くなって、ゲート側壁絶縁膜75を備える点が異なる。更に、第4の実施の形態に係る不揮発性半導体記憶装置は、図39(c)に示すように、図2(c)で示した不揮発性半導体記憶装置とは、高電圧回路領域90a,90b,90c,90dのトランジスタのゲート電極71上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図2(a)〜図2(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【0049】
第4の実施の形態に係る不揮発性半導体記憶装置の製造工程を図39〜図46を参照しながら説明する。図39(a)〜図46(a)は、低電圧回路領域80a,80b,80c,80dにおけるトランジスタの模式的素子断面図である。図39(b)〜図46(b)は、高電圧回路領域90a,90b,90c,90dにおけるトランジスタの模式的素子断面図である。また、図39(c)〜図46(c)は、メモリセルトランジスタのワードライン方向の断面図である。
【0050】
(イ)まず、第1の実施の形態で示した図3〜図15の工程まで行う。第1の実施の形態で示した図3〜図15の工程は、同様であるので記載を省略する。
【0051】
(ロ)次に、図40(a)〜図40(c)に示すように、リソグラフィ技術を用いて選択ゲート電極72間を除いてレジスト62を堆積させる。そして、レジスト62をマスクとして利用し、エッチングすることで選択ゲート電極72間トンネル絶縁膜20を一部除去し、ゲート側壁絶縁膜75を薄膜化する。その後にレジストリムーバを用いてレジスト62を除去する。
【0052】
(ハ)次に、図41(a)〜図41(c)に示すように、SiN等からなるライナー絶縁膜27を全面に堆積させる。ライナー絶縁膜27は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜27上に第1層間絶縁膜28を堆積させる。第1層間絶縁膜28を堆積させた後、CMPを施し、更にドライエッチングをして、図42(a)〜図42(c)に示すように、第1層間絶縁膜28を平坦化する。
【0053】
(ニ)次に、リソグラフィ技術により、マスク材23を除去し、図43(a)及び図43(c)に示すように、シリサイド形成領域を開口する。一方、図43(b)に示すように、高電圧回路領域90a,90b,90c,90dにおけるトランジスタのゲート電極71上のマスク材23は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにSiN等でマスクをする。そして、図44(a)及び図44(c)に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜53を形成する。金属シリサイド膜53はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2)及びニッケルシリサイド(NiSi2)等の種々のシリサイドを用いることができる。
【0054】
(ホ)次に、図45(a)〜図45(c)に示すように、SiN等からなるバリア絶縁膜29を全面に堆積させる。バリア絶縁膜29上には、図46(a)〜図46(c)に示すように、第2層間絶縁膜30を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図39(a)〜図39(c)に示すように、ゲート電極上および半導体基板10上への電気的接続をするコンタクト54を形成する。
【0055】
第4の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域80a,80b,80c,80dの第2ゲート絶縁膜22は、トンネル絶縁膜20より薄くすることができる。第2ゲート絶縁膜22をトンネル絶縁膜20より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域90a,90b,90c,90dのトランジスタの第1ゲート絶縁膜21は、トンネル絶縁膜20より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【0056】
(第5の実施の形態)
本発明の第5の実施の形態に係る不揮発性半導体記憶装置は、図47(a)及び図47(b)に示すように、図31(a)及び図31(b)で示した不揮発性半導体記憶装置とは、低電圧回路領域80a,80b,80c,80dのトランジスタのゲート電極70上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図31(a)〜図31(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【0057】
第5の実施の形態に係る不揮発性半導体記憶装置の製造工程を図47〜図54を参照しながら説明する。図47(a)〜図54(a)は、低電圧回路領域80a,80b,80c,80dにおけるトランジスタの模式的素子断面図である。図47(b)〜図54(b)は、高電圧回路領域90a,90b,90c,90dにおけるトランジスタの模式的素子断面図である。また、図47(c)〜図54(c)は、メモリセルトランジスタのワードライン方向の断面図である。
【0058】
(イ)まず、第1の実施の形態で示した図3〜図15の工程まで行う。第1の実施の形態で示した図3〜図15の工程は、同様であるので記載を省略する。
【0059】
(ロ)次に、図48(a)〜図48(c)に示すように、リソグラフィ技術を用いて選択ゲート電極72間を除いてレジスト62を堆積させる。そして、レジスト62をマスクとして利用し、エッチングすることで選択ゲート電極72間のゲート側壁絶縁膜75及びトンネル絶縁膜20を除去する。その後にレジストリムーバを用いてレジスト62を除去する。
【0060】
(ハ)次に、図49(a)〜図49(c)に示すように、SiN等からなるライナー絶縁膜27を全面に堆積させる。ライナー絶縁膜27は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜27上に第1層間絶縁膜28を堆積させる。第1層間絶縁膜28を堆積させた後、CMPを施し、更にドライエッチングをして、図50(a)〜図50(c)に示すように、第1層間絶縁膜28を平坦化する。
【0061】
(ニ)次に、リソグラフィ技術により、マスク材23を除去し、図51(c)に示すように、シリサイド形成領域を開口する。一方、図51(a)及び図51(b)に示すように、低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dにおけるそれぞれのトランジスタのゲート電極70,71上のマスク材23は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにSiN等でマスクをする。そして、図52(c)に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜53を形成する。金属シリサイド膜53はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2)及びニッケルシリサイド(NiSi2)等の種々のシリサイドを用いることができる。
【0062】
(ホ)次に、図53(a)〜図53(c)に示すように、SiN等からなるバリア絶縁膜29を全面に堆積させる。バリア絶縁膜29上には、図54(a)〜図54(c)に示すように、第2層間絶縁膜30を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図47(a)〜図47(c)に示すように、ゲート電極上および半導体基板10上への電気的接続をするコンタクト54を形成する。
【0063】
第5の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域80a,80b,80c,80dの第2ゲート絶縁膜22は、トンネル絶縁膜20より薄くすることができる。第2ゲート絶縁膜22をトンネル絶縁膜20より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域90a,90b,90c,90dのトランジスタの第1ゲート絶縁膜21は、トンネル絶縁膜20より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【0064】
(第6の実施の形態)
本発明の第6の実施の形態に係る不揮発性半導体記憶装置は、図55(a)及び図55(b)に示すように、図39(a)及び図39(b)で示した不揮発性半導体記憶装置とは、低電圧回路領域80a,80b,80c,80dのトランジスタのゲート電極70上に金属シリサイド膜53の代わりに、マスク材23が配置されている点が異なる。他は図39(a)〜図39(c)に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【0065】
第6の実施の形態に係る不揮発性半導体記憶装置の製造工程を図55〜図62を参照しながら説明する。図55(a)〜図62(a)は、低電圧回路領域80a,80b,80c,80dにおけるトランジスタの模式的素子断面図である。図55(b)〜図62(b)は、高電圧回路領域90a,90b,90c,90dにおけるトランジスタの模式的素子断面図である。また、図55(c)〜図62(c)は、メモリセルトランジスタのワードライン方向の断面図である。
【0066】
(イ)まず、第1の実施の形態で示した図3〜図15の工程まで行う。第1の実施の形態で示した図3〜図15の工程は、同様であるので記載を省略する。
【0067】
(ロ)次に、図56(a)〜図56(c)に示すように、リソグラフィ技術を用いて選択ゲート電極72間を除いてレジスト62を堆積させる。そして、レジスト62をマスクとして利用し、エッチングすることで選択ゲート電極72間トンネル絶縁膜20を一部除去し、ゲート側壁絶縁膜75を薄膜化する。その後にレジストリムーバを用いてレジスト62を除去する。
【0068】
(ハ)次に、図57(a)〜図57(c)に示すように、SiN等からなるライナー絶縁膜27を全面に堆積させる。ライナー絶縁膜27は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜27上に第1層間絶縁膜28を堆積させる。第1層間絶縁膜28を堆積させた後、CMPを施し、更にドライエッチングをして、図58(a)〜図58(c)に示すように、第1層間絶縁膜28を平坦化する。
【0069】
(ニ)次に、リソグラフィ技術により、マスク材23を除去し、図59(c)に示すように、シリサイド形成領域を開口する。一方、図59(a)及び図59(b)に示すように、低電圧回路領域80a,80b,80c,80d及び高電圧回路領域90a,90b,90c,90dにおけるそれぞれのトランジスタのゲート電極70,71上のマスク材23は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにSiN等でマスクをする。そして、図60(c)に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜53を形成する。金属シリサイド膜53はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2)及びニッケルシリサイド(NiSi2)等の種々のシリサイドを用いることができる。
【0070】
(ホ)次に、図61(a)〜図61(c)に示すように、SiN等からなるバリア絶縁膜29を全面に堆積させる。バリア絶縁膜29上には、図62(a)〜図62(c)に示すように、第2層間絶縁膜30を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図55(a)〜図55(c)に示すように、ゲート電極上および半導体基板10上への電気的接続をするコンタクト54を形成する。
【0071】
第6の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域80a,80b,80c,80dの第2ゲート絶縁膜22は、トンネル絶縁膜20より薄くすることができる。第2ゲート絶縁膜22をトンネル絶縁膜20より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域90a,90b,90c,90dのトランジスタの第1ゲート絶縁膜21は、トンネル絶縁膜20より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【0072】
(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【0073】
第2の実施の形態で示した図24(c)、第4の実施の形態で示した図40(c)及び第6の実施の形態で示した図56(c)では、ゲート側壁絶縁膜75を薄膜化すると記載したが、薄膜化しないでそのままでもよい。
【0074】
また、第1〜第6の実施の形態に係る不揮発性半導体記憶装置としての具体的な回路構成としては、NAND型、AND型、NOR型等を適用することができる。また、製造工程においても様々な変形例、変更例が可能であることも勿論である。
【0075】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【0076】
【図1】本発明の第1〜第6の実施の形態に係る不揮発性半導体記憶装置の模式的全体平面パターンブロック構成図である。
【図2】図2(a)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図2(b)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図2(c)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図3】図3(a)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の工程断面図であり、図3(b)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の工程断面図であり、図3(c)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の工程断面図であり、図3(d)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のビットライン方向の工程断面図である
【図4】図4(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図3(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図5】図5(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図4(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図6】図6(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図5(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図7】図7(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図6(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図8】図8(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図7(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図9】図9(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図8(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図10】図10(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図9(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図11】図11(a),(b),(c),(d)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図10(a),(b),(c),(d)の次の段階を示す工程断面図である。
【図12】図12(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図11(a),(b),(c)の次の段階を示す工程断面図である。
【図13】図13(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図12(a),(b),(c)の次の段階を示す工程断面図である。
【図14】図14(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図13(a),(b),(c)の次の段階を示す工程断面図である。
【図15】図15(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図14(a),(b),(c)の次の段階を示す工程断面図である。
【図16】図16(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図15(a),(b),(c)の次の段階を示す工程断面図である。
【図17】図17(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図16(a)の次の段階を示す工程断面図である。
【図18】図18(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図17(a),(b),(c)の次の段階を示す工程断面図である。
【図19】図19(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図18(a),(b),(c)の次の段階を示す工程断面図である。
【図20】図20(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図19(a),(b),(c)の次の段階を示す工程断面図である。
【図21】図21(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図20(a),(b),(c)の次の段階を示す工程断面図である。
【図22】図22(a),(b),(c)は、それぞれ本発明の第1の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図21(a),(b),(c)の次の段階を示す工程断面図である。
【図23】図23(a)は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図23(b)は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図23(c)は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図24】図24(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図15(a),(b),(c)の次の段階を示す工程断面図である。
【図25】図25(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図24(a),(b),(c)の次の段階を示す工程断面図である。
【図26】図26(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図25(a),(b),(c)の次の段階を示す工程断面図である。
【図27】図27(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図26(a),(b),(c)の次の段階を示す工程断面図である。
【図28】図28(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図27(a),(b),(c)の次の段階を示す工程断面図である。
【図29】図29(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図28(a),(b),(c)の次の段階を示す工程断面図である。
【図30】図30(a),(b),(c)は、それぞれ本発明の第2の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図29(a),(b),(c)の次の段階を示す工程断面図である。
【図31】図31(a)は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図31(b)は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図31(c)は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図32】図32(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図15(a),(b),(c)の次の段階を示す工程断面図である。
【図33】図33(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図32(a),(b),(c)の次の段階を示す工程断面図である。
【図34】図34(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図33(a),(b),(c)の次の段階を示す工程断面図である。
【図35】図35(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図34(a),(b),(c)の次の段階を示す工程断面図である。
【図36】図36(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図35(a),(b),(c)の次の段階を示す工程断面図である。
【図37】図37(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図36(a),(b),(c)の次の段階を示す工程断面図である。
【図38】図38(a),(b),(c)は、それぞれ本発明の第3の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図37(a),(b),(c)の次の段階を示す工程断面図である。
【図39】図39(a)は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図39(b)は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図39(c)は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図40】図40(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図15(a),(b),(c)の次の段階を示す工程断面図である。
【図41】図41(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図40(a),(b),(c)の次の段階を示す工程断面図である。
【図42】図42(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図41(a),(b),(c)の次の段階を示す工程断面図である。
【図43】図43(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図42(a),(b),(c)の次の段階を示す工程断面図である。
【図44】図44(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図43(a),(b),(c)の次の段階を示す工程断面図である。
【図45】図45(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図44(a),(b),(c)の次の段階を示す工程断面図である。
【図46】図46(a),(b),(c)は、それぞれ本発明の第4の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図45(a),(b),(c)の次の段階を示す工程断面図である。
【図47】図47(a)は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図47(b)は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図47(c)は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図48】図48(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図15(a),(b),(c)の次の段階を示す工程断面図である。
【図49】図49(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図48(a),(b),(c)の次の段階を示す工程断面図である。
【図50】図50(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図49(a),(b),(c)の次の段階を示す工程断面図である。
【図51】図51(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図50(a),(b),(c)の次の段階を示す工程断面図である。
【図52】図52(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図51(a),(b),(c)の次の段階を示す工程断面図である。
【図53】図53(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図52(a),(b),(c)の次の段階を示す工程断面図である。
【図54】図54(a),(b),(c)は、それぞれ本発明の第5の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図53(a),(b),(c)の次の段階を示す工程断面図である。
【図55】図55(a)は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図55(b)は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図55(c)は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図56】図56(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図15(a),(b),(c)の次の段階を示す工程断面図である。
【図57】図57(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図56(a),(b),(c)の次の段階を示す工程断面図である。
【図58】図58(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図57(a),(b),(c)の次の段階を示す工程断面図である。
【図59】図59(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図58(a),(b),(c)の次の段階を示す工程断面図である。
【図60】図60(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図59(a),(b),(c)の次の段階を示す工程断面図である。
【図61】図61(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図60(a),(b),(c)の次の段階を示す工程断面図である。
【図62】図62(a),(b),(c)は、それぞれ本発明の第6の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図61(a),(b),(c)の次の段階を示す工程断面図である。
【符号の説明】
【0077】
10…半導体基板
20…トンネル絶縁膜
21…第1ゲート絶縁膜
22…第2ゲート絶縁膜
23…マスク材
24…ストッパ膜
25…ゲート間絶縁膜
26…ゲート間埋め込み絶縁膜
27…ライナー絶縁膜
28…第1層間絶縁膜
29…バリア絶縁膜
30…第2層間絶縁膜
40…素子分離領域(STI)
50…フローティングゲート電極層
51…第1ゲート電極層
52…第2ゲート電極層
53…金属シリサイド膜
54…コンタクト
60…開口部
62…レジスト
70,71…ゲート電極
72…選択ゲート電極
73…フローティングゲート電極
74…コントロールゲート電極
75…ゲート側壁絶縁膜
80a,80b,80c,80d…低電圧回路領域
90a,90b,90c,90d…高電圧回路領域
100a,100b,100c,100d…その他の回路領域
120…セルアレイ領域
150…半導体チップ




 

 


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