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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5648(P2007−5648A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−185390(P2005−185390)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 渡辺 慎也
要約 課題
トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。

解決手段
半導体装置7は、半導体基板1および少なくとも1個のトレンチ型キャパシタ10を具備する。半導体基板1には、少なくとも下部2bの内面が凹凸形状に形成されたトレンチ部2が表面から掘り下げられて少なくとも1箇所に形成されている。キャパシタ10は、半導体基板1との間に容量絶縁膜8を挟んでトレンチ部2の内部に電極用導電体9の一部が設けられて形成されている。
特許請求の範囲
【請求項1】
少なくとも下部の内面が凹凸形状に形成されたトレンチ部が表面から掘り下げられて少なくとも1箇所に形成されている半導体基板と、
この半導体基板との間に容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部が設けられている少なくとも1個のキャパシタと、
を具備することを特徴とする半導体装置。
【請求項2】
前記半導体基板はシリコンからなるとともに、前記トレンチ部の前記下部は前記シリコン基板が凹凸形状に削られて形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記トレンチ部の前記下部の径が前記トレンチ部の上部の径よりも大きく形成されていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記トレンチ部の上部の内側に絶縁膜が設けられていることを特徴とする請求項1〜3のうちのいずれかに記載の半導体装置。
【請求項5】
半導体基板をその表面から掘り下げて少なくとも1箇所にトレンチ部を形成し、
このトレンチ部の内面を覆って第1の絶縁膜を設けた後、この第1の絶縁膜を覆って第2の絶縁膜を設け、
前記第1および第2の各絶縁膜のうち少なくとも前記第2の絶縁膜を前記トレンチ部の開口部から所定の深さまで除去して前記第1の絶縁膜を露出させた後、露出された前記第1の絶縁膜を酸化させ、
前記トレンチ部内に残っている前記第2の絶縁膜および前記第2の絶縁膜に覆われている前記第1の絶縁膜を部分的に除去して前記半導体基板を前記トレンチ部内に部分的に露出させ、
前記トレンチ部内に残っている前記第2の絶縁膜および前記第2の絶縁膜に覆われている前記第1の絶縁膜、ならびに酸化された前記第1の絶縁膜の下側の前記半導体基板にエッチングを施して、前記トレンチ部内に残っている前記第2の絶縁膜および前記第2の絶縁膜に覆われている前記第1の絶縁膜を除去するとともに酸化された前記第1の絶縁膜の下側の前記半導体基板の表面を凹凸形状に形成し、
凹凸形状に形成された前記半導体基板の表面および前記トレンチ部内に残されて酸化された前記第1の絶縁膜の表面を覆って容量絶縁膜を設けた後、前記半導体基板および前記第1の絶縁膜との間に前記容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部を設けて少なくとも1個のキャパシタを形成する、
ことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、トレンチ型キャパシタを備える半導体装置およびその製造方法に係り、特にトレンチ型キャパシタのトレンチ部がいわゆる選択酸化法(LOCOSプロセス)により半導体基板内に形成される半導体装置およびその製造方法に関する。
【背景技術】
【0002】
一般的なトレンチ型キャパシタは、その上部電極、下部電極、および容量絶縁膜の大部分が半導体基板内に設けられている。このような構造からなるトレンチ型キャパシタを形成するためには、その上部電極、下部電極、および容量絶縁膜が設けられる凹部(トレンチ部)を半導体基板に形成する必要がある。半導体基板にトレンチ部を形成する方法としては、例えばLOCOSプロセスと称される選択酸化法を用いる方法が提案されている(例えば特許文献1参照)。
【0003】
LOCOSプロセスにより形成されるトレンチ部は、通常、その下側が上側よりも大径で膨らんだいわゆるボトル形状に形成される。このような形状からなるトレンチ部に形成されるトレンチ型キャパシタの容量を増大させるためには、例えば単純にトレンチ部を大きく形成すればよい。具体的には、次に述べる2通りの方法に大別される。一つはトレンチ部の下側をより大径化させる方法であり、もう一つはトレンチ部全体の深さをより深くする方法である。
【0004】
ところが、近年は半導体装置の微細化および高集積化が著しい。このため、トレンチ部の下側を単純により大径化させると、互いに隣接し合うトレンチ部同士がショートし易くなる。すなわち、トレンチ部の下側を単純により大径化させると、いわゆるショートマージンが厳しくなり、キャパシタの電気的特性や信頼性が劣化するおそれが高くなる。ひいては、半導体装置全体の電気的特性や信頼性が劣化して不良発生率が高くなり、歩留まりが低下するおそれが高くなる。また、トレンチ部全体の深さを単純により深くしようとしても、デザインルール上の制約が厳しいため、より深いトレンチ部を形成するスペースを確保することが困難である。すなわち、トレンチ部全体の深さを単純により深くすると、半導体装置全体の微細化および高集積化が困難になる。このように、トレンチ型キャパシタの容量を増大させるために単純にトレンチ部を大きく形成しようとすると、様々な問題が生じ易くなる。
【特許文献1】特開平2004−241687号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。また、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0006】
前記課題を解決するために、本発明の一態様に係る半導体装置は、少なくとも下部の内面が凹凸形状に形成されたトレンチ部が表面から掘り下げられて少なくとも1箇所に形成されている半導体基板と、この半導体基板との間に容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部が設けられている少なくとも1個のキャパシタと、を具備することを特徴とするものである。
【0007】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板をその表面から掘り下げて少なくとも1箇所にトレンチ部を形成し、このトレンチ部の内面を覆って第1の絶縁膜を設けた後、この第1の絶縁膜を覆って第2の絶縁膜を設け、前記第1および第2の各絶縁膜のうち少なくとも前記第2の絶縁膜を前記トレンチ部の開口部から所定の深さまで除去して前記第1の絶縁膜を露出させた後、露出された前記第1の絶縁膜を酸化させ、前記トレンチ部内に残っている前記第2の絶縁膜および前記第2の絶縁膜に覆われている前記第1の絶縁膜を部分的に除去して前記半導体基板を前記トレンチ部内に部分的に露出させ、前記トレンチ部内に残っている前記第2の絶縁膜および前記第2の絶縁膜に覆われている前記第1の絶縁膜、ならびに酸化された前記第1の絶縁膜の下側の前記半導体基板にエッチングを施して、前記トレンチ部内に残っている前記第2の絶縁膜および前記第2の絶縁膜に覆われている前記第1の絶縁膜を除去するとともに酸化された前記第1の絶縁膜の下側の前記半導体基板の表面を凹凸形状に形成し、凹凸形状に形成された前記半導体基板の表面および前記トレンチ部内に残されて酸化された前記第1の絶縁膜の表面を覆って容量絶縁膜を設けた後、前記半導体基板および前記第1の絶縁膜との間に前記容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部を設けて少なくとも1個のキャパシタを形成する、ことを特徴とするものである。
【発明の効果】
【0008】
本発明によれば、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供することができる。また、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明に係る一実施形態を図1〜図8を参照しつつ説明する。図1〜図6は、それぞれ本実施形態に係る半導体装置の製造工程を示す工程断面図である。図7は、本実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真である。図8は、本実施形態に係る半導体装置を示す断面図である。
【0010】
本実施形態においては、LOCOS(Local Oxidation of Sillicon)法と呼ばれる選択酸化法により、カラー(Collar)と呼ばれる絶縁部がトレンチ(Trench)の上部に形成されているトレンチ型キャパシタを備える半導体記憶装置(半導体メモリ)に関して説明する。特に、半導体基板をエッチングしてトレンチ型キャパシタのトレンチを形成する際に、トレンチの内面を形成する半導体基板の露出面を凹凸形状に形成することにより、トレンチの内面の表面積を増やしてトレンチの容量を増加させる技術について説明する。以下、詳しく説明する。
【0011】
先ず、図1に示すように、半導体基板としてのシリコン基板1をその表面から掘り下げて、少なくとも1箇所にトレンチ部2を形成する。ただし、本実施形態においては、シリコン基板(Si基板)1の表面上に絶縁膜としてのSiN膜3が設けられている。このため、トレンチ部2は、Si基板1の内部に形成される際に、併せてSiN膜3を貫通して形成される。トレンチ部2は、SiN膜3およびSi基板1を例えばエッチング法により一括して、あるいはそれぞれ個別に削ることにより形成される。具体的には、Si基板1は、図1中Aで示すSiN膜3とSi基板1との界面であるSi基板1の表面からトレンチ部2の底部(下端部)までの深さが約7.0μmとなるまで削られる。それとともに、SiN膜3は、図1中Bで示すSiN膜3内におけるトレンチ部2の開口部の大きさが約130nmとなるまで削られる。なお、図1中Bで示すトレンチ部2の開口部の大きさは、トレンチ部2の開口部の短径に沿って示す大きさである。図示は省略するが、SiN膜3内におけるトレンチ部2の開口部の長径の大きさは、約160nmに設定される。すなわち、本実施形態においては、トレンチ部2は、その上方から臨む平面視において楕円形状となるように形成される。
【0012】
次に、図2に示すように、トレンチ部2の内面およびSiN膜3の表面を覆って第1の絶縁膜4を設ける。本実施形態においては、第1の絶縁膜として不純物がアンドープ(Undope)のアモルファスシリコン層(a−Si層)4を用いる。アモルファスシリコン層4は、その厚さが約16nmとなるまでトレンチ部2の内面上およびSiN膜3の表面上に堆積される。このアモルファスシリコン層4の一部は、後述するように、後工程においてカラー(Collar)と称される酸化膜となる。続けて、アモルファスシリコン層4の表面を覆って第2の絶縁膜5を設ける。図示は省略するが、本実施形態においては、第2の絶縁膜5をSiN膜およびSiO2 膜からなる2層構造に構成する。具体的には、アモルファスシリコン層4の表面を覆ってSiN膜を約10nm堆積させた後、SiN膜の表面を覆ってSiO2 膜を約4nm堆積させる。この第2の絶縁膜5は、後述するように、第2の絶縁膜5により覆われているアモルファスシリコン層4が後工程であるLOCOS法による酸化工程において酸化されるのを防止するバリア(Barrier)膜となる。以下の説明において、第2の絶縁膜をバリア部材5と称することとする。
【0013】
次に、図3に示すように、Si基板1の表面から所定の深さまでバリア部材5を除去してアモルファスシリコン層4を露出させる。具体的には、先ず、バリア部材5を覆ってトレンチ部2の内部全体に図示しないレジスト(Resist)膜を埋め込む。続けて、Si基板1の表面から約1.05μmの深さまでレジスト膜をエッチバックして、バリア部材5を露出させる。続けて、露出されたバリア部材5を等方性エッチングの一種であるケミカル・ドライ・エッチング(Chemical Dry Etching:CDE)法により除去する。この際、併せてトレンチ部2の内部のレジスト膜も除去する。また、図示は省略するが、SiN膜3の表面上のレジスト膜、バリア部材5、およびアモルファスシリコン層4も併せて除去する。これにより、図3に示すように、トレンチ部2のSi基板1における開口部が形成されているSi基板1の表面から所定の深さまでアモルファスシリコン層4が露出する。本実施形態においては、図3中Cで示す露出されるアモルファスシリコン層4の深さ(長さ)が約1.3μmとなるように設定して前述したエッチング工程を行う。露出されたアモルファスシリコン層4が後の酸化工程においてカラー(アモルファスシリコン層の酸化膜)となる。そして、図3中Cで示すアモルファスシリコン層4の長さがカラーの高さとなる。
【0014】
次に、図4に示すように、トレンチ部2内に露出したアモルファスシリコン層4にLOCOS法により酸化処理を施す。具体的には、トレンチ部2内に露出したアモルファスシリコン層4に対して、約950℃で所定時間ウェット(Wet)酸化を施す。これにより、トレンチ部2内に露出したアモルファスシリコン層4全体を酸化させる。この結果、図4に示すように、トレンチ部2の上部2aの内側に、絶縁体の一種である酸化物の層(膜)が形成される。すなわち、LOCOSカラープロセスにより、トレンチ部2の開口部付近の内側にアモルファスシリコン層の酸化膜からなるカラー6が形成される。本実施形態のカラー6は、図4中Dで示す厚さが約25nmとなるように形成される。それとともに、カラー6は、図4中Eで示す内径が約80nmとなるように形成される。
【0015】
次に、図5に示すように、トレンチ部2の内部に残されているバリア部材5およびアモルファスシリコン層4をウェットエッチングにより除去する。ただし、本実施形態においては、トレンチ部2の内部に残されているバリア部材5およびアモルファスシリコン層4を完全に除去せずに、不均一な膜として部分的に残るように除去する。これにより、トレンチ部2の内部にSi基板1を部分的に露出させる。
【0016】
次に、図6に示すように、トレンチ部2のカラー6が形成されている領域よりも下側の部分であるトレンチ部2の下部2bを加工する。具体的には、バリア部材5およびアモルファスシリコン層4からなる不均一な膜が部分的に残った状態でトレンチ部2の下部2bに対してCDE法を施す。すると、トレンチ部2の下部2bに残っているバリア部材5およびアモルファスシリコン層4がトレンチ部2の内部から略完全に除去されるとともに、Si基板1の表面が削られる。この際、Si基板1の表面は、バリア部材5およびアモルファスシリコン層4により覆われている部分とトレンチ部2の内部に露出している部分とが互いに不均一に削られる。この結果、図6に示すように、トレンチ部2の下部2bの内面を形成しているSi基板1の表面が不均一な凹凸形状に形成される。それとともに、トレンチ部2の下部2bは、トレンチ部2の上部2aよりも若干膨らんだ形状に形成される。すなわち、トレンチ部2の下部2bは、トレンチ部2の上部2aよりも若干大径に形成される。このようなトレンチ部2の形状は、一般にボトル(Bottle)形状と称される。また、このようなボトル形状のトレンチ部2を形成する際のCDE工程は、ボトルCDE(Bottle CDE)法と称される。
【0017】
図7は、これまでの工程に基づいて本発明者らが試作した2本のトレンチ部2の深さ方向に沿った断面を示す写真である。図7に示すように、各トレンチ部2は、その下部2bが上部2aよりも若干広げられたボトル形状に形成されている。それとともに、各トレンチ部2の下部2bの内面を形成しているSi基板1の表面は、不均一な凹凸形状に形成されている。
【0018】
以後、所定の工程を経ることにより、図8に示す所望の構造を有する本実施形態の半導体記憶装置(半導体メモリ)7を得る。すなわち、上部2aにカラー6が形成されているとともに下部2bの内面が不均一な凹凸形状に形成されており、かつ、全体がボトル形状に形成されている4本のトレンチ部2の内部に容量絶縁膜8および電極用導電体9の一部が埋め込まれて形成された、4個のトレンチ型キャパシタ10を備える半導体メモリ7を得る。各キャパシタ10は、通常のトレンチ型キャパシタの形成工程を経ることにより形成される。
【0019】
図8に示すように、半導体メモリ7においては、N型の導電層1aの上にP型の導電層であるPウェル1bが形成されているN型のシリコン基板(N型Si基板)1を用いる。各トレンチ部2は、それらの開口部をN型Si基板1の表面に形成されているとともに、それらの底部をN型導電層1a内に達するまでN型Si基板1の表面から掘下げられてボトル形状に形成されている。各トレンチ部2の開口部付近には、それぞれカラー6が形成されている。各カラー6は、各トレンチ部2の上部2aにおいて、N型Si基板1の表層部に形成されているPウェル1bからその下方のN型導電層1a内にかけて形成されている。各トレンチ部2の下部2bは、N型導電層1a内に形成されている。この各トレンチ部2の下部2bの周囲のN型導電層1aは、いわゆるプレート電極となる。
【0020】
各トレンチ部2の内部には、トレンチ部2の下部2bの内面を形成しているとともに不均一な凹凸形状に形成されているN型Si基板1の表面、および各トレンチ部2の上部2aに形成されている各カラー6の表面を覆って、それぞれ容量絶縁膜(キャパシタ絶縁膜、キャパシタ用ゲート酸化膜)8が設けられている。そして、各トレンチ部2の内部には、N型Si基板1および各カラー6との間に各容量絶縁膜8を挟んで電極用導電体9が設けられている。この電極用導電体9は、例えばポリシリコンなどから形成されており、いわゆるストレージノード電極となる。各ストレージノード電極9は、各トレンチ部2の内部からN型Si基板1の表面上に延ばされて形成されている。このように、本実施形態の半導体メモリ7においては、N型Si基板1、各容量絶縁膜8、および各ストレージノード電極9によって、各トレンチ型キャパシタ10が構成されている。
【0021】
また、N型Si基板1の表層部には、互いに隣接するキャパシタ10同士の間にそれぞれ素子分離領域としてのSTI(Shallow Trench Isolation)11が設けられている。各STI11は、Pウェル1bよりも浅底に形成されているとともに、隣接する各カラー6の対向し合う側の上部を横切って各トレンチ部2の内部に達して形成されている。また、各キャパシタ10の上方かつN型Si基板1の表面上には、複数個のMOSトランジスタ12が設けられている。各トランジスタ12は、通常のトランジスタ形成工程を経ることにより形成される。各トランジスタ12のゲート13は、それらの上部、下部、および側部を、それぞれ酸化膜等からなる上部ゲート絶縁膜14a、下部ゲート絶縁膜14b、および側部ゲート絶縁膜14cにより覆われている。各ゲート13は、例えばポリシリコン等により形成されており、半導体メモリ7のワード線となる。また、N型Si基板1の表層部には、複数箇所にN型拡散層15が形成されている。これら各N型拡散層15のうちの幾つかは、各トランジスタ12のソースあるいはドレインとなる。
【0022】
また、N型Si基板1の表面上には、各トランジスタ12および各トレンチ型キャパシタ10の各ストレージノード電極9等を覆って層間絶縁膜16が設けられている。層間絶縁膜16の表面上には配線17が設けられている。この配線17は、例えばアルミニウム等により形成されており、半導体メモリ7のビット線となる。配線17は、層間絶縁膜16内に設けられているコンタクトプラグ18により、所定のN型拡散層15と電気的に接続されている。
【0023】
次に、図9および図10を参照しつつ、本実施形態に係る半導体装置7に対する比較例としての背景技術に係る半導体装置7の製造工程について説明する。より具体的には、本実施形態に係るトレンチ部2に対する比較例としての背景技術に係るトレンチ部103の形成工程について説明する。ただし、カラー104を形成するまでは、図1〜図4までの前述した本実施形態に係るトレンチ部2と同様の工程を実施するので、それらの説明を省略する。
【0024】
先ず、図9に示すように、Si基板101およびSiN膜102を貫通して形成されたトレンチ部103の上部103aにカラー104を形成した後、トレンチ部103の下部103b内に残されている図示しないバリア部材およびアモルファスシリコン層をウェットエッチングにより全て除去する。これにより、トレンチ部103の下部103bの内面を形成するSi基板101の内面を全面的に露出させる。
【0025】
次に、図10に示すように、トレンチ部103の下部103bに対して前述したボトルCDE法を施す。これにより、トレンチ部103の下部103bを、トレンチ部103の上部103aよりも若干膨らんだ形状に形成する。すなわち、トレンチ部103をボトル形状に形成する。ただし、前述した本実施形態と異なり、トレンチ部103の下部103bにはバリア部材およびアモルファスシリコン層が全く残っていないので、トレンチ部103の下部103bの表面は略均一な滑らかな形状に形成される。
【0026】
図11は、前述した背景技術に係るトレンチ部103の形成工程に基づいて本発明者らが試作した2本のトレンチ部103の深さ方向に沿った断面を示す写真である。図11に示すように、各トレンチ部103は、その下部103bが上部103aよりも若干広げられたボトル形状に形成されている。それとともに、各トレンチ部103の下部103bの内面を形成しているSi基板101の表面は、略均一で滑らかな形状に形成されている。以後、図示は省略するが、前述した本実施形態と同様に所定の工程を経ることにより、背景技術に係る半導体メモリを得ることができる。すなわち、上部103aにカラー104が形成されているとともに下部103bの内面が略均一で滑らかな形状に形成されており、かつ、全体がボトル形状に形成されている複数本のトレンチ部103の内部に容量絶縁膜および電極用導電体の一部が埋め込まれて形成された、複数個のトレンチ型キャパシタを備える半導体メモリを得る。
【0027】
次に、図12および図13を参照しつつ、本実施形態に係るトレンチ部2と背景技術に係るトレンチ部103との相違点について説明する。図12は、本実施形態に係る半導体装置7に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部103の深さ方向に沿った断面を簡略化して模式的に示す断面図である。これに対して、図13は、本実施形態に係る半導体装置7が備えるトレンチ部2の深さ方向に沿った断面を簡略化して模式的に示す断面図である。
【0028】
先ず、前述した背景技術に係る比較例において、図12中Xで示すトレンチ部103の深さを約7.0μmに形成する。また、図12中Yで示すカラー104の長さ(高さ)を約1.3μmに形成する。また、図12中Zで示すトレンチ部103の下部103bの短径方向の幅(短径の長さ)を約250nmに形成する。さらに、図12中Wで示すトレンチ部103の下部103bの、カラー104の外側面からの出っ張りの幅を約50nmに形成する。
【0029】
そして、前述した本実施形態に係るトレンチ部2も、比較例に係るトレンチ部103と略同じサイズに形成する。具体的には、図13中Aで示すトレンチ部2の深さを約7.0μmに形成する。また、図13中Cで示すカラー6の長さ(高さ)を約1.3μmに形成する。また、図12中Fで示すトレンチ部2の下部2bの短径方向の幅(短径の長さ)を約250nmに形成する。さらに、図13中Gで示すトレンチ部2の下部2bの内面の凹凸の高さ(幅)を約50nmに形成する。
【0030】
このような設定において、本発明者等は、本実施形態に係るトレンチ部2および比較例に係るトレンチ部103の両者の内面の表面積をそれぞれ計算して比較した。すると、本実施形態に係るトレンチ部2の内面の表面積は、および比較例に係るトレンチ部103の内面の表面積に比べて約1.41倍となっていたことが分かった。また、図示は省略するが、トレンチ部103を用いて形成された比較例に係るトレンチ型キャパシタの容量を本発明者等が計測したところ、約30fFであった。これに対して、トレンチ部2を用いて形成された本実施形態に係るトレンチ型キャパシタ10の容量は、約42.3fFであった。すなわち、本実施形態に係るトレンチ型キャパシタ10の容量も、比較例に係るトレンチ型キャパシタの容量に比べて約1.41倍となっていたことが分かった。
【0031】
以上説明したように、この一実施形態によれば、トレンチ型キャパシタ10の容量絶縁膜8とSi基板1との界面であるトレンチ部2の下部2bの内面を凹凸形状に形成することにより、トレンチ部2のサイズを殆ど大きくすることなく、トレンチ部2の内部の表面積を増大させることができる。ひいては、キャパシタ10の容量を増大させることができる。すなわち、少なくともトレンチ部2の下部2bの内面構造を改良してトレンチ部2の内部の表面積を増大させることにより、通常のLOCOSカラープロセスにより形成される従来技術に係るトレンチ型キャパシタよりもキャパシタ容量の大きいトレンチ型キャパシタ10を形成することができる。したがって、本実施形態に係るトレンチ型キャパシタ10は、その電気的特性が向上されている。ひいては、トレンチ型キャパシタ10を備える本実施形態に係る半導体メモリ7も、電気的特性が向上されている。また、トレンチ型キャパシタ10は、そのサイズが殆ど大きくならないので、半導体メモリ7をはじめとする様々な半導体装置の微細化および高集積化に大きく寄与することができる。
【0032】
また、このようなキャパシタ容量の大きいトレンチ型キャパシタ10に用いるトレンチ部2は、先に図4〜図6を参照して説明した本実施形態の各工程に対応する背景技術おける各工程において、ウェットエッチングに用いる薬液を変えるだけで容易に形成することができる。すなわち、本実施形態によれば、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタ10を効率よく、かつ、容易に製造することができる。ひいては、そのようなトレンチ型キャパシタ10を備える半導体メモリ7を効率よく、かつ、容易に製造することができる。当然、このような半導体メモリ7は、歩留まりが向上されているとともに、低コストで製造することができる。
【0033】
なお、本発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【0034】
例えば、トレンチ部2は、その下部2bが必ずしも上部2aより大径に形成される必要は無い。トレンチ部2は、その上部2aと下部2bとが略同じ径の大きさからなる一律な垂直形状に形成されても構わない。あるいは、トレンチ部2は、その上部2aおよび下部2bが、開口部側から底部に向かうに連れて径の大きさが徐々に大きくなるテーパー形状に形成されても構わない。さらに、トレンチ部2は、その平面視における形状が必ずしも前述した楕円形状に形成される必要は無い。トレンチ部2は、その平面視における形状が真円形状、長円形状、小判型形状、あるいは四角形等の多角形状等、様々な形状に形成されても構わない。
【図面の簡単な説明】
【0035】
【図1】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図2】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図3】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図4】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図5】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図6】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図7】一実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真。
【図8】一実施形態に係る半導体装置を示す断面図。
【図9】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置の製造工程を示す工程断面図。
【図10】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置の製造工程を示す工程断面図。
【図11】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真。
【図12】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を簡略化して模式的に示す断面図。
【図13】一実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を簡略化して模式的に示す断面図。
【符号の説明】
【0036】
1…Si基板(N型Si基板、半導体基板)、2…トレンチ部、2a…トレンチ部の上部、2b…トレンチ部の下部、4…アモルファスシリコン層(a−Si層、第1の絶縁膜)、5…バリア部材(バリア膜、SiN膜およびSiO2 膜の積層膜、第2の絶縁膜)、6…カラー(アモルファスシリコン層の酸化膜、トレンチ部の上部の内側に設けられている絶縁膜)、7…半導体メモリ(半導体装置)、8…容量絶縁膜(キャパシタ絶縁膜、キャパシタ用ゲート酸化膜)9…電極用導電体(ストレージノード電極)、10…トレンチ型キャパシタ




 

 


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