米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社東芝

発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5568(P2007−5568A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−184076(P2005−184076)
出願日 平成17年6月23日(2005.6.23)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 鬼頭 傑 / 勝又 竜太 / 青地 英明 / 青木 伸俊 / 伊藤 早苗 / 近藤 正樹
要約 課題
限られた寸法内で実質的にチャネル幅を広くし、電流密度を上げ、Sファクタの改善、バックゲート効果低減の効果が得られるFETを提供する。

解決手段
半導体基板11上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域14a〜14dを形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜16およびゲート電極17を配置した半導体装置。
特許請求の範囲
【請求項1】
半導体基板と、
この半導体基板内に形成されたソース領域と、
前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、
前記ソース、ドレイン領域間の前記半導体基板上に形成され、チャネル部の幅方向に配列された複数の突起状のエピタキシャルシリコン領域と、
前記チャネル部上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備することを特徴とする半導体装置。
【請求項2】
前記複数の突起は前記チャネル部の幅方向に略等間隔で配置されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記突起相互間の谷部には前記ゲート絶縁膜より厚い絶縁膜が配置されていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記半導体基板はその表面が(100)面であるシリコン基板であり、前記突起状のエピタキシャル領域は互いに対向する斜面が夫々(111)面である台形状のエピタキシャルシリコン領域である請求項1項乃至3項のいずれか1項に記載の半導体装置。
【請求項5】
表面が(100)面であるシリコン半導体基板と、
このシリコン半導体基板内に形成されたソース領域と、
前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、
前記ソース、ドレイン領域間の前記半導体基板表面に形成されるチャネル部の幅方向に配列され、夫々互いに対向する(111)面である2つの斜面を有する複数の突起状のシリコン半導体領域と、
前記チャネル部上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備することを特徴とする半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置、特に電界効果型のトランジスタに関する。
【背景技術】
【0002】
電界効果型のトランジスタ(以下FETと称する)を組み込んだ半導体集積回路の小型化に伴い、このFETの小型化も必要となってきている。しかしながらこの小型化に伴い、その駆動力即ちドレイン電流量が低下し、この低下に伴い半導体装置の動作速度も低下してしまう。そこで、駆動力を維持しながら小型化を達成することが急務となっている。
【0003】
トランジスタの駆動力を増加させる手段としてソース・ドレイン部のメタルサリサイド化による低抵抗化や極浅高濃度拡散層の使用などの方法がある。これらの手段はいずれも平面(2次元)デバイス構造のままの性能向上を目指すものである。
【0004】
他方、フィン(FIN)型FETなど、チャネル部を3次元立体構造にすることで、物理的なチャネル幅を増加させて駆動力を増加させる方法なども考案されている。しかし、FIN型FETはFIN幅を細くすることがトランジスタのカットオフ特性をよくするために必要であり、そのためFIN幅を最小デザインルール寸法Fより細くする必要があるなどその製造に際して付加的、かつ技術的にハードルの高いプロセスが必要になる。
【0005】
チャネル部の3次元立体構造の一つの例が特許文献1に示されている。例えばこの特許文献1の段落(0110)には、図16A〜図16Cを参照してMOS型トランジスタの説明がある。即ち、基板上にフェンス13を並列に配置し、ソース/ドレイン領域17へのコンタクトを共通にし、また、ゲート電極16も共通にすることにより、大きなチャネル幅を実現できる、との説明がある。
【特許文献1】特開2002−118255
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、この特許文献1に記載されたMOS型のトランジスタより更に大きな駆動力が得られ、あるいは小型化が達成できるような電界効果型のトランジスタ(FET)が要望されている。
【0007】
従って、この発明の目的は、大きな駆動力が得られ、小型化の達成可能な構造を有する半導体装置を提供することである。
【課題を解決するための手段】
【0008】
この発明の一実施の形態によれば、半導体基板と、この半導体基板内に形成されたソース領域と、前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、前記ソース、ドレイン領域間の前記半導体基板上に形成され、チャネル部の幅方向に配列された複数の突起状のエピタキシャルシリコン領域と、前記チャネル部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする半導体装置が構成される。
【0009】
この発明の他の実施の形態によれば、表面が(100)面であるシリコン半導体基板と、このシリコン半導体基板内に形成されたソース領域と、前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、前記ソース、ドレイン領域間の前記半導体基板表面に形成されるチャネル部の幅方向に配列され、夫々互いに対向する(111)面である2つの斜面を有する複数の突起状のシリコン半導体領域と、前記チャネル部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする半導体装置が構成される。
【発明の効果】
【0010】
この発明によれば、大きな駆動力が得られ、小型化の達成可能な構造を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照してこの発明の実施形態を詳細に説明する。
【0012】
<第1の実施形態>
図1はこの発明の第1の実施形態に係る電界効果型トランジスタの製造工程の途中における断面図であり、(a)はチャネル部およびゲート電極をチャネル幅方向に沿って切断して示す断面図、(b)は(a)のb−b線で切って矢示方向に見た断面図、(c)はc−c線で切って矢示方向に見た断面図、(d)は(a)に対応するシリコンウエハ11内の接合部のプロファイルを示す断面図である。以下(a)図〜(d)図を持つすべての図面において図(b)、(c)、(d)は図(a)に対して同じ関係の断面図となっている。
【0013】
図1(a)において、半導体基板であるシリコン(Si)ウエハ11内に複数(ここでは2個のみ示す)の素子分離領域12a、12bが形成され、この素子分離領域12a、12b間には素子形成領域であるアクティブエリア(AA)が形成される。この図1(a)のアクティブエリアAAはチャネル幅方向の断面が示されている。このアクティブエリアAAの表面部には3本の帯状の絶縁体13a、13b、13cがチャネル幅方向と直交する方向(チャネル長方向)に平行にかつ略等間隔に設けられる。この絶縁体13a〜13cはシリコン酸化膜(SiO2)で形成しても良く、また、シリコン窒化膜(SiN)で形成しても良い。
【0014】
素子分離領域12aと絶縁体13aとの間には断面が台形のエピタキシャルシリコンの凸部14aがチャネル長方向に延設される。同様に、絶縁体13aと13b、13bと13cとの間、絶縁体13cと素子分離領域12bとの間にもエピタキシャルシリコンの凸部14b、14c、14dがチャネル長方向に延設される。これらのエピタキシャルシリコンの凸部14a〜14dの表面にはゲート絶縁膜16が形成され、このゲート絶縁膜16の上にはゲート電極17が凸部14a〜14dに対して共通に設けられる。
【0015】
図1(a)の絶縁体13cを通るb−b線で切って矢示方向に見た断面図を図1(b)に示す。図1(b)において、ゲート電極17直下のシリコンウエハ11表面部にはゲート絶縁膜16より厚い絶縁体13cが一対の素子分離領域12c、12dの間に形成され、ゲート電極17を挟んでシリコンウエハ11内にはソース領域18a、ドレイン領域18bが形成される。この絶縁体13cの部分は2つの凸部14c、14dの間の凹部に相当するために、ゲート電極17にゲート電圧が印加された場合にこの部分で電界の発散が生じる。このためにトランジスタの特性に悪影響を及ぼすおそれがある。しかし、この凹部は低い誘電率を持ち且つゲート絶縁膜16に対して充分に厚い絶縁体13cで覆われているために、その下のシリコンウエハ11の表面部には反転層はほとんど生成されない。換言すれば、この凹部ではチャネルが殆ど形成されないのでトータルのトランジスタ特性に対して悪い影響を与えるのを排除できる構造となっている。
【0016】
一方、図1(a)のエピタキシャルシリコンの凸部14cの中央部を通るc−c線で切って矢示方向に見た断面図を図1(c)に示す。図において、ゲート電極17はゲート絶縁膜16を介してエピタキシャルシリコンの台形の凸部14cの上面に対向しており、ゲート電極17にゲート電圧が印加された場合には、この部分のゲート電極17に電界が集中する。このためこの部分では比較的厚い空乏層が形成され、電流密度が大きくなり、ゲート電圧に対して高い応答性を有することになるため、Sファクタの改善、バックゲート効果の低減などの効果が得られる。この実施形態の場合、4個の凸部14a〜14dの上部に形成される4個のチャネルが互いに並列接続状態となり、かつ夫々が同様の高いパフォーマンスを示すので、一つのFETとしてトータルの良好な特性が得られることになる。なお、ソース・ドレイン領域18a、18bは、ここでは厚い絶縁体13cで覆われていないので、図1(c)に示すように比較的深い位置まで形成される。また、ゲート電極17がない状態での凸部14a〜14d直下における接合のプロファイルJは図1(d)に示した如くシリコン表面からの深さが凸部の頂上側(a部)の方が谷部の深さ(b)より深くなる。
【0017】
以下、図1に示した実施形態のFETの製造プロセスを図2乃至図6を参照して詳細に説明する。
【0018】
先ず、図2(a)、(b)、(c)に示すように、半導体基板であるシリコンウエハ11の素子形成領域であるアクティブエリアAAのチャネル幅方向は図2(a)に示すように、一般に知られている方法により形成された一対の素子分離領域であるSTI酸化膜12a、12bにより区画される。この状態でアクティブエリアAAの表面にはあとで述べるゲート絶縁膜の誘電率と比べて低い誘電率の絶縁膜、例えばシリコンウエハ11の表面を熱酸化することによりシリコン酸化膜(SiO2)13を形成する。このシリコン酸化膜13は後で形成されるゲート酸化膜と比較して十分に厚く形成しておく。
【0019】
次いで、シリコンウエハ11の全面にレジスト膜を堆積した後、図1に示した厚い帯状の絶縁体13a〜13cを形成するためにホトマスクによるホトリソグラフィ法とエッチングにより所望のレジストマスク20を形成する。このとき、アクティブエリアAAの表面に形成されるレジストマスク20は例えば最小デザイン寸法Fに対応するライン・スペース比(L/S)に従って形成される。
【0020】
次いで、図3(a)、(b)、(c)に示す構造にするために、図2の状態におけるレジストマスク20をマスクとして用いて露出している酸化膜13をエッチングにより除去し、その後でレジストマスク20も除去する。この結果、図3(a)に示すようにシリコン酸化膜による厚い絶縁体13a〜13cが形成される。
【0021】
なお、この厚い絶縁体13a〜13cをシリコン酸化膜で形成する代わりにシリコン窒化膜(SiN)で形成することもできる。この場合には、図2の工程においてシリコン酸化膜13を熱酸化により形成する代わりに、シリコン窒化膜を堆積させ、同様にしてシリコン窒化膜による厚い絶縁体13a〜13cを形成してもよい。
【0022】
その後、図3に示したアクティブエリアAAのシリコンが露出した表面に対して選択的エピタキシャル成長法(SEG法)によりシリコンをエピタキシャル成長させる。この時、アクティブエリアAAの表面のシリコンの結晶面が(100)面であるように設定されていると、エピタキシャル成長により形成されるシリコンは互いに所定角度傾斜した2つの(111)面を持つ台形として成長する。例えば図4(a)に示すように、STI酸化膜12aと絶縁膜13aとの間に形成されるエピタキシャルシリコン層14aは、2つの(111)ファセット面である斜面14a1、14a2を持つ台形状の凸部14aとなる。他の凸部14b〜14dも同様に形成される。
【0023】
なお、斜面14a1、14a2を形成する(111)ファセット面はエピタキシャル成長工程の時間の経過とともに順次成長し、最終的には2つの斜面14a1、14a2が互いに接するようになる。このときは凸部14aは台形ではなく三角形となる。他の凸部14b〜14dについても同様である。
【0024】
尚、図4に示したAA領域上に選択的エピタキシャル成長法によりシリコンの4個の凸部14a〜14d個々を形成する際に、この凸部14a〜14dを形成する台形の個々の寸法を例えば先願の特願2005−1883号明細書に記載したと同様に形成してもよい。例えば、図4(a)の凸部14aの台形上部幅60nm以下で、台形の2つの斜面14a1、14a2がなす頂角が鋭角であり、かつ台形上面とのなす角度が120°以上148°となるように斜面を形成することにより、微細化を実現しつつチャネル幅が長くて駆動力が大きく、パンチスルー抑止力およびカットオフ特性を向上させることができる。
【0025】
また、凸部14a〜14dはチャネル幅方向には図4(a)に示すように断面が台形ないし三角形の複数の凸部14a〜14dを含む構造であるが、チャネル長方向には図4(c)に示すように単一の台形の形状を持つ構造である。従って、チャネル幅方向にはその直線距離に比して実質的な距離が凸部の沿面部分だけ増加した構造である。
【0026】
その後、エピタキシャル成長により形成された凸部14a〜14dのシリコン表面に熱酸化工程によりシリコン酸化膜を形成し、この状態でアクティブエリアAAにウエル形成のための不純物インプラを行い、凸部14a〜14dの表面領域にチャネル形成のための不純物インプラを行い、その後、これらの注入された不純物の活性化処理を行う。
【0027】
この状態で、凸部14a〜14dを形成しているシリコンエピタキシャル層の表面に熱酸化により形成されているシリコン酸化膜をエッチングにより除去し、再度図1に示したようにゲート酸化膜16を形成し、次いでゲート電極用のポリシリコン層を堆積により形成する。このポリシリコン層は所定のマスクを用いたリソグラフィ法とエッチングによりパターニングされ、図1に示す形状のゲート電極17を形成するためのゲートパターンマスクが形成される。このゲートパターンマスクは図1には図示されていないがゲート電極17上にこのゲート電極17に対応した形状を持って酸化膜により形成されるものである。このとき、この酸化膜のゲートパターンマスクはゲート酸化膜16よりも厚く形成されている。
【0028】
このゲートパターンマスクが形成された状態で、図1(b)に示したように例えばn型の基板11に対してp型のLDD拡散層を形成するための浅い不純物ドープ層18a、18bを形成するための不純物インプラを行う。その後、ゲートパターンマスクを除去して図1に示す構造とする。
【0029】
次いで、図5に示すようにゲート電極17の側面に後で述べるLDD拡散層形成のためのスペーサとなるゲート側壁絶縁膜19a、19bをゲート電極17の側壁に公知の方法で形成する。この状態でこのゲート側壁絶縁膜19a、19bをスペーサとしてソース・ドレイン(S/D)拡散層となるp型の不純物ドープ層20a、20bを不純物インプラにより形成する。この結果、図示したように浅い不純物ドープ層18a、18bの内のゲート側壁絶縁膜19a、19bでカバーされた部分がLDD拡散層21a、21bとして残り、他の部分に高濃度のS/D拡散層20a、20bが形成されることになる。
【0030】
この時のチャネル幅方向の接合Jのプロファイルは図5(d)のようになり、凸部14a〜14dの頂部U即ち台形の上辺部下方より、谷部L即ち台形底辺部下方の接合深さが浅くなるようなプロファイルとなる。この谷部Lで接合深さが浅くなるのは厚い絶縁体13a〜13cによる不純物インプラの加速エネルギーの吸収のためである。
【0031】
この図5の状態で図6に示すように金属サリサイド層22がゲート電極17のポリシリコン表面上および凸部14a〜14dのゲート構造の両側のシリコン露出表面に形成される。この金属サリサイド層22は、例えばCo膜をスパッタ法により全面に堆積させ、熱処理によりCoサリサイド化し、その後、不用部分のメタル層を所定の薬液で除去することで図6の構造が形成される。
【0032】
上記の方法により、チャネル部のチャネル幅方向の断面形状が鋸歯状となった任意のサイズのFETを製造することができる。このように形成された第1の実施形態のFETは、図6に示したように2つのSTI領域12a、12bの間にチャネル幅方向に等間隔で並置された4個の凸部14a〜14dの夫々の頂上部でのゲート電極17による電界が強くなることから、実質的にチャネル幅が大きくなって電流密度の増加、強い電界による空乏層幅が広がることによるS-ファクタの改善、およびバックゲート効果低減の効果などが期待できる。
【0033】
なお、厚い絶縁体13a〜13cの部分ではゲート電極17の電界がシリコンウエハ11に向かって下方に発散する凹部を形成しているから電界がこの部分で弱くなり、チャネルにおける電流密度の低下、空乏層幅の狭小化などによるトランジスタ特性の劣化の原因となるが、この実施形態では厚い絶縁体13a〜13cによりゲート電極17の電界がその近傍のシリコンウエハ11に影響を与えないように構成されているので、この凹部にチャネルが形成されることがなく、トータルでのトランジスタ特性の劣化が防止でき、凸部の部分による良好なトランジスタ特性が効果的に発揮できる。
【0034】
<第2の実施形態>
図7(a)にこの発明の第2の実施形態のFETの製造工程の途中における断面構造を示す。図7(a)は図7(b)、図7(c)、図7(d)とともに第1の実施形態における図1に対応する断面構造を示している。第1の実施形態では図3の工程で形成された厚い絶縁層13a〜13cが図1のゲート電極17の形成工程で除去されずにそのまま残されている。一方、この第2の実施形態では図7に示したようにこれらの厚い絶縁層13a〜13cはゲート電極17の形成工程の直前に除去される。第1、第2の実施形態はこの点が異なるだけであり、従って図2乃至図4に示す工程に対応する工程は同じであるので説明の重複を避けるために省略する。また、第1、第2の実施形態における同一部分には同一の参照符号を付してある。
【0035】
以下、第2の実施形態のFETの製造方法について図7乃至図9を参照して詳細に説明する。第1の実施形態と同様に図4の工程まで終わったら、厚い絶縁層13a〜13cを剥離し、凸部14a〜14dの間に形成された凹部にシリコンウエハ11の表面が露出される。
【0036】
次いで、エピタキシャル成長により形成された凸部14a〜14dのシリコン表面ならびに凹部のシリコンウエハ11の表面に熱酸化工程によりシリコン酸化膜を形成し、この状態でアクティブエリアAAにウエル形成のための不純物インプラを行い、凸部14a〜14dの表面領域および凹部のシリコンウエハ11の表面にチャネル形成のための不純物インプラを行い、その後、これらの注入された不純物の活性化処理を行う。
【0037】
この状態で、凸部14a〜14dを形成しているシリコンエピタキシャル層の表面ならびに凹部のシリコンウエハ11の表面に熱酸化により形成されているシリコン酸化膜をエッチングにより除去し、再度図7に示したようにゲート酸化膜16を形成し、次いでゲート電極用のポリシリコン層を堆積により形成する。このポリシリコン層は所定のマスクを用いたリソグラフィ法とエッチングによりパターニングされ、図7に示す形状のゲート電極17を形成するためのゲートパターンマスクが形成される。このゲートパターンマスクは図7には図示されていないがゲート電極17上にこのゲート電極17に対応した形状を持って酸化膜により形成されるものである。このとき、この酸化膜のゲートパターンマスクはゲート酸化膜16よりも厚く形成されている。
【0038】
このゲートパターンマスクが形成された状態で、図7(b)に示したように例えばn型の基板11に対してp型のLDD拡散層を形成するための浅い不純物ドープ層18a、18bを形成するための不純物インプラを行う。その後、ゲートパターンマスクを除去して図7に示す構造とする。凸部14cの上部直下の不純物ドープ層18a、18bのプロファイルは図7(c)に示す如くである。また、各凸部14a〜14dの直下における接合Jの深さは図7(d)に示すようにインプラの際に加速エネルギーが吸収されないので夫々の山の部分と谷の部分の直下における深さa、bは互いに等しい。
【0039】
次いで、図8に示すようにゲート電極17の側面に後で述べるLDD拡散層形成のためのスペーサとなるゲート側壁絶縁膜19a、19bをゲート電極17の側壁に公知の方法で形成する。この状態でこのゲート側壁絶縁膜19a、19bをスペーサとしてソース・ドレイン(S/D)拡散層となるp型の不純物ドープ層20a、20bを不純物インプラにより深く形成する。この結果、浅い不純物ドープ層18a、18bの内のゲート側壁絶縁膜19a、19bでカバーされた部分がLDD拡散層21a、21bとして残り、他の部分に高濃度のS/D拡散層20a、20bが形成されることになる。
【0040】
この時の接合Jのプロファイルは図7(d)のようになり、凸部台形の上辺下方Uと台形底辺下方Lの接合J深さはほぼ同程度の物となる。
【0041】
この図8の状態で図9に示すように金属サリサイド層22がゲート電極17のポリシリコン表面上および凸部14a〜14dのゲート構造の両側のシリコン露出表面に形成される。この金属サリサイド層22は、例えばCo膜をスパッタ法により全面に堆積させ、熱処理によりCoサリサイド化し、その後、不用部分のメタル層を所定の薬液で除去することで図9の構造が形成される。
【0042】
上記の方法により、第1の実施形態と同様にチャネル部のチャネル幅方向の断面形状が鋸歯状となった任意のサイズのFETを製造することができる。このように形成された第2の実施形態のFETは、図9に示したように2つのSTI領域12a、12bの間にチャネル幅方向に等間隔で並置された4個の凸部14a〜14dの夫々の頂上部でのゲート電極17による電界が強くなることから、実質的にチャネル幅が大きくなって電流密度の増加、強い電界による空乏層幅が広がることによるS-ファクタの改善、およびバックゲート効果低減の効果などが期待できる。
【0043】
しかしながら、第1の実施形態で用いられている厚い絶縁体13a〜13cがこの第2の実施形態では用いられていない。このため、台形底辺は通常のプレーナートランジスタと同様の特性を持ち、さらに台形の頂部での高電流密度の特性の良いトランジスタをあわせた特性となり、全体として駆動力(電流)が増加する効果を期待できる。
【0044】
<第3の実施形態>
第1、第2の実施形態ではいずれもシリコンウエハ11の表面に選択的エピタキシャル成長により複数のシリコンの突起部を形成してその各頂部に電流密度の高いチャネルを形成するようにしたが、他の方法で複数のシリコンの突起をシリコンウエハ11の表面に形成するようにしても同様に実施できることは勿論である。以下、図10乃至図12を参照してこの第3の実施形態の構造ならびにその製造方法について詳細に説明する。
【0045】
先ず、図10(a)、図10(b)、図10(c)に示すように、シリコンウエハ11のアクティブエリアAAのチャネル幅方向が、図10(a)に示すように、一般に知られている方法により形成された一対のSTI酸化膜12a、12bにより区画される。この時、図10に示すように、STI酸化膜12a、12bはシリコンウエハ11の表面より例えば20nmから30nm程度低く成形される。これは、後で説明するように後の工程でシリコンウエハ11の表面がエッチングによりこれに相当するだけ後退するためである。しかしながら、シリコンウエハ11とSTI酸化膜12a、12bを同じ高さに設定しても良い。
【0046】
この状態でアクティブエリアAAの表面にはあとで述べるゲート絶縁膜の誘電率と比べて低い誘電率の厚い絶縁膜を形成する。例えばシリコンウエハ11の表面を熱酸化することにより絶縁体13a〜13dを形成するためのシリコン酸化膜(SiO2)を形成する。このシリコン酸化膜は後で形成されるゲート酸化膜と比較して十分に厚く形成しておく。
【0047】
次いで、シリコンウエハ11の全面にレジスト膜を堆積した後、図10(a)に示した厚い帯状の絶縁体13a〜13dに対応するホトマスクによるホトリソグラフィ法とエッチングにより所望のレジストマスクを形成する。このとき、アクティブエリアAAの表面に形成されるレジストマスクは例えば最小デザイン寸法Fに対応するライン・スペース比(L/S)に従って形成される。
【0048】
次いで、図10(a)、(b)、(c)に示す構造にするために、図2を参照して説明した工程と同様にしてレジストマスクをマスクとして用いて露出している酸化膜をエッチングにより除去し、その後でレジストマスクも除去し、この結果、図10(a)に示すようにシリコン酸化膜による厚い絶縁体13a〜13dが形成される。
【0049】
なお、この厚い絶縁体13a〜13dをシリコン酸化膜で形成する代わりにシリコン窒化膜(SiN)で形成することもできる。この場合には、図2の工程においてシリコン酸化膜13を熱酸化により形成する代わりに、シリコン窒化膜を堆積させ、レジストパターン形成後の燐酸処理などにより同様にしてシリコン窒化膜によるマスクを形成し、これを用いて厚い絶縁体13a〜13dを形成してもよい。
【0050】
その後、アクティブエリアAAのシリコンが露出した表面に対してアルカリ系ウエットエッチングによる処理を行う。この結果、良く知られているように、シリコンウエハ11の表面が(100)面であると、シリコンの面方位によりシリコンのエッチングレートに差があるため、図11(a)に示すようにエッチングによりたとえば絶縁体13aの両側に形成されるエッチング面14a1、14a2は夫々(111)面となる。これらのエッチング面14a1、14a2は、(100)面における法線に対して絶縁体13aの上方で交差しかつチャネル幅方向に直交する斜面となるから、シリコンウエハ11の表面に図4(a)に示した突部14aと同様の台形状の凸部14aが形成される。他の絶縁体13b〜13dについても同様にして凸部14b〜14dが形成される。
【0051】
なお、斜面14a1、14a2を形成する(111)ファセット面は絶縁体13a〜13dの端部にエッチング面が到達したところで停止するが、さらにエッチングを推し進めると最終的には2つの斜面14a1、14a2が互いに接するようになる。このときは凸部14a〜14dは台形ではなく図29に示したように三角形となる。
【0052】
また、凸部14a〜14dはチャネル幅方向には上述したように断面が台形ないし三角形の複数の凸部14a〜14dを含む構造であるが、チャネル長方向には例えば図10(c)に示すように単一の突起部14cを持つ構造である。従って、チャネル幅方向にはその直線距離に比して実質的な距離が凸部の沿面部分だけ増加した構造となることは第1、第2の実施形態と同様である。このようにして、図11に示す凸部14a〜14dを有する構造が形成される。
【0053】
その後、絶縁体13a〜13dを除去し、アルカリ系ウエットエッチングにより形成された凸部14a〜14dのシリコン表面に熱酸化工程によりシリコン酸化膜を形成し、この状態でアクティブエリアAAに第1、第2の実施形態と同様にして図12に示すようにゲート電極17が形成され、LDD層18a、18bが形成される。この場合、LDD層による接合Jのプロファイルは図12(d)に示すようになり、凸部14aの接合深さaが谷部の接合深さbと同じか、僅かに大きくなる。
【0054】
さらに図示しないソース・ドレイン(S/D)拡散層が形成される。なお、図8、図9に示した実施形態と同様に、ゲート側壁絶縁膜でカバーされた部分がLDD拡散層となり、他の部分に高濃度のS/D拡散層が形成された構造とする。更に、図6に示す実施形態と同様に金属サリサイド層がゲート電極17のポリシリコン表面上および凸部14a〜14dのゲート構造の両側のシリコン露出表面に形成されるようにしても良い。
【0055】
上記の方法により、チャネル部のチャネル幅方向の断面形状が鋸歯状となった任意のサイズのFETを製造することができる。このように形成された第3の実施形態のFETは、第1、第2の実施形態と同様に、2つのSTI領域12a、12bの間にチャネル幅方向に等間隔で並置された4個の凸部14a〜14dの夫々の頂上部でのゲート電極17による電界が強くなることから、電流密度の増加、強い電界による空乏層幅が広がることによるS-ファクタの改善、およびバックゲート効果低減の効果などが期待できる。
【0056】
図1の実施形態ならびに図7の実施形態ではいずれも凸部14a〜14dの間に形成される谷部には、製造工程の途中で使用される厚い絶縁体13a〜13cに対応して平坦部が製造工程の最後まで残るが、図10乃至図12に示した実施形態ではウエットエッチングにより凸部14a〜14dの間に形成される谷部には平坦部がなくてV字形状となる。このV字形状の谷部では平坦な谷部に比べてゲート電極17による電界が大きく発散するために、このV字部分ではチャネルが殆どオン状態とならず、この部分はトランジスタとして殆ど機能しない。したがって、正常なId−Vg特性を持つ凸部14a〜14dのみのトランジスタとなる。一方、平坦部が残った第1、第2実施形態の場合はこの平坦部におけるチャネルが僅かにオン状態となるためにこの部分もトランジスタとして機能する。このトランジスタは凸部14a〜14dに形成される高い電流密度のトランジスタとは閾値が異なるために、Id−Vg特性に通常と異なる折れ曲がり部(キンク部)が発生し易くなるおそれがある。このキンク部はトランジスタ特性を劣化させるので、この観点では第1、第2の実施形態より第3実施形態の方がトランジスタの特性が良いと言える。
【0057】
また、凸部14a〜14dは図11(a)では平坦であるが、更にウエットエッチングを推し進めると図29に示したように三角形となるから、この部分における電界の集中度は更に高くなり、電流密度も更に高くなる。
【0058】
以上に説明した第1乃至第3の実施形態ではいずれもSTI酸化膜12a、12bの間に形成されたアクティブエリアAAのチャネル幅方向に略等間隔で複数の凸部14a〜14dを形成したが、この複数の凸部14a〜14dの間隔を変えることによって、このAAの幅が同じでも同じチップ上に異なる閾値の少なくとも2種類のトランジスタを形成することができる。
【0059】
<第4の実施形態>
図13はこの考えに基づいた実施形態の一製造工程を示す断面図であり、一つのチップにおける第1のアクティブエリアAA1には3個のSiO2マスク13a〜13cがSTI酸化膜12a1、12b1間にチャネル幅方向に形成され、AA1と同じ寸法の幅を持つAA2には異なるピッチの6個のSiO2マスク13a〜13fがSTI酸化膜12a2、12b2間にチャネル幅方向に形成される。このようにすると、同じゲート長及びゲート幅、即ち平面形状が同じで、かつ同じインプラ条件でありながら凸部のピッチを変えて上部幅を変えることで、実効的なチャネル幅を変えて異なる閾値の2つのFETを同じチップ上に形成することができる。
【0060】
図13の工程の後、第1の実施形態における図4の工程と同様にしてSiウエハ11のAA1の表面にはSiO2マスク13a〜13cの間にSEG法によりシリコン凸部14a〜14dが形成され、AA2の表面にはSiO2マスク13a〜13fの間に7個のシリコン凸部14a〜14gが形成される。
【0061】
このようにして形成されたシリコン凸部14a〜14dおよびシリコン凸部14a〜14gには第1の実施形態について図1、図5、図6で説明したと同様にソース・ドレイン領域形成のための不純物インプラ工程、ゲート電極形成工程、サリサイド形成工程が順次施行され、AA1には第1のトランジスタTR1が形成され、AA2には第2のトランジスタTR2が形成される。ここで、これらの二つの領域AA1、AA2に対して同じ工程でSEG法によりシリコン凸部を形成すると、領域AA2の方の凸部14a〜14gの方がピッチが狭いので先に先端が三角形となり、このとき領域AA1の方の凸部14a〜14dは図14に示すようにまだ台形状であり、トップ幅Wが大きい。この状態でチャネル形成のための不純物インプラを行うと、TR2の方がトップ幅が小さいのでこの部分に電界が集中し、電界強度が強くなる。換言すると、小さい電圧で反転層ができるので、TR2の方がTR1より閾値が小さくなる。このようにして同じチップ上で閾値の異なるFETをチャネルインプラ工程を増やさずに(同じインプラ条件で)製造することができる。
【0062】
図13、図14ではピッチの異なるシリコン凸部をSEG法によりシリコンウエハ11上に形成した実施形態を示したが、第3の実施形態と同様にシリコンウエハ11の表面をウエットエッチングによりエッチングして同じウエハ11上に異なるピッチの凸部を持つ二つのトランジスタを形成することもできる。
【0063】
<第5の実施形態>
図15乃至図17はこのような考えに基づく実施形態の製造工程図を示す。先ず、図15に示すように、シリコンウエハ11の領域AA1に広いピッチでSiO2マスク13a〜13cが図13と同様に形成され、領域AA2には狭いピッチのSiO2マスク13a〜13fが形成される。この状態でアルカリ系のウエットエッチングを行うと、図16に示すように各SiO2マスク13a〜13c、13a〜13fの間に露出したシリコンウエハ11の表面がエッチングによりV字状に除去される。この状態で各SiO2マスク13a〜13c、13a〜13fをエッチングにより取り去ると、図17に示すように領域AA1にはトップ幅Wの広い3個の台形のシリコン凸部14a〜14cが形成され、領域AA2にはトップ幅の狭い6個の台形のシリコン凸部14a〜14fが形成される。この実施形態ではトランジスタTR2側の凸部14a〜14fの上部は三角形になっていないが、そのトップ幅W2はTR1のトップ幅W1より狭いので、図14で説明したと同様にTR2の閾値の方がTR1より低い。この後のトランジスタ形成工程はこれまでの実施形態と同様であり、ここでは省略する。
【0064】
尚、トランジスタTR1、TR2のシリコンウエハ11の表面は(100)面であり、各凸部の側面を為す傾斜面はいずれも(111)面であるが、この(111)面はホールの移動度が高い。従って、凸部の数が多いTR2をPチャネル型とすると、各凸部14a〜14fに形成されるチャネルの電流密度が高くなり、より高性能のトランジスタとすることができる。一方、(100)面では電子の移動度が大きいので、TR1をNチャネル型とすると、凸部の数が少ない方が電流密度が高くなる。従って、この意味では、後に述べる図20に示した実施形態のように(100)面のみのトランジスタTR1をNチャネル型としてもよい。この結果、同じシリコン基板上に電流特性が夫々良好なNチャネル、Pチャネル両方のトランジスタを形成することができる。
【0065】
以上説明した各実施形態ではシリコンウエハの表面にシリコン凸部を形成してその上部に高い電流密度を持つチャネルを形成するが、この部分ではゲート電極による電界が集中するために閾値電圧が低くなる。このため小型で高速ではあるが閾値電圧が高いトランジスタをこの構成で形成することは難しい。そこで、同じチップ上で高い電圧が印加されるトランジスタは従来のプレーナ型と同様に平坦なチャネル部を有するように形成し、高速動作が要求されるトランジスタのみ複数の凸型シリコンの上部に複数のチャネルを有するトランジスタとすることができる。
【0066】
<第6の実施形態>
図18乃至図20はこのような考えに基づく実施形態の製造工程を示す図であり、図18に示すように領域AA1には平坦型のチャネル部を形成するために全体にSiO2膜13を形成し、領域AA2には高速型の凸型チャネルを複数形成するためにSiO2マスク13a〜13fを形成し、次いで、図19に示すように、各マスクの間のシリコンウエハ11の表面にSEG法により複数のシリコン凸部14a〜14gを形成する。次いで、図20に示すようにSiO2膜13およびSiO2マスク13a〜13fをエッチング除去してから、例えば図5、図6で説明したと同様の工程を経てゲート電極、チャネル不純物のインプラ、サリサイド層の形成などを行い、領域AA1には高耐圧用のトランジスタTR1を形成し、領域AA2には低耐圧であるが高速回路用のトランジスタTR2を形成する。
【0067】
ここで、図18に示した高速回路用のトランジスタTR2を製造するためのSiO2マスク13a〜13fのピッチPの最小寸法は、最小デザイン寸法を持つように設計される。設計上はこれより小さいピッチにすることはできない。しかし、トランジスタTR2をこれより更に高速化するためには更にこのピッチを小さくする必要がある。
【0068】
<第7の実施形態>
図21乃至図28はこのピッチを更に小さくするための製造方法の一例を示す製造工程図である。先ず、図21に示すようにTR2の形成領域である領域AA2をSTI酸化膜12a2,12b2間に形成する。次に図22に示すように全体に犠牲ポリシリコン膜30を例えば100nmの厚さに堆積し、この上にリソグラフィ法を用いて最小デザイン寸法ピッチPで図23に示すようなレジストパターン31を形成する。この際、図示しないが、犠牲ポリシリコン膜30を形成する前にシリコンウエハ11の表面には熱酸化法により酸化膜が形成される。この酸化膜は、図27の製造工程で行うSEG法の前処理でシリコンウエハ11の表面がエッチングにより荒らされない程度の厚さが必要である。
【0069】
次いで、図24に示すように、このレジストパターン31を用いてポリシリコン膜30をエッチングしてポリシリコンパターン30を形成する。その後、レジストパターン31を除去してから、SiN膜をポリシリコンパターン30を埋めるように堆積させ、ポリシリコンパターン30をマスクにしてSiNをエッチングすることにより、ポリシリコンパターン30の側面にSiN側壁32を図25に示すように形成する。
【0070】
その後、ポリシリコンパターン30を例えばウエットエッチングなどにより選択的にエッチングにより除去し、最初に形成した熱酸化膜を除去することで、図26に示すようにSiN側壁32をシリコンウエハ11の表面に残す。次いで、図27に示すように、SiN側壁32の間に露出したシリコンウエハ11の表面にSEG法により複数のシリコン凸部14a〜14iが形成される。その後、SiN側壁32を除去すると図28のように最小デザイン寸法Pの中に2個のシリコン凸部14a、14bが形成されることになる。
【0071】
ここで、例えば左端のシリコン凸部14aより2番目のシリコン凸部14bの方の幅が広いように図28には示されているが、図23の工程で形成されるレジストパターン31の幅とその間隔を同じになるように設定することにより、図26で形成されるSiNスペーサ側壁32の幅とその間隔が同じになり、最終的に形成される互いに隣り合う二つのシリコン凸部、例えば最小デザイン寸法Pの中に2個のシリコン凸部14a、14bが同じ幅を持つように形成することができる。
【0072】
このように最小デザイン寸法ピッチPの中に2個のシリコン凸部を形成できるので、チャネル電流が更に増加し、高速トランジスタが実現できる。
【0073】
なお、この実施形態のようにSEG法でシリコン凸部を形成する代わりに、第3の実施形態と同様にアルカリ系のウエットエッチングによりシリコンウエハ11の表面をエッチングして凸部を形成するようにしても良いことは勿論である。
【図面の簡単な説明】
【0074】
【図1】この発明の第1の実施形態のFETの構造を説明するための断面図。
【図2】図1に示したFETの製造工程におけるシリコンウエハの断面図。
【図3】図2の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図4】図3の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図5】図4の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図6】図5の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図7】この発明の第2の実施形態のFETの製造工程におけるシリコンウエハの断面図。
【図8】図7の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図9】図8の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図10】この発明の第3の実施形態のFETの製造工程におけるシリコンウエハの断面図。
【図11】図10の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図12】図11の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図13】この発明の第4の実施形態のFETの製造工程におけるシリコンウエハの断面図。
【図14】図13の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図15】この発明の第5の実施形態のFETの製造工程におけるシリコンウエハの断面図。
【図16】図15の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図17】図16の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図18】この発明の第6の実施形態のFETの製造工程におけるシリコンウエハの断面図。
【図19】図18の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図20】図19の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図21】この発明の第7の実施形態のFETの製造工程におけるシリコンウエハの断面図。
【図22】図21の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図23】図22の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図24】図23の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図25】図24の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図26】図25の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図27】図26の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図28】図27の製造工程に続く製造工程におけるシリコンウエハの断面図。
【図29】図11(a)の実施形態の変形例を示す断面図。
【符号の説明】
【0075】
AA…アクティブエリア、11…シリコンウエハ、12a、12b、12c、12d…STI酸化膜、13a、13b、13c…厚い絶縁体、14a、14b、14c、14d…凸部、16…ゲート酸化膜、17…ゲート電極、19a、19b…ゲート側壁絶縁膜、20a、20b…S/D拡散層、21a、21b…LDD層、22…サリサイド層。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013