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発明の名称 半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5488(P2007−5488A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−182462(P2005−182462)
出願日 平成17年6月22日(2005.6.22)
代理人 【識別番号】100071526
【弁理士】
【氏名又は名称】平田 忠雄
発明者 青木 伸俊 / 楠 直樹
要約 課題
2次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域については、3次元シミュレーションと同様の効果が得られるような半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法を提供することにある。

解決手段
半導体素子の2次元構造情報の一部についてシミュレーション領域を指定する領域指定手段と、前記領域指定手段により指定されたシミュレーション領域について3次元製造プロセスの効果を有するプロセス条件を指定する擬似3次元製造プロセス条件指定部とを有するようにしたので、これまで2次元シミュレーションでは取り扱うことのできなかった、3次元構造に起因する形状変化をシミュレーションすることを可能にできる。
特許請求の範囲
【請求項1】
半導体素子の2次元構造情報の一部についてシミュレーション領域を指定する領域指定部と、
前記領域指定部により指定されたシミュレーション領域について3次元製造プロセスの効果を有するプロセス条件を指定する擬似3次元製造プロセス条件指定部とを有することを特徴とする半導体プロセスシミュレーション装置。
【請求項2】
前記擬似3次元製造プロセス条件指定部により指定されるプロセス条件は、堆積プロセス、エッチングプロセス、または酸化プロセスであることを特徴とする請求項1に記載の半導体プロセスシミュレーション装置。
【請求項3】
前記擬似3次元製造プロセス条件指定部は、前記領域指定部に指定された領域が外界に露出していると仮定したプロセス条件を指定することを特徴とする請求項1又は2に記載の半導体プロセスシミュレーション装置。
【請求項4】
半導体素子の2次元構造情報の一部についてシミュレーション領域を指定する領域指定ステップと、
前記領域指定ステップにより指定されたシミュレーション領域について3次元製造プロセスの効果を有するプロセス条件を指定する擬似3次元製造プロセス条件指定ステップとを有することを特徴とする半導体プロセスシミュレーション方法。
【請求項5】
前記擬似3次元製造プロセス条件指定ステップにより指定されるプロセス条件は、堆積プロセス、エッチングプロセス、または酸化プロセスであることを特徴とする請求項4に記載の半導体プロセスシミュレーション方法。



発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体素子の構造情報および製造プロセス条件に基づいて物理方程式を解くことにより、製造される半導体素子の形状および物性の少なくとも一方を予測する半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法に関するものである。
【背景技術】
【0002】
半導体素子の形状等をプロセスシミュレーションにより予測する場合に、高精度なシミュレーション結果を得るために3次元の半導体プロセスシミュレーションが利用されるが、1つのモデルのシミュレーション結果を得るのに膨大な計算時間を要する。また、これにより複数のモデルの検討や最適化を行うには、実用上問題があり、計算時間が短くてすむ2次元半導体プロセスシミュレーション装置等が多く利用されてきた(例えば、特許文献1)。
【0003】
一般に、2次元の半導体プロセスシミュレーションにおいては、2次元断面における物質層の最表面は外界領域である。半導体製造工程のシミュレーションでは、膜の堆積、剥離や酸化工程等を扱うが、これは、表面の外界領域から供給される堆積種、剥離種及び酸化剤によって半導体表面に膜が形成或いは剥離される工程を計算する。
【0004】
また、シミュレーション結果を短時間で得るために、半導体素子の膜厚方向のみをシミュレーションする1次元半導体シミュレーション装置も提案されている(例えば、特許文献2)。
【0005】
また、最近では、SOI(Silicon On Insulator)素子をさらに高速化等できる高性能な素子を実現するため、非特許文献1に示すような、SON(Silicon On Nothing)プロセスによるMOSFET等が提案され、そのための高速かつ解析精度に優れたシミュレーション装置が求められている。
【0006】
しかし、1次元半導体プロセスシミュレーションでは、計算精度の点で問題があり、適用できるモデルに限界があった。また、2次元の半導体プロセスシミュレーションにおいては、次のような問題があった。すなわち、2次元断面では外界に接していない領域が、3次元の実構造ではこの2次元領域外の一部で外界に接している場合等が考えられ、素子内に空洞部を有するモデルでは従来のシミュレーション装置ではシミュレーションできない状況にあった。ここで、外界とは、半導体プロセスである酸化プロセス、堆積プロセス、またはエッチングプロセス等の各種プロセスにおける酸化雰囲気等の各種プロセス雰囲気をいう。
【0007】
例えば、非特許文献1に記載された、SONプロセスによるMOSFET製作の場合、2次元シミュレーションでは素子内部に空洞領域を有しているが、3次元の実構造では外界と接するが2次元断面では外界と接するとは判断されないので、現実のプロセスに合致したシミュレーション計算ができず、3次元シミュレーションによらなければならないという問題があった。
【特許文献1】特開2002−110494号公報
【特許文献2】特開平7−68064号公報
【非特許文献1】"Highly Performant Double Gate MOSFET realized with SON process" S.Harrison et al IEDM 2003 p449−452
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、2次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域について、3次元シミュレーションと同様の効果が得られるような半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一態様によれば、半導体素子の2次元構造情報の一部についてシミュレーション領域を指定する領域指定部と、前記領域指定部により指定されたシミュレーション領域について3次元製造プロセスの効果を有するプロセス条件を指定する3次元製造プロセス条件指定部とを有することを特徴とする半導体プロセスシミュレーション装置が提供される。
【0010】
また、本発明の他の態様によれば、半導体素子の2次元構造情報の一部についてシミュレーション領域を指定する領域指定ステップと、前記領域指定ステップにより指定されたシミュレーション領域について3次元製造プロセスの効果を有するプロセス条件を指定する3次元製造プロセス条件指定ステップとを有することを特徴とする半導体プロセスシミュレーション方法が提供される。
【発明の効果】
【0011】
本発明によれば、2次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域について、3次元シミュレーションと同様の効果が得られるような半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法が可能となった。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施の形態に係る半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法について、図面を参照して説明する。
【0013】
(半導体プロセスシミュレーション装置の構成)
図1は、本発明の実施形態に係るプロセスシミュレーション装置の構成を示すブロック図である。
【0014】
本発明の実施形態に係るプロセスシミュレーション装置110は、プロセスシミュレーションにより得られる半導体素子の形状や不純物分布等の情報を利用して半導体素子の電気特性を予測するデバイスシミュレーション装置103と、プロセスシミュレーションやデバイスシミュレーションから予測される半導体素子の製造プロセス条件に基づいて実際の半導体素子を製造する半導体素子製造装置104とに接続され、半導体素子製造システム100を構成している。この半導体素子製造システム100によれば、プロセスシミュレーションおよびデバイスシミュレーションから予測される半導体素子の製造プロセス条件に基づいて半導体素子の製造処理を行うことができるので、試作回数を少なくして所望の特性を備えた半導体素子の製造が可能となり、また、半導体素子製造の工期や経費を大幅に短縮することができる。
【0015】
プロセスシミュレーション装置110は、プロセスシミュレーション制御部111、入出力インターフェイス112、熱処理プロセス(酸化プロセス)計算部113、薄膜形成プロセス(堆積プロセス)計算部114、剥離プロセス(エッチングプロセス)計算部115、不純物導入プロセス計算部116、ホトレジストプロセス計算部117、平坦化プロセス計算部118、擬似3次元シミュレーション領域指定処理部119、プロセス条件指定部120を備える。
【0016】
プロセスシミュレーション制御部111は、例えばCPU(Central Processing Unit)のように、プロセスシミュレーション装置内の構成要素の動作をプロセスシミュレーションプログラムに従って制御する。
【0017】
入出力インターフェイス112は、例えばグラフィカルユーザインタフェイス(GUI)のように、プロセスシミュレーション装置110と入力部101および出力部102との間のデータの入出力処理を制御、支援する。特に入出力インターフェイス112としてGUIを利用した場合には、ユーザは出力部102に表示された画面に従ってインタラクティブにプロセスシミュレーションの実行、擬似3次元シミュレーション領域の指定およびプロセス条件の変更等の各種命令の操作を行うことができるので、非常に効率が良い。
【0018】
熱処理プロセス(酸化プロセス)計算部113、薄膜形成プロセス(堆積プロセス)計算部114、剥離プロセス(堆積プロセス)計算部115、不純物導入プロセス計算部116、ホトレジストプロセス計算部117、および平坦化プロセス計算部118は、各々の半導体素子製造プロセスにおける、酸化等の熱処理プロセス、CVD法等による堆積等の薄膜形成プロセス、エッチング等の剥離プロセス、イオン注入等の不純物導入プロセス、リソグラフィによるホトレジストプロセス、およびCMP等の平坦化プロセス工程につき所定の物理式に従ってプロセスシミュレーションを実行し、それぞれのプロセス後の半導体素子の形状および不純物分布等の半導体素子が有する物性を予測する。
【0019】
擬似3次元シミュレーション領域指定処理部119は、ユーザからの指示に従って、半導体素子の全領域の中から外界に露出していると仮定する領域、すなわち、擬似3次元シミュレーションを実行する領域を指定する。これらの領域の指定は、半導体素子の全領域の一部であってもよいし、全部であってもよい。なお、擬似3次元シミュレーション処理を実行する領域は、ユーザが入出力インターフェイス112を介してインタラクティブに指定するようにしても、プロセスシミュレーションを開始する際に入力する半導体素子の構造情報とプロセス条件と共に入力するようにしても良い。これらの入力された領域は、データ記憶部121に記憶される。
【0020】
プロセス条件指定部120は、擬似3次元シミュレーション領域指定処理部119で指定された領域でのプロセス条件を、2次元シミュレーションにおけるプロセス条件から3次元製造プロセスの効果を有する酸化プロセス、堆積プロセス、およびエッチングプロセスに指定し、変更する。擬似3次元シミュレーション領域指定処理部119で指定された領域において、プロセス条件指定部120で、酸化、堆積またはエッチングのプロセス指定がされる。これらの入力されたプロセス条件は、データ記憶部121に記憶される。
【0021】
酸化プロセス指定では、擬似3次元シミュレーション領域指定処理部119で指定された酸化領域の内部は、3次元の実構造ではこの2次元領域外の一部で外界に接しているので、酸化雰囲気にあるものとプロセス条件が変更される。この場合において、擬似3次元シミュレーション領域、すなわち、例えば、空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、3次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更することができる。具体的には、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等の各種パラメータをプロセス条件として変更できる。
【0022】
堆積プロセス指定では、擬似3次元シミュレーション領域指定処理部119で指定された堆積領域の内部は、3次元の実構造ではこの2次元領域外の一部で外界に接しているので、例えば、CVD法による膜形成の場合は、反応ガス雰囲気にあるものとプロセス条件が変更される。この場合において、擬似3次元シミュレーション領域、すなわち、例えば、空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、3次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更することができる。具体的には、反応ガスの指定された領域への到達度、吸着性、反応性等に影響するパラメータをプロセス条件として変更できる。
【0023】
エッチングプロセス指定では、擬似3次元シミュレーション領域指定処理部119で指定されたエッチング領域の内部は、3次元の実構造ではこの2次元領域外の一部で外界に接しているので、エッチング雰囲気にあるものとプロセス条件が変更される。この場合において、擬似3次元シミュレーション領域、すなわち、例えば、空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、3次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更することができる。具体的には、擬似3次元シミュレーション領域指定処理部119で指定された領域のエッチングレート、ローディング効果の大小等のエッチング性に影響するパラメータをプロセス条件として変更できる。また、擬似3次元シミュレーション領域指定処理部119で指定されたエッチング領域が段階的に複数のエッチング領域として領域指定された場合は、各々のエッチング領域に対応した上記パラメータをプロセス条件として変更できる。
【0024】
なお、プロセスシミュレーション装置110は、構造情報や最適化するプロセス条件等のプロセスシミュレーションに関する各種情報を入力するための入力部101、プロセスシミュレーションの結果やエラー情報等のプロセスシミュレーションに関する各種情報を出力するための出力部102と電気的に接続されている。ここで、入力部101としては、例えばキーボード、マウス、またはポインタ等の装置、出力部102としては、例えばディスプレイ、プリンタ等の装置がある。
【0025】
(半導体プロセスシミュレーション装置の動作)
図2は、本発明に係る半導体プロセスシミュレーション装置の動作を説明するためのフローチャートである。以下、これを参照して、図1に示した本発明の実施の形態に係るプロセスシミュレーション装置の動作について説明する。
【0026】
本発明の実施の形態に係る半導体プロセスシミュレーション装置は、半導体素子のデバイス構造情報および、酸化、拡散、堆積、およびエッチング等のプロセス条件に関する情報が入力される(S201、S202)。ここで、プロセス条件は、2次元プロセス条件と3次元製造プロセスの効果を有するプロセス条件とが入力される。3次元製造プロセスの効果を有するプロセス条件は、主に、酸化プロセス、堆積プロセス、およびエッチングプロセス条件であって、デバイス構造情報入力ステップ(S201)で入力される半導体素子のデバイス構造情報に関連付けて入力される。すなわち、デバイス構造情報入力ステップ(S201)で入力指定された領域に対応して3次元製造プロセスの効果を有するプロセス条件が入力される(S202)。これらのデータは、データ記憶部121に記憶される。
【0027】
次に、3次元製造プロセスの効果を有する2次元シミュレーション、すなわち、S203のステップで、擬似3次元シミュレーション処理をするかどうか判断する(S203)。
【0028】
擬似3次元シミュレーション処理をすると判断された場合は、3次元製造プロセスの効果を有する2次元シミュレーションを実行させる領域を、デバイス構造情報入力ステップ(S201)で入力指定された領域から指定し(S204)、この指定された領域に対応する3次元製造プロセスの効果を有するプロセス条件を各々指定する(S205)。これらの領域またはプロセス条件は、データ記憶部121から読み出される。また、擬似3次元シミュレーション領域指定ステップ(S204)で指定された領域が段階的に複数の領域として領域指定された場合は、各々の領域に対応したプロセス条件として指定できる。
【0029】
3次元製造プロセスの効果を有するシミュレーションを実行させる領域すべてについて領域指定がされたかどうかを判断する(S206)。領域指定が終了していないときは、S204のステップに戻り、擬似3次元シミュレーション領域の指定を続行する。
【0030】
3次元製造プロセスの効果を有する2次元シミュレーションを実行させる領域すべてについて領域指定がされたと判断された場合は、次のプロセス条件変更処理ステップに進み、所定のプロセスについてプロセス条件を変更する(S207)。具体的には、擬似3次元シミュレーション領域は外界に露出していると仮定して、プロセス条件を設定する。
【0031】
上記の各ステップを経た後、プロセスシミュレーション制御部111が、プロセスシミュレーション実行部(例えば、熱処理プロセス計算部113等)を起動し、起動されたプロセスシミュレーション実行部がそのプロセスに関する物理方程式を計算し、プロセス後の半導体素子の形状および不純物分布等の半導体素子が有する物性の2次元シミュレーション計算を実行する(S208)。尚、S203のステップで、擬似3次元シミュレーション処理をすると判断されなかった場合は、直接このS208ステップが実行され、3次元製造プロセスの効果は考慮されずに2次元シミュレーション計算が実行される。
【0032】
図3は、本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである堆積プロセスのシミュレーション状態を示す。(a)は、Si基板301の上に空洞領域302を有してSiブリッジ303が形成された構造になっている。従来の2次元半導体プロセスシミュレーションでは、Siブリッジ303上部に堆積膜304が形成されるだけであった。しかし、本発明によると、空洞領域302を指定することによって、空洞領域302は外界に接すると判断されるので、堆積プロセスのシミュレーション結果としては、(b)のように空洞領域302の内部にも堆積膜304が形成される。
【0033】
図4は、本発明の実施の形態に係る半導体プロセスシミュレーションによる剥離プロセスであるエッチングプロセスのシミュレーション状態を示す。(a)は、Si基板301の上にSiGe領域305を有してSiブリッジ303が形成された構造になっている。従来の2次元半導体プロセスシミュレーションでは、SiGe領域305がエッチングされることはなかった。しかし、本発明によると、SiGe領域305を指定することによって、SiGe領域305は外界に接すると判断されるので、剥離プロセスのシミュレーション結果としては、(b)のようにSiGe領域305もエッチングされ、SiGe領域305を空洞領域302にするシミュレーションが実行できる。
【0034】
図5は、本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである酸化プロセスのシミュレーション状態を示す。(a)は、Si基板301の上に空洞領域302を有してSiブリッジ303が形成された構造になっている。従来の2次元半導体プロセスシミュレーションでは、Siブリッジ303の上部に酸化膜306が形成されるだけであった。しかし、本発明によると、空洞領域302を指定することによって、空洞領域302も外界に接すると判断されるので、酸化プロセスのシミュレーション結果としては、(b)のように空洞領域302の内部にも酸化膜306が形成される。
【0035】
2次元シミュレーションが完了すると、プロセスシミュレーション制御部111が全ての工程のプロセスシミュレーションが終了したか否かを判別し、シミュレーション結果を出力して、2次元シミュレーションが終了する。
【0036】
(実施の形態の効果)
上記したように、本実施の形態によれば、2次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域については、3次元シミュレーションと同様の効果が得られる半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法を提供することができる。特に、酸化工程における酸化剤や、堆積工程での堆積種、更に剥離工程での剥離種(エッチャント)の供給がされるかどうか、半導体素子の領域ごとに指定することにより、これまで2次元シミュレーションでは取り扱うことのできなかった、3次元構造に起因する形状変化を短時間でシミュレーションすることを可能が可能になった。そのことによって、半導体素子内に空洞領域を有する、SON−Tr、MOSFET等を本発明に係る2次元シミュレーションにより評価することが可能となり、デバイス設計を効率化することが可能となった。
【0037】
(本半導体プロセスシミュレーションの適用例1)
SONプロセスにより作製されるMOSFETの製造プロセスにおいて、本発明に係る半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法がどのように適用できるかについて説明する。
【0038】
図6は、SONプロセスにより作製されるMOSFETの製造プロセスを示し、(a)は、第1の製造工程を示し、(b)は(a)のX1−X1断面を示す図である。まず、Si基板401に素子分離のために、STI(Shallow Trench Isolation)402が周囲に形成される。SiGe結晶層403を選択的にSi基板401上に50nmの厚さで堆積させ、次に、Si結晶層404を非選択的に堆積させる。
【0039】
図6(c)は、第2の製造工程を示し、(d)は(c)のX2−X2断面を示す図である。Si結晶層404の上に、CVD法等により、ゲートとなるAA領域405にSi単結晶層406を成長させ、STI402の領域の上にはSi多結晶層407を成長させる。次に、特別なブリッジ状のマスクを用いたRIE(Reactive Ion Etching)により、Si/SiGeの積層部をソース、ドレインおよびチャネルとなるようエッチング形成する。
【0040】
図6(e)は、第3の製造工程を示し、(f)は(e)のX3−X3断面を示す図である。SiGe結晶層403のみがエッチングされ、空洞部408が形成される。残ったSiブリッジ409を、20オングストローム厚の熱酸化膜410で覆う。
【0041】
図6(g)は、第4の製造工程を示し、(h)は(g)のX4−X4断面を示す図である。リンドープされたポリシリコン411をSiブリッジ409の全周囲に堆積させ、RIEによりエッチングして、トップゲート412とボトムゲート413を形成する。その後、PMOSとするためボロンがモニタしながらイオン打ち込みにより導入され、また、コンタクト等を形成等することで、SONプロセスによるMOSFETが作製される。
【0042】
上記のMOSFET作製プロセスにおいて、図6(e)、(f)に示した工程は、SiGe結晶層403をエッチングして空洞部408を形成するプロセスであるが、図6(d)では、SiGe結晶層403が外界と接しているとは判断できない。すなわち、従来の2次元プロセスシミュレーションでは、SiGe結晶層403はエッチングされないが、本発明に係る2次元プロセスシミュレーションでは、SiGe結晶層403のある領域を領域指定し、プロセス条件を変更することで、3次元シミュレーションと同様の効果が得られ、SiGe結晶層403はエッチングされて空洞部408が形成される。
【0043】
また、図6(e)、(f)の工程で、Siブリッジ409を20オングストローム厚の熱酸化膜410で覆う場合でも、上記と同様に、空洞部408のある領域を領域指定し、プロセス条件を変更する。空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、3次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更する。具体的には、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等の各種パラメータをプロセス条件として変更することで、3次元シミュレーションと同様の効果が得られ、Siブリッジ409の上部と共に、空洞部408の内部にも熱酸化膜410が形成される。
【0044】
また、図6(g)、(h)において、リンドープされたポリシリコン411をSiブリッジ409の全周囲に堆積させる工程でも、上記と同様に、空洞部408のある領域を領域指定し、プロセス条件を変更することで、3次元シミュレーションと同様の効果が得られ、Siブリッジ409の上部と共に、空洞部408の内部にもポリシリコン411が堆積される。
【0045】
(本半導体プロセスシミュレーションの適用例2)
DRAM(Dynamic Random Access Memory)のトレンチ型キャパシタの酸化プロセスにおいて、本発明に係る半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法がどのように適用できるかについて説明する。図7(a)は、Si基板501上に形成されたDRAMのトレンチ構造を示し、(b)は、このDRAMのトレンチ502と2次元シミュレーションを行う断面との位置関係を示す図である。
【0046】
図7(a)において、トレンチ502は、Si基板表面504からSi基板501の内部へ向かってエッチング工程により深い空洞部503が形成されている。
誘電体としてのSiO2膜を空洞部503の内壁に酸化プロセスにより形成するが、空洞部503の形状やSi基板501の面方位によって酸化レート等が異なるので、Si基板表面504からの深さを変えて、図7(b)に示す2次元シミュレーションを行う断面505の深さ位置dで形成される酸化膜の2次元シミュレーションを行いたい場合がある。図8(a)は、図7(b)に示した2次元シミュレーションを行う断面505の深さ位置dでの平面図を示す。また、図8(b)は、深さ位置dでの酸化プロセス終了後の状態を示す。
【0047】
従来の2次元プロセスシミュレーションでは、トレンチ502の空洞部503が閉じた形状であるので、酸化雰囲気と接しているとは判断されず、酸化プロセスの2次元シミュレーションにおいては、空洞部503の内壁に酸化膜506が形成されることはなかった。しかし、3次元の実構造では、トレンチ502の空洞部503は酸化雰囲気と接しており、酸化剤が空洞部503内へ入り空洞部503の内壁には酸化膜506が形成される。
【0048】
そこで、本半導体プロセスシミュレーションを適用すれば、トレンチ502の空洞部503の内壁領域を領域指定でき、プロセス条件を変更する。空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、3次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更する。具体的には、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等の各種パラメータをプロセス条件として変更することで、3次元シミュレーションと同様の効果が得られ、空洞部503の内壁に酸化膜506が形成される。また、任意の深さ位置dに対応した酸化プロセスの各種パラメータ、例えば、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等を指定することで、3次元の実構造の下でのシミュレーションと等価なシミュレーションを短時間で行うことが可能になり、デバイス設計を効率化することが可能となる。
【図面の簡単な説明】
【0049】
【図1】本発明の実施の形態に係るプロセスシミュレーション装置の構成を示すブロック図である。
【図2】本発明の実施の形態に係る半導体プロセスシミュレーション装置の動作を説明するためのフローチャートである。
【図3】本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである堆積プロセスのシミュレーション状態を示す。
【図4】本発明の実施の形態に係る半導体プロセスシミュレーションによる剥離プロセスであるエッチングプロセスのシミュレーション状態を示す。
【図5】本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである酸化プロセスのシミュレーション状態を示す。
【図6】SONプロセスにより作製されるMOSFETの製造プロセスを示す図である。
【図7】(a)は、Si基板501上に形成されたDRAMのトレンチ構造を示し、(b)は、このDRAMのトレンチ502と2次元シミュレーションを行う断面との位置関係を示す。
【図8】(a)は、図7(b)に示した2次元シミュレーションを行う断面505の深さ位置dでの平面図を示す。また、(b)は、深さ位置dでの酸化プロセス終了後の状態を示す。
【符号の説明】
【0050】
100、半導体素子製造システム 101、入力部 102、出力部
103、デバイスシミュレーション装置 104、半導体素子製造装置
110、プロセスシミュレーション装置
111、プロセスシミュレーション制御部
112、入出力インターフェイス
113、熱処理プロセス(酸化プロセス)計算部
114、薄膜形成プロセス(堆積プロセス)計算部
115、剥離プロセス(堆積プロセス)計算部
116、不純物導入プロセス計算部 117、ホトレジストプロセス計算部
118、平坦化プロセス計算部
119、擬似3次元シミュレーション領域指定処理部
120、プロセス条件指定部 121、データ記憶部




 

 


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