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半導体装置の製造方法 - 株式会社東芝
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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5438(P2007−5438A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−181772(P2005−181772)
出願日 平成17年6月22日(2005.6.22)
代理人 【識別番号】100088487
【弁理士】
【氏名又は名称】松山 允之
発明者 福島 大 / 南幅 学 / 矢野 博之
要約 課題

解決手段
特許請求の範囲
【請求項1】
基板の表面に薄膜を形成する薄膜形成工程と、
前記基板の裏面を研磨する裏面研磨工程と、
前記裏面が研磨された後、前記基板の表面に形成された前記薄膜を研磨する表面研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記裏面研磨工程において、樹脂粒子が含まれた研磨液を用いることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記裏面研磨工程において、界面活性剤が含まれた研磨液を用いることを特徴とする請求項1又は2記載の半導体装置の製造方法。
【請求項4】
前記基板の表面には、多孔質材料を用いた多孔質材料膜が形成されており、
前記薄膜形成工程において、前記薄膜は、前記多孔質材料膜の上層に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項5】
基板の裏面に拡散防止膜を形成する拡散防止膜形成工程と、
前記基板の表面に前記拡散防止膜により拡散が防止される導電性材料を用いた導電性材料膜を形成する導電性材料膜形成工程と、
前記導電性材料膜が形成された後、樹脂粒子を砥粒として、前記基板の裏面に形成された拡散防止膜を研磨する裏面研磨工程と、
前記拡散防止膜が研磨された後、前記基板の表面に形成された前記導電性材料膜を研磨する表面研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の製造方法に係り、例えば、薄膜を研磨する工程を必要とする半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体集積回路(LSI)の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はLSIの高速性能化を達成するために、配線材料を従来のアルミ(Al)合金から低抵抗の銅(Cu)或いはCu合金(以下、まとめてCuと称する。)に代える動きが進んでいる。Cuは、Al合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にCu膜を堆積し、溝内に埋め込まれた部分以外のCu膜を化学機械研磨(CMP)により除去して埋め込み配線を形成する、いわゆるダマシン(damascene)法が主に採用されている。Cu膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数100nm程度の厚さの積層膜を形成することが一般的である。さらに、多層Cu配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のヴィアホール(孔)及び上層配線用のトレンチ(配線溝)を形成した後に、ヴィアホールとトレンチに配線材料となるCuを同時に埋め込み、さらに、上層の不要なCuをCMPにより除去し平坦化することにより埋め込み配線を形成する。
【0003】
ここで、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜(low−k膜)を用いることが検討されている。すなわち、比誘電率kが、約4.2のシリコン酸化膜(SiO膜)から比誘電率kが例えば3.5以下のlow−k膜を用いることにより、配線間の寄生容量を低減することが試みられている。
しかしながら、low−k膜は、低誘電率を達成するために多孔質構造であることが多く、機械的な強度が乏しいため、Cu膜のCMP加工中に、半導体基板の裏面に付着したパーティクルが遊離し表面に移動した場合、Cu膜の膜剥れやスクラッチの起点となってしまうことがある。Cu膜の膜剥れやスクラッチが生じてしまっては、配線を形成することができない。
【0004】
一方、半導体装置の製造過程において、半導体基板に対し、CMP加工を行なう場面は、上述したCu配線の形成時に限らず、STI(シャロートレンチアイソレーション)構造を形成する場合、デバイス上に絶縁膜を形成する場合、或いは、かかる絶縁膜にプラグ形成を行なう場合等多岐にわたる。これらCMP加工を行なう際、半導体基板の裏面にパーティクルが付着していると上述したように加工された膜の膜剥れやスクラッチが生じてしまう場合も生じ得る。
【0005】
さらに、LSIの高集積化及び高性能化に伴って、配線の最小寸法は90nm以下の領域に達している。かかる90nm以下の領域にまで進んできたことで寸法制御は一段と難しさを増してきている。同様に、配線下に形成されるデバイス形成においても寸法制御は一段と難しさを増してきている。そして、かかる寸法は、ほぼリソグラフィー工程での露光寸法の出来に左右される。そのため、露光装置では、露光に十分な焦点深度を得る必要から半導体基板が設置されるステージ上のパーティクルが徹底的に排除されている必要がある。しかしながら、半導体基板の裏面には、パーティクルが付着しており、かかるパーティクルにより、半導体基板をチャックする場合にチャックエラーが発生し、ステージ上でのチャックが行えず、露光すらできない場合が生じるといった問題もある。
【0006】
ここで、半導体基板の裏面に付着した付着物対策に関連した技術として、多層配線形成時に半導体基板の裏面に付着した金属汚染物質を除去するため、半導体基板の裏面にバリア膜を形成しておき、多層配線形成後に、かかるバリア膜をCMPにより除去してその後に前記金属汚染物質が半導体基板中に拡散することを防止する技術(例えば、特許文献1参照)や、多層配線形成後に、前記金属汚染物質と共に前記バリア膜を薬液により洗浄除去してその後に前記金属汚染物質が半導体基板中に拡散することを防止する技術(例えば、特許文献2参照)が、文献に開示されている。
【0007】
しかし、これらの技術でも、上述したCMP加工を必要とする工程のうち、例えば、多層配線形成時における半導体基板の裏面に付着したパーティクルの対策はとられておらず、膜剥れやスクラッチが生じてしまうといった問題を解決できるものではない。
【特許文献1】特開2000−150640号公報
【特許文献2】特開2004−288870号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、上述した問題点を克服し、基板上の膜に対し、膜の膜剥れやスクラッチを防止する半導体装置の製造方法を提供することを目的とする。また、本発明の別の目的は、露光装置におけるステージ上での基板のチャックエラーを抑制することにある。
【課題を解決するための手段】
【0009】
本発明の一態様の半導体装置の製造方法は、
基板の表面に薄膜を形成する薄膜形成工程と、
前記基板の裏面を研磨する裏面研磨工程と、
前記裏面が研磨された後、前記基板の表面に形成された前記薄膜を研磨する表面研磨工程と、
を備えたことを特徴とする。
【0010】
また、本発明の他の態様の半導体装置の製造方法は、
基板の裏面に拡散防止膜を形成する拡散防止膜形成工程と、
前記基板の表面に前記拡散防止膜により拡散が防止される導電性材料を用いた導電性材料膜を形成する導電性材料膜形成工程と、
前記導電性材料膜が形成された後、樹脂粒子を砥粒として、前記基板の裏面に形成された拡散防止膜を研磨する裏面研磨工程と、
前記拡散防止膜が研磨された後、前記基板の表面に形成された前記導電性材料膜を研磨する表面研磨工程と、
を備えたことを特徴とする。
【発明の効果】
【0011】
本発明によれば、薄膜を研磨する前に、基板の裏面に付着したパーティクルを除去することができる。その結果、基板上の膜に対し、パーティクルに起因する膜の膜剥れやスクラッチを防止することができる。さらには、基板の裏面に付着したパーティクルを除去することができるので、露光装置におけるステージ上での基板のチャックエラーを抑制することができる。
【発明を実施するための最良の形態】
【0012】
実施の形態1.
実施の形態1では、半導体装置の製造過程において、導電性材料の一例であるCuを用いた配線形成を行なう工程について重点をおいて説明する。
【0013】
以下、図面を用いて、実施の形態1について説明する。
図1は、実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。
図1において、本実施の形態では、拡散防止膜の薄膜を形成する拡散防止膜形成工程(S102)、SiO膜の薄膜を形成するSiO膜形成工程(S104)、タングステン(W)膜の薄膜を形成するW膜形成工程(S106)、下地膜の薄膜を形成する下地膜形成工程(S108)、低誘電率の絶縁性材料からなるlow−k膜の薄膜を形成するlow−k膜形成工程(S110)、キャップ膜の薄膜を形成するキャップ膜形成工程(S112)、開口部を形成する開口部形成工程(S114)、導電性材料を用いた導電性材料膜の薄膜を形成する導電性材料膜形成工程として、バリアメタル膜形成工程(S116)、シード膜形成工程(S118)、めっき工程(S120)と、裏面研磨工程(S122)、表面研磨工程(S124)という一連の工程を実施する。
【0014】
図2は、図1のフローチャートに対応して実施される工程を表す工程断面図である。
図2では、図1の拡散防止膜形成工程(S102)から下地膜形成工程(S108)までを示している。それ以降の工程は後述する。
【0015】
図2(a)において、拡散防止膜形成工程として、半導体基板となる基板200の表面及び裏面を含めた全面にCuの拡散防止膜として、窒化シリコン(SiN)を例えば60nm堆積させてSiN膜202の薄膜を形成する。SiN膜202は、例えば、LP-CVD(低圧化学気相成長)法によって形成する。ここでは、LP−CVD法によって成膜しているが、その他の方法を用いても構わない。図2(a)では、基板200の裏面側以外は図示を省略している。Cuを主成分とするダマシン配線を形成する場合には、半導体装置製造中に発生するCuイオンが半導体基板となる基板200中を拡散し、表面の素子の動作に悪影響しないように、基板200の裏面を拡散防止膜で覆うことで基板200の裏面からのCuイオンの拡散を防止することができる。さらに、半導体基板となる基板200の裏面だけではなく、全面にCu拡散防止膜を形成することがより望ましい。基板200の裏面だけではなく、基板200の全面にCu拡散防止膜を形成することにより、デバイス等が形成されない外周部であるベベル部からのCuイオンの拡散をも防止することができる。また、Cu拡散防止膜の材料として、SiNの他、炭化シリコン(SiC)や炭酸化シリコン(SiOC)などを用いても構わない。Cuイオンの拡散を防止する観点からは、ダイシングなどの実装工程に進むまでは、Cu拡散防止膜を除去して基板200面を露出させずにCu拡散防止膜で保護したままのほうが望ましい。膜厚は30から300nmが望ましいが、より好ましくは50nm以上が好適である。また、基板200として、例えば、直径300ミリのシリコンウェハを用いる。
【0016】
そして、図示を省略しているが、基板200の表面に形成されたSiN膜202のうち、各種の半導体素子にあたるデバイス部分が形成される領域のSiN膜202を除去して、除去された領域にデバイス部分を形成する。
【0017】
図2(b)において、SiO膜形成工程として、デバイス部分が形成された基板200の表面にCVD(化学気相成長)法によって、例えば、膜厚500nmのSiO膜の薄膜を堆積し、絶縁膜となるSiO膜210を形成する。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。
【0018】
図2(c)において、W膜形成工程として、SiO膜210に選択的にデバイス部分に到達する開口部となるホール(孔)を形成し、バリアメタルとして例えば窒化チタン(TiN)膜214の薄膜をホールの側面および底面に堆積させた後、タングステン(W)膜216の薄膜でホールを埋め込み、プラグを形成する。例えば、開口部の形成はエッチングにより形成し、TiN膜214やW膜216はCVD法によって成膜した後、CMPにより開口部以外に堆積したTiN膜214やW膜216を除去すればよい。
【0019】
図2(d)において、下地膜形成工程として、プラグ形成されたSiO膜210とTiN膜214とW膜216との表面に、CVD法によって、例えば、膜厚50nmのSiC膜の薄膜を堆積し、下地絶縁膜となるSiC膜212を形成する。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。
【0020】
図3は、図1のフローチャートに対応して実施される工程を表す工程断面図である。
図3では、図1のlow−k膜形成工程(S110)から開口部形成工程(S114)までを示している。それ以降の工程は後述する。
【0021】
図3(a)において、low−k膜形成工程として、基板200の上に形成されたSiC膜212の上に多孔質の低誘電率絶縁性材料を用いたlow−k膜220の薄膜を例えば200nmの厚さで形成する。low−k膜220を形成することで、比誘電率kが3.5よりも低い層間絶縁膜を得ることができる。ここでは、一例として、比誘電率が2.5未満の低誘電率絶縁材料となるポリメチルシロキサンを用いたLKD(Low−K Dielectric material:JSR製)を用いてlow−k膜220を形成する。low−k膜220の材料としては、ポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるlow−k膜220の材料では、比誘電率が2.5未満の低誘電率を得ることができる。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するSOD(spin on dielectic coating)法を用いることができる。例えば、スピナーで成膜し、このウエハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。low−k材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【0022】
図3(b)において、キャップ膜形成工程として、low−k膜220上にCVD法によってキャップ絶縁膜としてSiOCを例えば膜厚50nm堆積することで、SiOC膜222の薄膜を形成する。SiOC膜222を形成することで、直接リソグラフィーを行うことが困難なlow−k膜220を保護し、low−k膜220にパターンを形成することができる。キャップ絶縁膜の材料として、SiOCの他に、TEOS(テトラエトキシシラン)、SiC、炭水化シリコン(SiCH)、炭窒化シリコン(SiCN)、SiOCH、およびシラン(SiH)からなる群から選択される少なくとも一種の比誘電率2.5以上の絶縁材料を用いて形成しても構わない。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。
【0023】
図3(c)において、開口部形成工程として、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部150をSiOC膜222とlow−k膜220と下地SiC膜212内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てSiOC膜222の上にレジスト膜が形成された基板200に対し、露出したSiOC膜222とその下層に位置するlow−k膜220を、下地SiC膜212をエッチングストッパとして異方性エッチング法により除去し、その後、下地SiC膜212をエッチングして開口部150を形成すればよい。異方性エッチング法を用いることで、基板200の表面に対し、略垂直に開口部150を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部150を形成すればよい。
【0024】
図4は、図1のフローチャートに対応して実施される工程を表す工程断面図である。
図4では、図1のバリアメタル膜形成工程(S116)からめっき工程(S120)までを示している。それ以降の工程は後述する。
【0025】
図4(a)において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部150及びSiOC膜222表面にバリアメタル材料を用いたバリアメタル膜240を形成する。物理気相成長法(physical vapor deposition:PVD)法の1つであるスパッタ法を用いるスパッタリング装置内でタンタル(Ta)膜の薄膜を例えば膜厚5nm堆積し、バリアメタル膜240を形成する。バリアメタル材料の堆積方法としては、PVD法に限らず、原子層気相成長(atomic layer deposition:ALD法、あるいは、atomic layer chemical vapor deposition:ALCVD法)やCVD法などを用いることができる。PVD法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、Taの他、窒化タンタル(TaN)、チタン(Ti)、タングステン(W)、窒化チタン(TiN)、窒化タングステン(WN)もしくはTaとTaN等これらを組合せて用いた積層膜であっても構わない。
【0026】
図4(b)において、シード膜形成工程として、スパッタ等の物理気相成長(PVD)法により、次の工程である電解めっき工程のカソード極となるCu薄膜をシード膜250としてバリアメタル膜240が形成された開口部150内壁及び基板200表面に堆積(形成)させる。ここでは、シード膜250を例えば膜厚50nm堆積させる。
【0027】
図4(c)において、めっき工程として、シード膜250をカソード極として、電解めっき等の電気化学成長法によりCu膜260の薄膜を開口部150及び基板200表面に堆積させる。ここでは、膜厚800nmのCu膜260を堆積させ、堆積させた後にアニール処理を例えば250℃の温度で30分間行なう。
【0028】
図3,4及び後述するその他の図面では、配線溝となる開口部150は、1つしか図示されていないが、評価のため、実施の形態1では、配線溝としては、幅60nmの微細配線と、幅75μmの幅広配線とを形成した。形成した微細配線の被覆率は、50%以下、言い換えれば、孤立配線或いは被覆率50%までの配線とし、他方の幅広配線の被覆率は、95%以下、言い換えれば、孤立配線或いは被覆率95%までの配線とした。以上説明した各工程を経てCu膜260が堆積したウエハを、比較のため複数枚作製した。
【0029】
図5は、図1のフローチャートに対応して実施される工程を表す工程断面図である。
図5では、図1の裏面研磨工程(S122)から表面研磨工程(S124)までを示している。
【0030】
図5(a)において、裏面研磨工程として、CMP法によって、基板200の裏面のSiN膜202を研磨する。
【0031】
図6は、CMP装置の構成を示す概念図である。
図7は、図6のCMP装置を上面から見た場合のCMP装置の動作を説明するための概念図である。
図6において、研磨装置の一例となるロータリ型のCMP装置では、ターンテーブル520上に配置された研磨布525上に、研磨面を下に向けて基板300をトップリング510が保持する。そして、図示していない供給ノズルから供給される純水にて研磨布525上を流したのち、供給ノズル530から研磨液540を供給する。研磨液を用いた研磨工程が終了後、研磨布525上の研磨液540を図示していない供給ノズルから供給される純水にて流し、置換する。図7に示すように、トップリング510を回転することで基板300を回転させ、ターンテーブル520も回転させる。ターンテーブル520の回転方向先に位置する基板300の手前(図7の540に示す位置)に研磨液540を供給することで、研磨液540が基板300面内に供給される。
【0032】
図8は、図6に示すCMP装置の断面構成を示す概念図である。
研磨布525が貼付されたターンテーブル520を100min−1(rpm)で回転させつつ、基板300を保持したトップリング510により基板300を研磨布525に1.96×10Pa(200gf/cm)の研磨荷重Pで当接させた。トップリング510の回転数は105min−1(rpm)とし、研磨布525上には、供給ノズル530から0.2L/min(200cc/min)の流量で研磨液540を供給した。研磨布525としてはIC1000(RODEL社)を用いた。
【0033】
ここで、裏面研磨時は、純水を流しながら研磨するだけでも構わないが、より好ましくは、裏面研磨用の研磨液として、純水の他に砥粒、特に、樹脂粒子を含むことが望ましい。或いは、純水の他に界面活性剤を含むことが好ましい。さらに好ましくは、裏面研磨用の研磨液として、砥粒と界面活性剤との両方を含むと良い。
【0034】
樹脂粒子の材料としては、ポリメタクリル酸メチル(PMMA)、ポリスチレン、ポリエチレン、ポリエチレングリコール、ポリ酢酸ビニル、ポリブタジエン、ポリイソブチレン、ポリプロピレン、およびポリオキシメチレンを用いることができる。その他、樹脂粒子として、フェノール樹脂、ユリア樹脂、メラミン樹脂、ポリアセタール樹脂、ポリカーボネート樹脂を用いることができる。
【0035】
樹脂粒子を用いた場合のSiNのべた膜研磨速度は5nm/min以下であり、実質的にゼロにすることができる。多層配線を形成する場合、通常、10回以上の金属膜のCMP加工が行われるため、研磨速度は遅くすることで、すべての研磨時に最初に成膜したSiN膜202で金属膜の拡散を防止することができる。研磨速度を遅くしたため、研磨終点検出ではなく、研磨時間により加工を制御すればよい。例えば、60秒以上であれば十分である。さらに、樹脂粒子を用いることで樹脂粒子が砥粒となり、SiN膜202の基準面よりも凸型のもの、すなわち、バリ等に応力集中が生じかかる凸型のものを圧倒的に除去することができる。また、樹脂粒子の官能基により、金属汚染を防止し、膜を親水化させ、研磨したパーティクルの再付着を防止することができる。
【0036】
ここで、砥粒となる研磨粒子は、樹脂粒子に限らず、無機粒子のコロイダルシリカ等であっても構わない。無機粒子でもアルミナ、ヒュームドシリカと異なり、コロイダルシリカは、凸部の除去能力が高く、研磨面となる基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから十分使用可能である。
【0037】
また、界面活性剤としては、アニオンとして、ドデシルベンゼンスルホン酸カリウム、ドデシルベンゼンスルホン酸アンモニウム、ポリカルボン酸アンモニウム(花王:TK−75)、ポリアクリル酸塩、カチオンとして、セチルトリメチルアンモニウムクロライド、ポリマー型カチオン(花王:KD−84)、ノニオンとして、アセチレンジオール系ノニオン(HLB18)、フッ素系ノニオン、ポリビニルピロリドン、ポリビニルアルコール等を用いることができる。界面活性剤はパーティクルの溶解を促したり、裏面材料(ここでは、SiN膜202)に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをするため好適である。
【0038】
図9は、洗浄装置の構成の一例を示す概念図である。
図10は、図9に示す洗浄装置の断面構成を示す概念図である。
裏面研磨後、洗浄工程として、CMP後洗浄プロセスのステップの一部として、図10に示す保持具710にて研磨された研磨面を上にして基板300を保持する。そして、図示しない回転軸の回転により基板300を回転させながら、図9と図10に示す供給口730は上面に向かって供給液740を供給し、図10に示す供給口732は下面に向かって供給液742を供給する。図9と図10に示すように基板300表面は、自転するブラシ750とブラシ752とで挟持されブラシスクラブされる。
【0039】
図11は、別の洗浄装置の構成の一例を示す概念図である。
図9と図10に示したブラシスクラブ洗浄(或いは、ロールブラシ洗浄ともいう)後のリンスプロセスのステップとして、図11において、回転テーブル820上に配置された4つの保持具810にて基板300を保持する。そして、回転軸860の回転により回転テーブル820が回転することで、基板300を回転させながら供給口830から純水840を供給することで、リンス洗浄を行なう。ここでは、上面のみリンス洗浄を行なっているが、両面リンス洗浄しても構わない。
【0040】
図5(b)において、表面研磨工程として、CMP法によって、基板200の表面を研磨して、開口部以外にSiOC膜222の表面に堆積された導電部としての配線層となるCu膜260、シード膜250、及びバリアメタル膜240を研磨除去することにより、平坦化し、図5(b)に表したようなCu配線となる埋め込み構造を形成する。
表面研磨工程においても、研磨条件は研磨液が異なる以外は裏面研磨工程と同一とした。表面研磨用の研磨液は、過硫酸アンモニウム1.5wt%、キナルジン酸0.5wt%、グリシン0.2wt%、コロイダルシリカ0.5wt%、ドデシルベンゼンスルホン酸カリウム0.04wt%、ポリビニルピロリドン0.05wt%をそれぞれ純水に配合し、水酸化カリウム(KOH)でpH9に調整した。そして、研磨は、Cu膜260(シード膜250を含む)とバリアメタル膜240が除去され、キャップ膜であるSiOC膜222が露出するまでのCMP時間に+50%のオーバーポリッシュを行なった。そして、裏面研磨工程と同様、ブラシスクラブ洗浄を行ない、そしてリンス洗浄を行なった。各装置構成は、裏面研磨工程と同様なので、説明を省略する。
【0041】
ここで、Cu膜の研磨時に膜剥がれやスクラッチが生じていないかどうかを確認するため、上述したS120においてCu膜260を堆積させた状態の複数のウエハを用いて、サンプルの加工条件を変えて加工した。条件は以下の通りである。
【0042】
1)サンプル1として、基板200の裏面研磨および裏面洗浄なしで、基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0043】
2)サンプル2として、基板200の裏面を図9,10に示す洗浄装置にて純水によるロールブラシ洗浄(60秒)を行なった後、基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0044】
3)サンプル3として、基板200の裏面研磨用の研磨液として樹脂粒子(母材:PMMA、表面官能基COOH、SOH)1wt%を含む研磨液(界面活性剤なし)を用いて図9,10に示す洗浄装置にてロールブラシ洗浄(60秒)を行なった後、さらに、純水によるロールブラシ洗浄(60秒)を行ない、その後に、基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0045】
4)サンプル4として、基板200の裏面研磨用の研磨液として樹脂粒子(母材:PMMA、表面官能基COOH、SOH)1wt%と界面活性剤(ポリアクリル酸カリウム)0.1wt%を含む研磨液を用いて図9,10に示す洗浄装置にてロールブラシ洗浄(60秒)を行なった後、さらに、純水によるロールブラシ洗浄(60秒)を行ない、その後に、基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0046】
5)サンプル5として、純水を用いて裏面研磨(60秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0047】
6)サンプル6として、基板200の裏面研磨用の研磨液として界面活性剤(セチルトリメチルアンモニウムクロライド)0.05wt%を含む研磨液(砥粒なし)を用いて裏面研磨(60秒)を行い、さらに、純水を用いて裏面研磨(30秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0048】
7)サンプル7として、基板200の裏面研磨用の研磨液としてコロイダルシリカ0.5wt%を含む研磨液(界面活性剤なし)を用いて裏面研磨(60秒)を行い、さらに、純水を用いて裏面研磨(30秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0049】
8)サンプル8として、基板200の裏面研磨用の研磨液として樹脂粒子(母材:PMMA、表面官能基COOH、SOH)1wt%を含む研磨液(界面活性剤なし)を用いて裏面研磨(60秒)を行い、さらに、純水を用いて裏面研磨(30秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0050】
9)サンプル9として、基板200の裏面研磨用の研磨液として樹脂粒子(母材:ポリスチレン、表面官能基NH)1wt%を含む研磨液(界面活性剤なし)を用いて裏面研磨(60秒)を行い、さらに、純水を用いて裏面研磨(30秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0051】
10)サンプル10として、基板200の裏面研磨用の研磨液としてコロイダルシリカ1wt%と界面活性剤(ドデシルベンゼンスルホン酸カリウム)0.1wt%を含む研磨液を用いて裏面研磨(60秒)を行い、さらに、純水を用いて裏面研磨(30秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0052】
11)サンプル11として、基板200の裏面研磨用の研磨液として樹脂粒子(母材:ポリスチレン、表面官能基NH)1wt%と界面活性剤(ポリビニルピロリドン)0.1wt%を含む研磨液を用いて裏面研磨(60秒)を行い、さらに、純水を用いて裏面研磨(30秒)後、純水によるロールブラシ洗浄(60秒)とリンス洗浄をしてから基板200の表面のCu膜260を研磨する表面研磨をおこなった。
【0053】
図12は、膜剥がれとスクラッチ発生の有無の結果を示す図である。
評価は目視で膜剥がれの有無、研磨後のCu膜260上とSiOC膜222絶縁膜上のスクラッチ数をカウントした。膜剥がれは基板200を25枚処理した場合に1枚でも膜剥がれが生じた場合NG(×)と判断した。また、スクラッチは、Cu膜260上、SiOC膜222絶縁膜上を、欠陥検査装置(KLA−TENCOR社製)を用いて検査し、それぞれ合計1cmの領域において、両方足し合わせて10箇所以上で生じている基板200があればNG(×)と判断した。また、使用可能な場合でも、5箇所以上10箇所未満で生じていれば(△)と判断した。1箇所以上5箇所未満で生じていれば(○)と判断した。スクラッチが生じていなければ(◎)と判断した。
【0054】
図12に示すように、サンプル5〜11で、膜剥がれとスクラッチの両方を改善することができた。サンプル2〜4とサンプル5とを比較するとロールブラシ洗浄よりも研磨の方が効果的であることがわかる。また、サンプル5とサンプル8〜11を比較すると裏面研磨を行なう場合でも樹脂粒子を用いた研磨液を用いる方がより効果的であることがわかる。また、サンプル6とサンプル8,9を比較すると界面活性剤より樹脂粒子を用いた研磨液を用いる方がより効果的であることがわかる。また、サンプル7とサンプル8,9を比較すると官能基を持たない無機粒子のコロイダルシリカより官能基を持った樹脂粒子を用いた研磨液を用いる方がより効果的であることがわかる。また、サンプル9とサンプル11を比較すると樹脂粒子にさらに界面活性剤を含んだ研磨液を用いる方がより効果的であることがわかる。
半導体基板の裏面は、搬送時にセラミックやテフロン(登録商標)などのハンガーや、ステージなどと物理的に接触するため、キズによるバリが生じたり、金属やシリコン屑などのパーティクルが付着するが、裏面の洗浄として薬液処理やロールブラシなどでは、バリやパーティクルを除去する能力が備わっていないことがわかる。
【0055】
以上のように、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、多孔質であるがゆえに機械的強度が弱い低誘電率材料上に形成されたCu配線形成時における基板表面の研磨加工時の膜剥がれやスクラッチを防止することができる。
【0056】
なお、裏面のCMPと表面のCMPを行う装置は、既存の装置の搬送プログラムソフトを変更するだけでよく、同一装置、同一研磨テーブル上で行うことができる。また、裏面研磨時には半導体基板表面側の全面に金属膜が形成されていることにより、最終的に形成されるダマシン配線がCMP装置のトップリングに直接触れることがないため、裏面研磨工程時において最終的に形成されるダマシン配線へのダメージを回避することができる。もちろん、裏面研磨液は金属膜のCMP時に影響しないよう配慮する必要がある。ここで、もし、表面研磨後に裏面を研磨する場合、最終的に形成されるダマシン配線がCMP装置のトップリングに直接触れることによるキズ等のダメージが生じないようにするためには、例えば、Resistやポリイミドを表面の保護膜として堆積し、裏面を研磨し、さらに表面保護膜を除去しなければならないため、保護膜の堆積工程と除去工程という2つの工程が増え、スループットの増加はもとより製造コストが高くなる。本実施の形態ではかかる点も回避することができる。
【0057】
そして、次に露光装置におけるチャックエラーの改善具合と、配線寸法70nm、長さ1mの配線の評価を行なった。ここでも上述したS120においてCu膜260を堆積させた状態の複数のウエハを用いて、上述したサンプル条件1〜11で評価した。
【0058】
そして、各サンプル1〜11で加工されたそれぞれのウエハについて、その後、形成されたCu配線の層上にSiCN膜を堆積し、直径70nmのヴィアホールのパターニングのため、露光装置であるステッパーのステージに搬送した。その時のステージのチャックエラーの頻度の比較を行った。ここで、ステッパーは、NSR−S206D(株式会社ニコン製)を用いた。そして、更に2層目のデュアルダマシン構造のCu配線を形成し、配線の歩留まりを評価した。チャックエラーは、基板200を50枚処理した場合に1枚でもチャックエラーが生じた場合NG(×)と判断した。配線の歩留まりは、オープン・ショート歩留まり98%以上で使用可能(○)とした。
【0059】
図13は、チャックエラーの頻度と配線の歩留まりとの結果を示す図である。
図13に示すように、サンプル1〜4では50枚中でチャックエラー6〜8枚とNGであったが、裏面研磨したサンプル5〜11では50枚全てOKであった。
【0060】
そして、配線の歩留まりは、サンプル1〜4では70〜85%でNG(×)であったが、裏面研磨したサンプル5〜11ではオープン・ショート歩留まり98%以上(○)が得られた。すなわち、膜剥がれやスクラッチに有効であったサンプル5〜11では、同様に、チャックエラーや配線の歩留まりでも有効であった。
【0061】
以上のように、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、露光装置におけるチャックエラーを抑制することができる。
【0062】
実施の形態2.
実施の形態1では、半導体装置の製造過程において、導電性材料の一例であるCuを用いた配線形成を行なう工程について重点をおいて説明したが、半導体装置の製造過程において、基板の研磨を行なう工程はこれに限るものではない。実施の形態2では、半導体装置の製造過程において、デバイス部分と配線部分とをつなぐプラグ形成を行なう工程について重点をおいて説明する。
【0063】
以下、図面を用いて、実施の形態2について説明する。
図14は、実施の形態2における半導体装置の製造方法の要部を表すフローチャートである。
図14において、本実施の形態では、SiO膜の薄膜を形成するSiO膜形成工程(S1402)、基板の裏面を研磨する裏面研磨工程(S1404)、SiO膜の薄膜を研磨する表面研磨工程(S1406)、開口部を形成する開口部形成工程(S1408)、バリアメタル膜形成工程(S1410)、W膜の薄膜を形成するW膜形成工程(S1412)、基板の裏面を研磨する裏面研磨工程(S1414)、バリアメタル膜とW膜とを研磨する表面研磨工程(S1416)という一連の工程を実施する。
【0064】
図15は、図14のフローチャートに対応して実施される工程を表す工程断面図である。
図15では、図14のSiO膜形成工程(S1402)から表面研磨工程(S1406)までを示している。それ以降の工程は後述する。
【0065】
図15(a)において、SiO膜形成工程として、デバイス部分が形成された基板200の表面にCVD法によって、例えば、膜厚500nmのSiO膜の薄膜を堆積し、プラグ層の絶縁膜となるSiO膜210を形成する。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。ここで、SiO膜210の薄膜を堆積する場合に、堆積前の基板200の表面が平らであれば好ましいが、例えば、ゲート形成等により基板200の表面が波打っている場合、堆積したSiO膜210の表面も波打ってしまう。そのため、ここでもSiO膜210の表面を平坦化するため研磨することが望ましい。かかる場合もやはり膜剥がれやスクラッチの問題が生じるおそれがある。そこで、実施の形態1と同様、基板200の裏面を研磨することでかかる問題を回避する。
【0066】
図15(b)において、裏面研磨工程として、CMP法によって、基板200の裏面を研磨する。実施の形態1では、Cu配線形成時のCu拡散防止のため基板200の裏面に拡散防止膜となるSiN膜202を形成していたが、プラグ形成までの工程で考えれば、拡散防止膜となるSiN膜202を形成していなくてもよく、直接、基板200となるシリコンウェハの裏面を研磨してもよい。ここで、装置構成、及び研磨条件は、実施の形態1と同様で構わないので説明を省略する。研磨面に生じた凸部の除去能力が高く、基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから、プラグ形成においても研磨液には、実施の形態1と同様の樹脂粒子や、無機粒子のうちのコロイダルシリカを含ませると好適である。基準面の研磨速度を遅くすることで基板200の削りすぎを防止することができる。また、さらに、パーティクルの溶解を促したり、基板200の裏面に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをすることから、プラグ形成においても研磨液には、実施の形態1と同様の界面活性剤を含ませると好適である。そして、裏面研磨後は、純水によるロールブラシ洗浄とリンス洗浄を行なう点は、実施の形態1と同様である。
【0067】
図15(c)において、表面研磨工程として、基板200の表面に形成されたSiO膜210の薄膜を研磨する。ここで、装置構成は、実施の形態1と同様で構わないので説明を省略する。また、研磨条件は、酸化膜を研磨する条件に適宜調整すればよい。SiO膜210を平坦にすることで、後述する工程で堆積させるバリアメタルやWがプラグとして所望する位置とは異なる位置にて凹部に残ることを防止することができる。
【0068】
SiO膜210を研磨する前に、裏面研磨することで、SiO膜210を研磨する場合の膜剥がれやスクラッチを防止することができる。同様に、露光装置におけるチャックエラーを抑制することができる。
【0069】
図16は、図14のフローチャートに対応して実施される工程を表す工程断面図である。
図16では、図14の開口部形成工程(S1408)からW膜形成工程(S1412)までを示している。それ以降の工程は後述する。
【0070】
図16(a)において、開口部形成工程として、リソグラフィー工程とドライエッチング工程でプラグを作製するためのプラグ孔(ホール)構造である開口部152をSiO膜210内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てSiO膜210の上にレジスト膜が形成された基板200に対し、露出したSiO膜210を異方性エッチング法により除去して開口部152を形成すればよい。異方性エッチング法を用いることで、基板200の表面に対し、略垂直に開口部152を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部152を形成すればよい。
【0071】
図16(b)において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部152及びSiO膜210表面にバリアメタル材料を用いたバリアメタル膜となる窒化チタン(TiN)膜214を形成する。物理気相成長法(physical vapor deposition:PVD)法の1つであるスパッタ法を用いるスパッタリング装置内でTiN膜214の薄膜を形成する。バリアメタル材料の堆積方法としては、PVD法に限らず、上述したALD法、ALCVD法、或いはCVD法などを用いることができる。PVD法を用いる場合より被覆率を良くすることができる。
【0072】
図16(c)において、W膜形成工程として、CVD法により、TiN膜214が形成された開口部152内壁及び基板200表面にW膜216の薄膜を堆積(形成)させる。
そして、基板200の表面を研磨して、開口部152以外にSiO膜210の表面に堆積されたW膜216及びTiN膜214を研磨除去することになるが、かかる場合もやはり膜剥がれやスクラッチの問題が生じる。そこで、実施の形態1と同様、基板200の裏面を研磨することでかかる問題を回避する。
【0073】
図17は、図14のフローチャートに対応して実施される工程を表す工程断面図である。
図17では、図14の裏面研磨工程(S1414)から表面研磨工程(S1416)までとその後に形成されるCu配線構造とを示している。
【0074】
図17(a)において、裏面研磨工程として、CMP法によって、基板200の裏面を研磨する。実施の形態1では、Cu配線形成時のCu拡散防止のため基板200の裏面に拡散防止膜となるSiN膜202を形成していたが、プラグ形成までの工程で考えれば、拡散防止膜となるSiN膜202を形成していなくてもよく、直接、基板200となるシリコンウェハの裏面を研磨してもよい。ここで、装置構成、及び研磨条件は、実施の形態1と同様で構わないので説明を省略する。研磨面に生じた凸部の除去能力が高く、基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから、プラグ形成においても研磨液には、実施の形態1と同様の樹脂粒子や、無機粒子のうちのコロイダルシリカを含ませると好適である。基準面の研磨速度を遅くすることで基板200の削りすぎを防止することができる。また、さらに、パーティクルの溶解を促したり、基板200の裏面に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをすることから、プラグ形成においても研磨液には、実施の形態1と同様の界面活性剤を含ませると好適である。そして、裏面研磨後は、純水によるロールブラシ洗浄とリンス洗浄を行なう点は、実施の形態1と同様である。
【0075】
図17(b)において、表面研磨工程として、基板200の表面を研磨して、開口部152以外にSiO膜210の表面に堆積されたW膜216及びTiN膜214を研磨除去して、図17(b)に示すようなプラグを形成する。ここで、装置構成は、実施の形態1と同様で構わないので説明を省略する。また、研磨条件は、W膜216及びTiN膜214を研磨する条件に適宜調整すればよい。
【0076】
そして、その後に図17(c)に示すような配線形成を行なっていけばよい。
【0077】
以上のように、プラグ形成過程においても、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、基板表面の研磨加工時の膜剥がれやスクラッチを防止することができる。同様に、露光装置におけるチャックエラーを抑制することができる。
【0078】
実施の形態3.
実施の形態1では、半導体装置の製造過程において、導電性材料の一例であるCuを用いた配線形成を行なう工程について重点をおいて説明した。そして、実施の形態2では、半導体装置の製造過程において、デバイス部分と配線部分とをつなぐプラグ形成を行なう工程について重点をおいて説明した。しかし、半導体装置の製造過程において、基板の研磨を行なう工程はこれに限るものではない。実施の形態3では、半導体装置の製造過程において、デバイス部分を形成する前提となる素子分離を行なう工程、例えば、ここではSTI構造を形成する工程について重点をおいて説明する。
【0079】
以下、図面を用いて、実施の形態3について説明する。
図18は、実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。
図18において、本実施の形態では、SiO膜の薄膜を形成するSiO膜形成工程(S1802)、シリコン窒化膜(Si膜)の薄膜を形成するSi膜形成工程(S1804)、トレンチを形成するトレンチエッチング工程(S1806)、SiO膜の薄膜を形成するSiO膜形成工程(S1808)、基板の裏面を研磨する裏面研磨工程(S1810)、SiO膜を研磨する表面研磨工程(S1812)という一連の工程を実施する。
【0080】
図19は、図18のフローチャートに対応して実施される工程を表す工程断面図である。
図19では、図18のSiO膜形成工程(S1802)からSiO膜形成工程(S1808)までを示している。それ以降の工程は後述する。
【0081】
図19(a)において、SiO膜形成工程として、基板200の表面に熱酸化によって、SiO膜の薄膜を形成し、トレンチ形成のためマスクとなるSiO膜204を形成する。ここでは、熱酸化によって成膜しているが、その他の方法を用いても構わない。
【0082】
図19(b)において、Si膜形成工程として、SiO膜204表面にCVD法によって、Si膜の薄膜を堆積し、SiO膜204と同様、トレンチ形成のためマスクとなるSi膜206を形成する。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。
【0083】
図19(c)において、トレンチエッチング工程として、リソグラフィー工程とドライエッチング工程でSiO膜204とSi膜206とをマスクとして、トレンチ構造である開口部154を基板200内に形成する。
【0084】
図19(d)において、SiO膜形成工程として、トレンチエッチング工程により形成された開口部154及びSi膜206表面にCVD法によって、SiO膜の薄膜を堆積し、素子分離のための絶縁膜となるSiO膜208を形成する。
そして、基板200の表面を研磨して、開口部154以外に基板200の表面に堆積されたSiO膜208、Si膜206及びSiO膜204を研磨除去することになるが、かかる場合もやはり膜剥がれやスクラッチの問題が生じる。そこで、実施の形態1と同様、基板200の裏面を研磨することでかかる問題を回避する。
【0085】
図20は、図18のフローチャートに対応して実施される工程を表す工程断面図である。
図20では、図18の裏面研磨工程(S1810)から表面研磨工程(S1812)までを示している。
【0086】
図20(a)において、裏面研磨工程として、CMP法によって、基板200の裏面を研磨する。実施の形態1では、Cu配線形成時のCu拡散防止のため基板200の裏面に拡散防止膜となるSiN膜202を形成していたが、STI構造の形成までの工程で考えれば、拡散防止膜となるSiN膜202を形成していなくてもよく、直接、基板200となるシリコンウェハの裏面を研磨してもよい。ここで、装置構成、及び研磨条件は、実施の形態1と同様で構わないので説明を省略する。研磨面に生じた凸部の除去能力が高く、基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから、STI構造の形成においても研磨液には、実施の形態1と同様の樹脂粒子や、無機粒子のうちのコロイダルシリカを含ませると好適である。基準面の研磨速度を遅くすることで基板200の削りすぎを防止することができる。また、さらに、パーティクルの溶解を促したり、基板200の裏面に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをすることから、STI構造の形成においても研磨液には、実施の形態1と同様の界面活性剤を含ませると好適である。そして、裏面研磨後は、純水によるロールブラシ洗浄とリンス洗浄を行なう点は、実施の形態1と同様である。
【0087】
図20(b)において、表面研磨工程として、基板200の表面を研磨して、開口部154以外に基板200の表面に堆積されたSiO膜208、Si膜206及びSiO膜204を研磨除去して、図20(b)に示すようなSTI構造を形成する。ここで、装置構成は、実施の形態1と同様で構わないので説明を省略する。また、研磨条件は、SiO膜208、Si膜206及びSiO膜204を研磨する条件に適宜調整すればよい。
【0088】
そして、その後にデバイス部分を形成し、プラグ、及び配線形成を行なっていけばよい。
【0089】
以上のように、素子分離形成過程においても、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、基板表面の研磨加工時の膜剥がれやスクラッチを防止することができる。同様に、露光装置におけるチャックエラーを抑制することができる。
【0090】
以上の説明において、基板200の裏面研磨後にロールブラシ洗浄とリンス洗浄をおこなってから基板表面研磨を行なっている例を説明したが、これに限るものではない。基板200の裏面研磨工程において、研磨液による裏面研磨の後、純水による裏面研磨を行なうことで、ほとんどのパーティクル等のゴミは除去されているため、かかる純水により基板200が濡れた状態で基板200を反転させ、基板表面研磨を行なっても好適である。基板200が濡れているため、パーティクル等のゴミが基板表面に固着せず、基板表面研磨時に最初に流す純水により基板200表面から除去することができる。また、かかるステップによりCMP装置から外に出す必要もなく、かつ工程数も削減することができる。
【0091】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではなく、その他、図1のフローチャートに示した一連の工程後、デュアルダマシン構造のCu配線をさらに形成して配線を多層化する場合のCuのCMPの際にも、基板表面の研磨加工前に、基板裏面の研磨を行なうことができる。また、上述した各実施の形態のように表面研磨工程の直前に裏面研磨を行なうことがより好ましいが、これに限るものではなく、直前でなくとも表面研磨する前に裏面研磨を行なっていればよい。
【0092】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【0093】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【0094】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【図面の簡単な説明】
【0095】
【図1】実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。
【図2】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図3】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図4】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図5】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図6】CMP装置の構成を示す概念図である。
【図7】図6のCMP装置を上面から見た場合のCMP装置の動作を説明するための概念図である。
【図8】図6に示すCMP装置の断面構成を示す概念図である。
【図9】洗浄装置の構成の一例を示す概念図である。
【図10】図9に示す洗浄装置の断面構成を示す概念図である。
【図11】別の洗浄装置の構成の一例を示す概念図である。
【図12】膜剥がれとスクラッチ発生の有無の結果を示す図である。
【図13】チャックエラーの頻度と配線の歩留まりとの結果を示す図である。
【図14】実施の形態2における半導体装置の製造方法の要部を表すフローチャートである。
【図15】図14のフローチャートに対応して実施される工程を表す工程断面図である。
【図16】図14のフローチャートに対応して実施される工程を表す工程断面図である。
【図17】図14のフローチャートに対応して実施される工程を表す工程断面図である。
【図18】実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。
【図19】図18のフローチャートに対応して実施される工程を表す工程断面図である。
【図20】図18のフローチャートに対応して実施される工程を表す工程断面図である。
【符号の説明】
【0096】
200,300 基板
202 SiN膜
204,208,210 SiO
206 Si
214 TiN膜
216 W膜
220 low−k膜
240 バリアメタル膜
250 シード膜
260 Cu膜
540 研磨液




 

 


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