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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5380(P2007−5380A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−180731(P2005−180731)
出願日 平成17年6月21日(2005.6.21)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 畠山 多生
要約 課題
本発明は、二重ゲート構造を有する不揮発性のメモリセルにおいて、セル電流を減少させることなしに、隣接する浮遊ゲート電極間の容量結合の増加にともなう隣接セル間干渉効果を低減できるようにする。

解決手段
たとえば、p型シリコン基板11の表面部に形成された、素子分離領域14によって画定された複数の素子領域15の上面に、それぞれトンネル酸化膜16を介して、素子領域15と同一幅を有する第1の電荷蓄積層17aと、第1の電荷蓄積層17aよりも幅の狭い第2の電荷蓄積層17bとからなる浮遊ゲート電極17を形成する。これにより、ゲート間絶縁膜19が対応する、隣接する浮遊ゲート電極17間の見かけ上の距離を大きくする構成となっている。
特許請求の範囲
【請求項1】
表面部に、素子分離用溝によって画定された複数の素子領域を有する半導体層と、
前記複数の素子領域上に第1のゲート絶縁膜を介してそれぞれ形成された、前記複数の素子領域のそれぞれと同一幅を有する第1の電荷蓄積層、および、前記第1の電荷蓄積層上にそれぞれ積層された、前記第1の電荷蓄積層よりも幅の狭い第2の電荷蓄積層からなる複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に、第2のゲート絶縁膜を介して形成された制御ゲート電極と、
上面の位置が、前記複数の浮遊ゲート電極における前記第1の電荷蓄積層と前記第2の電荷蓄積層との積層面の位置よりも高くなるようにして、前記素子分離用溝内に埋め込まれた素子分離用絶縁膜と
を具備したことを特徴とする半導体装置。
【請求項2】
前記第2の電荷蓄積層は、選択エピタキシャル成長法により形成されるポリシリコン層からなることを特徴とする請求項1に記載の半導体装置。
【請求項3】
表面部に、素子分離用溝が形成された半導体層と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込んでなる素子分離領域と、
前記素子分離領域によって電気的に分離された複数の素子領域と、
前記複数の素子領域上に、第1のゲート絶縁膜を介してそれぞれ形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に、第2のゲート絶縁膜を介して形成された制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は2層以上の電荷蓄積層を積層してなる積層構造を有し、そのうちの最下層の電荷蓄積層の幅は前記複数の素子領域のそれぞれの幅と同一であり、上層の電荷蓄積層の幅は前記最下層の電荷蓄積層の幅よりも狭く、
前記素子分離用絶縁膜は、その上面の位置が、前記複数の浮遊ゲート電極における前記最下層の電荷蓄積層の上面の位置よりも上方に位置することを特徴とする半導体装置。
【請求項4】
前記上層の電荷蓄積層は、選択エピタキシャル成長法により形成されるポリシリコン層からなることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記素子分離用溝は第1の方向に並行して設けられ、
前記制御ゲート電極は、前記素子分離用溝に直交する第2の方向の、前記複数の浮遊ゲート電極上に連続的に設けられており、
前記第1の方向に所定個の不揮発性メモリセルが直列に接続されて、NAND型のメモリセルアレイを構成することを特徴とする請求項1または3に記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置に関するもので、特に、二重(積層)ゲート構造のMOS(Metal Oxide Semiconductor)トランジスタによりメモリセルが構成されてなる、フラッシュメモリ(EEPROM:Electrically Erasable and Programmable Read Only Memory)などの不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
近年、電気的にデータの書き換え(書き込みおよび消去)が可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュEEPROMがよく知られている。フラッシュEEPROMの場合、シリコン基板とコントロールゲートとの間にフローティングゲートを設けた、いわゆる二重ゲート構造を有するMOSトランジスタ構造のメモリセルが用いられている。
【0003】
さて、フラッシュEEPROMなどの不揮発性の半導体記憶装置においては、ビット線方向に隣接するメモリセル間の距離が短くなると、隣接するフローティングゲート間の容量結合の増加にともなって隣接セル間干渉効果が発生するという問題がある。これは、メモリセルにおける書き込み消去特性など、セル特性の劣化を引き起こす。
【0004】
この問題を解決する方法として、メモリセルのデザインピッチは変えずに、フローティングゲートのビット線方向の幅だけを細くし、隣接するメモリセル間の距離を稼ぐことが考えられる。しかしながら、フローティングゲートの幅だけを細くすると、トンネル酸化膜を介して、シリコン基板と接するフローティングゲートの断面積が小さくなるため、セル電流の減少が懸念される。つまり、この方法の場合には、隣接セル間干渉効果によるセル特性の劣化の問題は解決できるものの、セル電流の減少がセル特性の劣化を引き起こす新たな原因になるという問題があった。
【0005】
このような問題は、今後、90nm以下のデザインルールが適用される次世代メモリや多値データを記憶する多値メモリのような、高密度で、大容量のNAND型フラッシュEEPROMなどにおいて、特に顕著となる。
【0006】
上記したように、不揮発性半導体記憶装置は、益々、微細化により隣接するメモリセル間の距離が短くなる傾向にあり、セル電流を減少させることなしに、隣接するフローティングゲート間の容量結合の増加にともなう隣接セル間干渉効果を低減でき、微細化にともなうセル特性の劣化を回避することが可能な技術が求められていた。
【0007】
なお、隣接するフローティングゲート間の容量結合の増加を抑えるために、メモリセル間に設けられた素子分離絶縁膜に凹部を形成し、この凹部内にコントロールゲート線(ワード線)を形成する方法が既に提案されている。その中で、素子分離溝の幅が狭くなっても、素子分離絶縁膜の凹部内にコントロールゲート線を確実に形成することができ、フローティングゲート間の容量結合を効果的に抑制できるようにしたものがある(たとえば、特許文献1参照)。この先行例においては、フローティングゲートが単層の膜により均一の幅を有して形成され、コントロールゲート線が素子分離絶縁膜の深部にまで延在されている。
【特許文献1】特開2005−85996
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、上記の問題点を解決すべくなされたもので、セル電流を減少させることなしに、隣接する浮遊ゲート電極間の容量結合の増加にともなう隣接セル間干渉効果を低減でき、微細化にともなうセル特性の劣化を回避することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0009】
本願発明の一態様によれば、表面部に、素子分離用溝によって画定された複数の素子領域を有する半導体層と、前記複数の素子領域上に第1のゲート絶縁膜を介してそれぞれ形成された、前記複数の素子領域のそれぞれと同一幅を有する第1の電荷蓄積層、および、前記第1の電荷蓄積層上にそれぞれ積層された、前記第1の電荷蓄積層よりも幅の狭い第2の電荷蓄積層からなる複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上に、第2のゲート絶縁膜を介して形成された制御ゲート電極と、上面の位置が、前記複数の浮遊ゲート電極における前記第1の電荷蓄積層と前記第2の電荷蓄積層との積層面の位置よりも高くなるようにして、前記素子分離用溝内に埋め込まれた素子分離用絶縁膜とを具備したことを特徴とする半導体装置が提供される。
【0010】
また、本願発明の一態様によれば、表面部に、素子分離用溝が形成された半導体層と、前記素子分離用溝内に素子分離用絶縁膜を埋め込んでなる素子分離領域と、前記素子分離領域によって電気的に分離された複数の素子領域と、前記複数の素子領域上に、第1のゲート絶縁膜を介してそれぞれ形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上に、第2のゲート絶縁膜を介して形成された制御ゲート電極とを具備し、前記複数の浮遊ゲート電極は2層以上の電荷蓄積層を積層してなる積層構造を有し、そのうちの最下層の電荷蓄積層の幅は前記複数の素子領域のそれぞれの幅と同一であり、上層の電荷蓄積層の幅は前記最下層の電荷蓄積層の幅よりも狭く、前記素子分離用絶縁膜は、その上面の位置が、前記複数の浮遊ゲート電極における前記最下層の電荷蓄積層の上面の位置よりも上方に位置することを特徴とする半導体装置が提供される。
【発明の効果】
【0011】
上記の構成により、隣接するメモリセル間の、見かけ上の距離を広げることが可能となる結果、セル電流を減少させることなしに、隣接する浮遊ゲート電極間の容量結合の増加にともなう隣接セル間干渉効果を低減でき、微細化にともなうセル特性の劣化を回避することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0013】
[第1の実施形態]
図1は、本発明の第1の実施形態にしたがった半導体装置の基本構成を示すものである。ここでは、NAND型フラッシュEEPROMなどの二重ゲート構造を有する不揮発性半導体記憶装置のメモリセルを例に、その構造について説明する。なお、同図(a)は平面図であり、同図(b)は図(a)の1b−1b線に沿う断面図である。
【0014】
たとえば、半導体層としてのp型シリコン基板(あるいは、pウェル)11の表面部には、複数の素子分離用溝であるトレンチ12が形成されている。各トレンチ12は、第1の方向に並行して設けられている。各トレンチ12内には、素子分離用絶縁膜(たとえば、シリコン酸化膜(以下、SiO2 膜と略記する))13が埋め込まれている。これにより、後述する素子領域の相互を電気的に分離する、STI(Shallow Trench Isolation)構造の素子分離領域14が形成されている。
【0015】
一方、p型シリコン基板11の表面部には、上記トレンチ12によって画定された複数の素子領域15が形成されている。チャネル領域となる素子領域15の上面には、それぞれ、トンネル酸化膜(第1のゲート絶縁膜)16を介して、浮遊ゲート電極(フローティングゲート)17が形成されている。トンネル酸化膜16は、たとえば150オングストローム以下の膜厚を有するSiO2 膜により形成されている。
【0016】
本実施形態の場合、上記浮遊ゲート電極17は、第1の電荷蓄積層(最下層の電荷蓄積層)17aおよび第2の電荷蓄積層(上層の電荷蓄積層)17bからなる、2層以上の電荷蓄積層を積層してなる積層構造を有して構成されている。また、第1の電荷蓄積層17aは、上記第1の方向と直交する第2の方向(ワード線方向)の幅が、素子領域15のそれぞれとほぼ同一の幅を有して形成されている。これに対し、上記第1の電荷蓄積層17a上に積層された第2の電荷蓄積層17bは、第2の方向の幅が、上記第1の電荷蓄積層17aの幅よりも狭くなっている。
【0017】
ここで、上記素子分離用絶縁膜13は、その上面が、上記第1の電荷蓄積層17aの上面(第1の電荷蓄積層17aと第2の電荷蓄積層17bとの積層面)よりも上方に位置している。また、上記第2の電荷蓄積層17bを除く、上記第1の電荷蓄積層17aの上部には、上記素子分離用絶縁膜13の上面に一致する高さを有して、たとえばTEOS(Tetra Ethoxy Silane)膜18が設けられている。そして、これら素子分離用絶縁膜13、TEOS膜18、および、第2の電荷蓄積層17bの上部には、それぞれ、第2のゲート絶縁膜であるゲート間絶縁膜(インターポリ絶縁膜)19を介して、制御ゲート電極20が形成されている。この制御ゲート電極20は、第2の方向に隣接する、複数の浮遊ゲート電極17上に連続して設けられてワード線となる。
【0018】
上記浮遊ゲート電極17および上記制御ゲート電極20は、たとえば図1(a)に示すように、第1の方向の端面が垂直方向に一致するように、それぞれ自己整合的に加工されている。また、上記制御ゲート電極20の相互間に対応する上記素子領域15の表面部にはそれぞれn型拡散層21が形成されて、複数のメモリセルMCがマトリクス状に配置されている。
【0019】
上記した構成によれば、隣接する浮遊ゲート電極17間において、第1の電荷蓄積層17aの相互間の距離は従来のままで、ゲート間絶縁膜19が対応する、第2の電荷蓄積層17bの相互間の距離を、見かけ上、長くすることが可能となる。よって、セル電流を、素子領域15のデザインピッチにより決定される従来と同様の値に保ちつつ、隣接する浮遊ゲート電極17間の容量結合の増加にともなう隣接セル間干渉効果を大幅に低減させることができ、メモリセルMCの動作や書き込み消去特性などといった、微細化にともなうセル特性の劣化を容易に回避することが可能となる。
【0020】
なお、このようなメモリセル構造を有する不揮発性半導体記憶装置において、NAND型フラッシュEEPROMを構成する場合には、第1の方向に直列に接続された所定個(たとえば、16個)のメモリセル列の、その一端が選択トランジスタを介してビット線に接続され、他端が選択トランジスタを介してソース線に接続されることになる。
【0021】
以下に、図2〜図6を参照して、上記した構成の不揮発性半導体記憶装置(メモリセル構造)を得るための、製造方法について説明する。ここでは、ゲート先作り技術を用いた場合を例に説明する。なお、図2〜図6は、いずれも図1(b)に対応する断面図である。
【0022】
まず、p型シリコン基板(あるいは、pウェル)11の表面上に、トンネル酸化膜16を形成した後、第1の電荷蓄積層17aとなる、不純物がドープされたポリシリコン層をCVD(Chemical Vapour Deposition)法により堆積させる。次いで、上記第1の電荷蓄積層17a上に、これら第1の電荷蓄積層17aおよびトンネル酸化膜16を加工するためのマスク材31を形成する。マスク材31としては、上記ポリシリコン層や後述するHDP(High Density Plasma)膜との間に十分な選択比が得られる材料、たとえばシリコン窒化膜(以下、SiN膜と略記する)が用いられる。次いで、上記マスク材31をマスクに、第1の電荷蓄積層17a、トンネル酸化膜16、および、p型シリコン基板11を自己整合的に加工して、トレンチ12および素子領域15を形成する(以上、図2参照)。
【0023】
次に、トレンチ12の側壁部分および第1の電荷蓄積層17aの側壁部分を必要に応じて酸化した後、素子分離用絶縁膜13となるHDP膜を全面に堆積させて、上記トレンチ12内を完全に埋め込む。次いで、HDP膜の上面を、上記マスク材31をストッパに、CMP(Chemical Mechanical Polishing)法などにより平坦化させる。その後、たとえばホットリン酸により上記マスク材31を除去する(以上、図3参照)。
【0024】
次に、マスク材31が除去された第1の電荷蓄積層17aの上部に、カバレジのよい、たとえばTEOS膜18をデポする。そして、第1の電荷蓄積層17aの上面が露出するまで、TEOS膜18の一部を選択的にエッチングバックし、素子分離用絶縁膜13の側壁部分にのみ、TEOS膜18を残存させる(以上、図4参照)。
【0025】
次に、第1の電荷蓄積層17aの露出面上に、第2の電荷蓄積層17bとなる不純物がドープされたポリシリコン層を、たとえば選択エピタキシャル成長法により成長させる。その後、HDP膜の上面と一致するように、第2の電荷蓄積層17bとなるポリシリコン層の上面を、CMP法などにより平坦化させる。これにより、2層のポリシリコン層(第1および第2の電荷蓄積層17a,17b)からなり、2層目のポリシリコン層の側面が1層目のポリシリコン層の側面よりも内側にある、積層構造の浮遊ゲート電極17が形成される(以上、図5参照)。
【0026】
次に、ポリシシコン層との間に十分な選択比が得られ、かつ、TEOS膜18およびHDP膜を同程度にエッチングできるエッチング材料を用いて、TEOS膜18およびHDP膜をエッチングする。この場合、HDP膜の上面が、第1の電荷蓄積層17aの上面よりも高い位置となるように、TEOS膜18およびHDP膜を一緒にエッチングする(以上、図6参照)。
【0027】
次に、ゲート間絶縁膜(たとえば、ONO膜)19を全面にデポした後、さらに、制御ゲート電極20のゲート加工を自己整合的に行う。そして、制御ゲート電極20の相互間に対応する素子領域15の表面部に、それぞれn型拡散層21の形成を行うことによって、図1に示したメモリセル構造を有する不揮発性半導体記憶装置が完成する。
【0028】
上記したように、第1の電荷蓄積層17aと第2の電荷蓄積層17bとからなる積層構造を有する浮遊ゲート電極17の、第2の電荷蓄積層17bの第2の方向の幅を、第1の電荷蓄積層17aの幅よりも狭くなるようにしている。また、素子分離用絶縁膜13の上面が、第1の電荷蓄積層17aの上面よりも上方に位置するようにしている。これにより、第1の電荷蓄積層17aの幅は従来のデザインピッチそのままに、素子分離用絶縁膜13上のゲート間絶縁膜19が対応する、制御ゲート電極20に沿う第2の方向に隣接するメモリセルMC間の見かけ上の距離を広げることが可能となる。したがって、微細化によって浮遊ゲート電極17間の距離が短くなったとしても、セル電流を減少させることなしに、隣接する浮遊ゲート電極17間の容量結合の増加にともなう隣接セル間干渉効果を効果的に低減でき、微細化にともなうセル特性の劣化を改善することが容易に可能となるものである。
【0029】
なお、上記した第1の実施形態においては、第2の電荷蓄積層17bとなるポリシリコン層を、選択エピタキシャル成長法により成長させるようにした場合を例に説明した。これに限らず、たとえばCVD法などにより形成することも可能である。
【0030】
また、ゲート先作り技術により製造される不揮発性半導体記憶装置に限らず、たとえば、ゲート後作り技術により製造される不揮発性半導体記憶装置にも同様に適用することが可能である。
【0031】
また、積層構造を有する浮遊ゲート電極17としては、第1の電荷蓄積層17aと第2の電荷蓄積層17bとからなる二層構造に限らず、たとえば2層以上の電荷蓄積層を積層してなる構造のものであってもよい。その場合、2層以上の電荷蓄積層のうち、最下層の電荷蓄積層の幅は素子領域の幅と同一とし、たとえば、上層の各電荷蓄積層の幅を最下層の電荷蓄積層の幅よりも徐々に狭くなるようにすればよい。
【0032】
さらには、NAND型フラッシュEEPROMに限らず、たとえばNOR型やAND型などといった、二重ゲート構造を有するMOSトランジスタ構造のメモリセルを備える各種の不揮発性半導体記憶装置に適用できる。
【0033】
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0034】
【図1】本発明の第1の実施形態にしたがった不揮発性半導体記憶装置のメモリセル構造を示す構成図。
【図2】図1の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図3】図1の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図4】図1の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図5】図1の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図6】図1の不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【符号の説明】
【0035】
11…p型シリコン基板(あるいは、pウェル)、12…トレンチ、13…素子分離用絶縁膜、14…素子分離領域、15…素子領域、16…トンネル酸化膜、17…浮遊ゲート電極、17a…第1の電荷蓄積層、17b…第2の電荷蓄積層、18…TEOS膜、19…ゲート間絶縁膜、20…制御ゲート電極、21…n型拡散層、31…マスク材。




 

 


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