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発明の名称 メモリ装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12950(P2007−12950A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−193230(P2005−193230)
出願日 平成17年7月1日(2005.7.1)
代理人 【識別番号】100113859
【弁理士】
【氏名又は名称】板垣 孝夫
発明者 村久木 康夫 / 三木 隆
要約 課題
セルプレート固定型のFeRAMメモリ装置において、ストレージノードのリセットを行うリセットトランジスタのRES_N(ソース線)を、低抵抗とするメモリ装置を提供することを目的とする。

解決手段
メモリセル101は、強誘電体容量と、メモリセル選択を行う第1のMOSトランジスタと、ストレージノードのリセットを行うリセットトランジスタである第2のMOSトランジスタから構成され、第2のMOSトランジスタのRES_N(ソース線)(不純物活性化領域)への電位供給を、強誘電体容量の上部電極以下の導電層である不純物活性化領域と、ビット線BLを構成するビット線形成配線層の2つの導電層で行う構成とする。この構成によれば、RES_N(ソース線)への電位供給が、低抵抗で可能となり、安定動作が可能になる。
特許請求の範囲
【請求項1】
シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、
前記第二の接続手段の第二の電極への電位供給は、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される2つ以上の導電層によって行われること
を特徴とするメモリ装置。
【請求項2】
シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、
前記メモリアレイを包含するバリア膜を備え、
前記第二の接続手段の第二の電極への電位供給は、前記バリア膜以下の下層に配置される2つ以上の導電層によって行われること
を特徴とするメモリ装置。
【請求項3】
前記メモリアレイに、情報の記憶には使用しない第二の情報記憶素子を設けること
を特徴とする請求項1または請求項2に記載のメモリ装置。
【請求項4】
前記2つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であること
を特徴とする請求項1または請求項2に記載のメモリ装置。
【請求項5】
前記2つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であり、前記ビット線とほぼ同一形状で、かつほぼ同一間隔で形成されていること
を特徴とする請求項1または請求項2に記載のメモリ装置。
【請求項6】
前記2つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であること
を特徴とする請求項1または請求項2に記載のメモリ装置。
【請求項7】
前記2つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であり、前記情報記憶素子の第二の電極とほぼ同一形状で、かつほぼ同一の間隔で形成されていること
を特徴とする請求項1または請求項2に記載のメモリ装置。
【請求項8】
シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、
同一の前記ワード線に接続される2つ以上のメモリセルの第二の接続手段の第二の電極が、連続した形状の第一の導電層で接続されるメモリセル群を、複数備える構成とすること
を特徴とするメモリ装置。
【請求項9】
前記第一の導電層への電位供給は、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される1つ以上の導電層によって行われること
を特徴とする請求項8に記載のメモリ装置。
【請求項10】
前記メモリセルアレイを包含する形状のバリア膜を備え、前記第一の導電層の電位固定は、前記バリア膜以下の下層に配置される1つ以上の導電層によって行われること
を特徴とする請求項8記載のメモリ装置。
【請求項11】
情報の記憶には使用しない第二の情報記憶素子を備えるダミーメモリセルを備え、前記連続した形状が前記ダミーメモリセル内で分断されること
を特徴とする請求項8記載のメモリ装置。
【請求項12】
前記第一の情報記憶素子が、強誘電体容量であること
を特徴とする請求項1または請求項2または請求項8に記載のメモリ装置。
【請求項13】
前記バリア膜は、メタル配線層の拡散工程における前記第一の情報記憶素子の特性劣化を防ぐバリア膜であること
を特徴とする請求項2または請求項8に記載のメモリ装置。
【請求項14】
前記第一の接続手段が、MOSトランジスタであること
を特徴とする請求項1または請求項2または請求項8に記載のメモリ装置。
【請求項15】
前記第二の接続手段が、MOSトランジスタであること
を特徴とする請求項1または請求項2または請求項8に記載のメモリ装置。
【請求項16】
前記第二の接続手段が、抵抗素子であること
を特徴とする請求項1または請求項2または請求項8に記載のメモリ装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置(メモリ装置)、特に強誘電体を搭載した半導体記憶装置に関するものである。
【背景技術】
【0002】
近年、強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発性にする半導体記憶装置が知られている。この半導体記憶装置は、強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が0になった際にも強誘電体には残留分極が残り、これを利用して不揮発性データの記憶を行うものである。
【0003】
このような強誘電体を搭載した従来のFe(ferroelectic)RAMのメモリセルの構成、読み出し、書き込み手法が、例えば特許文献1で開示されている。
【特許文献1】特許第2723386号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の半導体記憶装置では、メモリアレイのレイアウト(配置)構成について言及されておらず、メモリアレイをレイアウトする場合、以下のような課題がある。
【0005】
図28に従来の構成を示す。2801がメモリセルである。図29に図28のa2801-a2801’断面を示す。図30にメモリセル2801の回路図を示す。
メモリセル2801は、通常のメモリセルであり、図30に示すように、シリコン基板上に形成された、強誘電体容量601(第一の情報記憶素子の一例)と、メモリセル選択を行う第1のMOSトランジスタ602(第一の接続手段の一例)と、ストレージノードをRES_N(ソース線)に接続制御するリセットトランジスタである第2のMOSトランジスタ603(第二の接続手段の一例)から構成され、不純物活性化領域ODにより接続されている。そして、このようなメモリセル2801が行列状に配列されることによりメモリアレイ(メモリセルアレイ)が形成されている。
【0006】
強誘電体容量601は、強誘電体容量上部電極FQ(第一の情報記憶素子の第二の電極)と強誘導体FEと強誘電体容量下部電極SS(第一の情報記憶素子の第一の電極)から構成され、強誘電体容量上部電極FQがCP(セルプレート線)に接続されている。
【0007】
また第1のMOSトランジスタ602のゲート電極PSは、WL(ワード線)に接続され、一方の不純物活性化領域OD(第一の接続手段の第二の電極)は、ビット線コンタクトCBを介してビット線形成配線層MO、すなわちBL(ビット線)に接続されている。
【0008】
また、第2のMOSトランジスタ603のゲート電極PSは、RES(ストレージノードリセット信号線)に接続され、一方の不純物活性化領域OD(第一の接続手段の第二の電極)はRES_N(ソース線)に接続されている。またRES_N(ソース線)が、不純物活性化領域ODにより形成されている。
【0009】
また強誘電体容量下部電極SSに接続される強誘電体容量コンタクトCSの下層の不純物活性化領域ODが、第1のMOSトランジスタ602の他方の不純物活性化領域(第一の接続手段の第一の電極)と第2のMOSトランジスタ603の他方の不純物活性化領域OD(第二の接続手段の第一の電極)を形成し(第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極および第二の接続手段の第一の電極がそれぞれ互いに接続し)、ストレージノードを形成している。
【0010】
上記FeRAMのメモリセルは、スタンバイ状態では、CP(セルプレート線)はVCP{=VCC(電源電位)/2}の電位に、RES_N(ソース線)はVCPの電位に、BL(ビット線)はVCPの電位に、WL(ワード線)はVSS(接地電位)のレベルに、RES(ストレージノードリセット信号線)はVPP(VCCより高い電位)のレベルに電位が固定され、よって、強誘電体容量601の上部電極FQと下部電極SSの電位差がなくなるためデータが保持される。しかし、RES_N(ソース線)は不純物活性化領域ODでレイアウトされるため、メモリアレイ内部のRES_N(ソース線)が高抵抗になる(図28中A点)。このため、VCPが電位変動を起こした場合、強誘電体容量601の上部電極FQと下部電極SSの電位差が発生しデータ破壊が起きる課題(課題1)がある。
【0011】
また、所望の抵抗以下になるようにRES_N(ソース線)をメタル配線で裏打ちを行う方法がある。この構成を図31に示す。3001がメモリセルである。図32に図31のA3001-A3001’断面を示す。図33に図31のB3001-B3001’断面を示す。
【0012】
図33に示すように、RES_N(ソース線)を形成する不純物活性化領域ODに、コンタクトCWを介して第1メタル配線層M1を接続している。
この構成では、メモリセル群1とメモリセル群2との間に第1メタル配線層M1が配置され、メモリセル群1とメモリセル群2との間でメモリセル配置の周期性が損なわれる。このため、少なくともメモリセル群1とメモリセル群2の特性に悪影響を及ぼす課題(課題2)がある。
【0013】
さらにメモリアレイを包含するバリア膜が配置されるメモリ装置を図34に示す。3301がメモリセルである。図34のA3301-A3301’断面を図35に示す。図34のB3301-B3301’断面を図36に示す。
【0014】
第1メタル配線層M1を挟んで、メモリセルの上方にバリア膜HBが配置されている。
この構成においては、バリア膜HB間のセパレーション(図34中L4)及びバリア膜HB端部からメモリセルまでのオーバーラップ(図34中L3)が必要となるためレイアウト面積の増大がさけられないという課題(課題3)がある。また、RES_N(ソース線)を構成する不純物活性化領域ODの周辺長および面積が大きくなるため、ジャンクションリークの増加、もしくは該不純物活性化領域ODで構成するトランジスタ特性の悪化が引き起こされる課題(課題4)がある。
【0015】
そこで、本発明は、上記課題1〜課題4を解決できる半導体記憶装置を提供することを目的としたものである。
【課題を解決するための手段】
【0016】
上記課題を解決するために、本発明のメモリ装置は、シリコン基板上に形成された、少なくとも第一と第二の電極を備える第一の情報記憶素子、少なくとも第一と第二の電極を備える第一の接続手段、および少なくとも第一と第二の電極を備える第二の接続手段を有し、前記第一の情報記憶素子の第一の電極、第一の接続手段の第一の電極、および第二の接続手段の第一の電極が不純物活性領域により互いに接続され、前記第一の接続手段の第二の電極はワード線により選択的にビット線に接続されるメモリセルが行列状に配列されたメモリアレイを設けたメモリ装置であって、前記第二の接続手段の第二の電極への電位供給は、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される2つ以上の導電層によって行われることを特徴とするものである。
【0017】
また本発明のメモリ装置は、前記メモリアレイを包含するバリア膜を備え、前記第二の接続手段の第二の電極への電位供給は、前記バリア膜以下の下層に配置される2つ以上の導電層によって行われることを特徴とするものである。
【0018】
また本発明のメモリ装置は、前記メモリアレイに、情報の記憶には使用しない第二の情報記憶素子を設けることを特徴とするものである。
また本発明のメモリ装置は、前記2つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であることを特徴とするものである。
【0019】
また本発明のメモリ装置は、前記2つ以上の導電層のひとつが、前記ビット線を構成する導電層と同一の導電層であり、前記ビット線とほぼ同一形状で、かつほぼ同一の間隔で形成されていることを特徴とするものである。
【0020】
また本発明のメモリ装置は、前記2つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であることを特徴とするものである。
また本発明のメモリ装置は、前記2つ以上の導電層のひとつが、前記第一の情報記憶素子の第二の電極を構成する導電層と同一の導電層であり、前記情報記憶素子の第二の電極とほぼ同一形状で、かつほぼ同一の間隔で形成されていることを特徴とするものである。
【0021】
また本発明のメモリ装置は、同一の前記ワード線に接続される2つ以上のメモリセルの第二の接続手段の第二の電極が、連続した形状の第一の導電層で接続されるメモリセル群を、複数備える構成とすることを特徴とするものである。
【0022】
また本発明のメモリ装置は、前記第一の導電層への電位供給を、前記第一の情報記憶素子の第一の電極あるいは第二の電極以下の下層に配置される1つ以上の導電層によって行うことを特徴とするものである。
【0023】
また本発明のメモリ装置は、前記メモリアレイを包含する形状のバリア膜を備え、前記第一の導電層の電位固定を、前記バリア膜以下の下層に配置される1つ以上の導電層によって行うことを特徴とするものである。
【0024】
また本発明のメモリ装置は、情報の記憶には使用しない第二の情報記憶素子を備えるダミーメモリセルを備え、前記連続した形状が前記ダミーメモリセル内で分断されることを特徴とするものである。
【0025】
また本発明のメモリ装置は、前記第一の情報記憶素子が、強誘電体容量であることを特徴とするものである。
また本発明のメモリ装置は、前記バリア膜は、メタル配線層の拡散工程における前記第一の情報記憶素子の特性劣化を防ぐバリア膜であることを特徴とするものである。
【0026】
また本発明のメモリ装置は、前記第一の接続手段が、MOSトランジスタであることを特徴とするものである。
また本発明のメモリ装置は、前記第二の接続手段が、MOSトランジスタであることを特徴とするものである。
【0027】
また本発明のメモリ装置は、前記第二の接続手段が、抵抗素子であることを特徴とするものである。
【発明の効果】
【0028】
本発明のメモリ装置は、第二の接続手段の第二の電極への電位供給を低抵抗、小面積で行うことが可能で、メモリアレイの形状の周期性を最大限に保持でき、高集積、高歩留まりで、安定動作が可能なメモリ装置を提供することができる、という効果を有している。
【発明を実施するための最良の形態】
【0029】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、図28〜図36を参照しながら説明した構成と同一の構成には同一の符号を付して説明を省略する。
[実施の形態1]
以下、本発明の実施の形態1について、図1から図6を参照しながら説明する。この実施の形態1は、請求項1、3、4、5、12,14,15に記載のメモリ装置を実現する。
【0030】
図1は本発明の実施の形態1によるメモリ装置の平面図であり、図1中のA101−A101’断面、A102−A102’断面、B101−B101’断面、B102−B102’断面をそれぞれ、図2、3、4、5に示す。
【0031】
図1の101は通常のメモリセルで、図30により説明したメモリセル2801と同一の構成をしており、1つの強誘電体容量601と2つのMOSトランジスタ602,603から構成される。また図1の102と103はメモリセル101をアレイ配置したメモリアレイである。
【0032】
図1の105は情報の記憶は行わないダミーメモリセルであり、1つの強誘電体容量と2つのMOSトランジスタから構成される。このダミーメモリセル105の回路図を図6に示す。図6において701は強誘電体ダミー容量で、702と703はMOSトランジスタである。
【0033】
このダミーメモリセル105は、通常のメモリセル101と同一の構成であるが、図3にも示すように、第1のMOSトランジスタ702の一方の不純物活性化領域OD(第一の接続手段の第二の電極)が、ビット線形成配線層MO、すなわちBL(ビット線)に接続されてなく、情報記憶を行わない強誘電体ダミー容量701が備えられた構成となっている。
【0034】
図5において、ST1は、メモリセル101およびダミーメモリセル105間を絶縁分離する素子分離領域である。
またダミーメモリセル105に配置されるビット線形成配線層MOは、RES_N(ソース線)の電位にメモリアレイ外部で接続され、ダミーメモリセル105内のRES_N(ソース線)の電位の不純物活性化領域ODにビット線コンタクトCBで接続されている(図1、図3および図4参照)。すなわち、ダミーメモリセル105内のRES_N(ソース線)の電位がBL(ビット線)の電位とされ、アレイ内部のRES_N(ソース線)の電位(不純物活性化領域ODの電位)の固定が強化されている。
【0035】
このように、ダミーメモリセル105の第2のMOSトランジスタ703への電位供給を、強誘電体容量701の上部電極FQ以下の導電層である不純物活性化領域ODと、ビット線BLを構成するビット線形成配線層MOの2つの導電層で行う構成とされており、RES_N(ソース線)への電位供給が、低抵抗で可能となり安定動作が可能となっている。
【0036】
また、図3に示すように、ダミーメモリセル105内のRES_N(ソース線)の電位供給に用いるビット線形成配線層MO形状を、他のメモリセル101のビット線形成配線層MO形状(ビット線BL)とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、ビット線形成配線層MO形状(ビット線BL)の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、ビット線BLの断線や短絡を防ぎ歩留まりを改善できる。
【0037】
また、図1および図3に示すように、ダミーメモリセル105内には通常のメモリセル101と同一形状の強誘電体FE、上部電極FQ、下部電極SS、強誘導体容量コンタクトCSからなる強誘電体ダミー容量701を備えるため、強誘電体容量601,701の形状の周期性を維持することができ、周期性が崩れることによる強誘電体容量601への特性劣化や形状異常を回避でき、メモリセル101の特性への悪影響を回避できる。
[実施の形態2]
以下、本発明の実施の形態2について、図7から図11を参照しながら説明する。この実施の形態2は、請求項1、6、7記載の発明によるメモリ装置を実現する。
【0038】
図7は実施の形態2におけるメモリ装置の平面図であり、図7中のA801−A801’断面、A802−A802’断面、B801−B801’断面、B802−B802’断面を、それぞれ図8、9、10、11に示す。
【0039】
図7の801は、上記メモリセル101と同一の通常のメモリセルであり、図7の802と803は、メモリセル801をアレイ配置したメモリアレイである。
また図7の805は、情報の記憶は行わないダミーメモリセルであり、図12に示すように、2つのMOSトランジスタ3602,3603から構成されている。なお、強誘電体ダミー容量は備えていない。
【0040】
図7のダミーメモリセル805に配置されるビット線形成配線層MOはRES_N(ソース線)にメモリアレイ外部で接続され、ダミーメモリセル805内のRES_N(ソース線)電位の不純物活性化領域ODにビット線コンタクトCBで接続されている(図7、図9および図10を参照)。また図7のダミーメモリセル805に配置される強誘導体容量上部電極FQの導電層はRES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル805内のRES_N(ソース線)電位の不純物活性化領域ODに強誘導体容量コンタクトCSで接続される(図7、図9および図11を参照)。
【0041】
このように、ダミーメモリセル805の第2のMOSトランジスタ3603への電位供給を、強誘電体容量の上部電極FQ以下の導電層である不純物活性化領域ODと、BL(ビット線)を構成するビット線形成配線層MOと、CP(セルプレート線)を構成する強誘電体容量の上部電極(第一の情報記憶素子の第二電極)FQの導電層の3つの導電層で行う構成とされており、アレイ内部のRES_N(ソース線)(不純物活性化領域OD)の電位固定が強化されている。
【0042】
この構成により、CP(セルプレート線)を構成する上部電極FQを用いて、RES_N(ソース線)が接続される第2のMOSトランジスタ3603への電位供給が、低抵抗で可能となり、安定動作ができる。
【0043】
また、図7に示すようにダミーメモリセル805内の強誘導体容量上部電極FQを構成する導電層を、通常のメモリセル801とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、強誘導体容量上部電極FQ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、上部電極FQの断線や短絡などを防ぎ歩留まりを改善できる。
[実施の形態3]
以下、本発明の実施の形態3について、図13から図17を参照しながら説明する。この実施の形態3は、請求項2、3、4、5、6、7、13に記載のメモリ装置を実現する。
【0044】
図13は本発明の実施の形態3におけるメモリ装置の平面図であり、図13中のA1301−A1301’断面、A1302−A1302’断面、B1301−B1301’断面、B1302−B1302’断面をそれぞれ、図14、15、16、17に示す。
【0045】
図13の1301は、上記通常メモリセル101と同一のメモリセルであり、1302と1303は、メモリセル1301をアレイ配置したメモリアレイである。
また図13の1305は、実施の形態2のダミーメモリセル805と同一の、情報の記憶は行わないダミーメモリセルであり、2つのMOSトランジスタから構成され、ダミーメモリセル1305に配置されるビット線形成配線層MOはRES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル1305内のRES_N(ソース線)電位の不純物活性化領域ODにビット線コンタクトCBにより接続されている(図13、図15および図16を参照)。
【0046】
またダミーメモリセル1305に配置される上部電極FQ導電層はRES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル1305内のRES_N(ソース線)電位の不純物活性化領域ODに強誘導体容量コンタクトCSにより接続されている(図13、図15および図17を参照)。
【0047】
そして、メモリアレイをバリア層HBにより包含している。このバリア層HBは、メタル配線層の拡散工程における強誘導体容量の特性劣化を防ぐ。
このように、RES_N(ソース線)への電位供給を、メモリアレイを包含するバリア膜HB以下の導電層である、不純物活性化領域ODとBL(ビット線)を構成するビット線形成配線層MOの2つの導電層で行う構成とされており、アレイ内部のRES_N(ソース線)(不純物拡散層OD)の電位固定が強化されている。
【0048】
またCP(セルプレート線)を構成する上部電極FQとBL(ビット線)を構成するビット線形成配線層MOを強誘導体容量コンタクトCSで接続する構成としたことにより、RES_N(ソース線)への電位供給が、低抵抗で可能となり、アレイ内部のRES_N(ソース線)(不純物拡散層OD)の電位固定を強化でき、安定動作ができる。
【0049】
また、バリア膜HB以下の導電層のみで、RES_N(ソース線)が接続される第2のMOSトランジスタ3603への電位供給を行うため、背景技術の図34のL2に対して、図13のL1は大幅に小さくできる。
【0050】
また、図13に示すようにダミーメモリセル1305内の上部電極FQの導電層を、通常のメモリセル1301とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、上部電極FQ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、上部電極FQの断線や短絡などを防ぎ歩留まりを改善できる。
【0051】
また、ダミーメモリセル1305内のRES_N(ソース線)の電位供給に用いるビット線形成配線層MO形状を、他のメモリセル1301のビット線形成配線層MO形状(ビット線BL)とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、ビット線形成配線層MO形状(ビット線BL)の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき、ビット線BLの断線や短絡を防ぎ歩留まりを改善できる。
[実施の形態4]
以下、本発明の実施の形態4について、図18から図22を参照しながら説明する。この実施の形態4は、請求項8、9、11に記載のメモリ装置を実現する。
【0052】
図18は本発明の実施の形態4におけるモリ装置の平面図であり、図18中のA1801−A1801’断面、A1802−A1802’断面、B1801−B1801’断面、B1802−B1802’断面をそれぞれ、図19、20、21、22に示す。
【0053】
図18の1801は、上記通常メモリセル101と同一のメモリセルであり、1802と1803は、メモリセル1801を配置したメモリアレイである。
図18の1805は、実施の形態2のダミーメモリセル805と同一の、情報の記憶は行わないダミーメモリセルであり、2つのMOSトランジスタから構成され、ダミーメモリセル1805に配置されるビット線形成配線層MOはRES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル1805内のRES_N(ソース線)電位の不純物活性化領域ODにビット線コンタクトCBにより接続されている(図18、図20および図21を参照)。1806は、ダミーメモリセル1805をアレイ配置したダミーメモリアレイである。
【0054】
またダミーメモリセル1805に配置される上部電極FQの導電層はRES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル1805内のRES_N(ソース線)電位の不純物活性化領域ODに強誘導体容量コンタクトCSにより接続されている(図18及び図20及び図22を参照)。
【0055】
また図18および図21に示すように、素子分離領域ST1により、WL(ワード線)方向に不純物活性化領域ODで接続されるRES_N(ソース線)をWL(ワード線)方向に分断し、メモリアレイ1802とメモリアレイ1803のRES_N(ソース線)を分断している。これにより、同一のWL(ワード線)に接続される2つ以上のメモリセル1801の第2のMOSトランジスタの不純物活性化領域ODが、RES_N(ソース線)(連続した形状の第一の導電層)で接続されるメモリアレイ1802とメモリアレイ1803を備える構成、すなわちメモリセル群を複数備える構成とされている。またダミーメモリアレイ1806内で、素子分離領域ST1により、RES_N(ソース線)電位の不純物活性化領域ODを分断することにより、不純物活性化領域ODの形状制約(例えば最大周辺長の制限や最大面積)を回避でき、不純物活性化領域ODの形状を所望の形状(最大周辺長の制限や最大面積などの制約以下にするなど)にでき、RES_N(ソース線)への電位供給が、低抵抗で可能となり安定動作ができる。
【0056】
またRES_N(ソース線)への電位供給を、強誘電体容量の上部電極FQ以下の導電層である不純物活性化領域ODと、BL(ビット線)を構成するビット線形成配線層MOと、CP(セルプレート線)を構成する上部電極FQ導電層の3つの導電層で行う構成となっており、メモリアレイ内部のRES_N(ソース線)(不純物活性化領域OD)の電位固定が強化されている。
【0057】
また、図18に示すようにダミーメモリセル1805内の上部電極FQの導電層を、通常のメモリセル1801とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、上部電極FQ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき歩留まりが向上できる。
[実施の形態5]
以下、本発明の実施の形態5について、図23から図27を参照しながら説明する。この実施の形態5は、請求項8、10、11、13に記載のメモリ装置を実現する。
【0058】
図23は本発明の実施の形態5におけるメモリ装置の平面図であり、図23中のA2301−A2301’断面、A2302−A2302’断面、B2301−B2301’断面、B2302−B2302’断面をそれぞれ、図24、25、26、27に示す。
【0059】
図23の2301は通常のメモリセルで、上記通常メモリセル101と同一のメモリセルであり、2302と2303は、メモリセル2301をアレイ配置したメモリアレイである。
【0060】
また図23の2305は、実施の形態2のダミーメモリセル805と同一の、情報の記憶は行わないダミーメモリセルであり、2つのMOSトランジスタから構成され、ダミーメモリセル2305に配置されるビット線形成配線層MOはRES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル1305内のRES_N(ソース線)電位の不純物活性化領域ODにビット線コンタクトCBにより接続されている(図23、図25および図26を参照)。2306は、ダミーメモリセル2305をアレイ配置したダミーメモリアレイである。
【0061】
またダミーメモリセル2305に配置される上部電極FQの導電層は、RES_N(ソース線)電位にメモリアレイ外部で接続され、ダミーメモリセル2305内のRES_N(ソース線)電位の不純物活性化領域ODに強誘導体容量コンタクトCSにより接続されている(図23、図25および図27を参照)。
【0062】
そして、メモリアレイをバリア層HBにより包含している。このバリア層HBは、メタル配線層の拡散工程における強誘導体容量の特性劣化を防ぐ。
また図23および図26に示すように、素子分離領域ST1により、WL(ワード線)方向に不純物活性化領域ODで接続されるRES_N(ソース線)をWL(ワード線)方向に分断し、メモリアレイ2802とメモリアレイ2803のRES_N(ソース線)を分断している。これにより、同一のWL(ワード線)に接続される2つ以上のメモリセル2301の第2のMOSトランジスタの不純物活性化領域ODが、RES_N(ソース線)(連続した形状の第一の導電層)で接続されるメモリアレイ2302とメモリアレイ2303を備える構成、すなわちメモリセル群を複数備える構成とされている。またダミーメモリアレイ2306内で、素子分離領域ST1により、RES_N(ソース線)電位の不純物活性化領域ODを分断することにより、不純物活性化領域ODの形状制約(例えば最大周辺長の制限や最大面積)を回避でき、不純物活性化領域ODの形状を所望の形状(最大周辺長の制限や最大面積などの制約以下にするなど)にでき、RES_N(ソース線)への電位供給が、低抵抗で可能となり安定動作ができる。
【0063】
またRES_N(ソース線)への電位供給を、メモリアレイを包含するバリア膜HB以下の導電層である不純物活性化領域ODと、BL(ビット線)を構成するビット線形成配線層MOと、CP(セルプレート線)を構成する上部電極FQ導電層の3つの導電層で行う構成とされており、アレイ内部のRES_N(ソース線)(不純物活性化領域OD)の電位固定が強化されている。このように、メモリアレイを包含する形状のバリア膜HBを備え、RES_N(ソース線)(第一の導電層)の電位固定を、バリア膜HB以下の下層に配置される1つ以上の導電層によって行われている。
【0064】
また、バリア膜HB以下の導電層のみで、RES_N(ソース線)が接続された第2のMOSトランジスタへの電位供給を行うため、背景の技術の図34のL2に対して、図23のL1は大幅に小さくできる。
【0065】
また図23に示すように、ダミーメモリセル2305内の上部電極FQの導電層を、通常のメモリセル2301とほぼ同一形状で、かつほぼ同一間隔で形成したことにより、上部電極FQ形状の周期性を維持することができ、周期性が崩れることによる形状異常などを回避でき歩留まりが向上できる。
【0066】
なお、上記実施の形態では、2T(2つのM0Sトランジスタ)/1C(強誘導体容量)型メモリセルとしているが、1T(メモリセル選択を行う1つのMOSトランジスタ)/1C(強誘導体容量)型メモリセルとすることも可能である。このとき、第2のMOSトランジスタ(第二の接続手段)を抵抗素子で形成する。
【産業上の利用可能性】
【0067】
本発明にかかる半導体記憶装置は、小面積で、歩留まり、安定動作を実現する半導体記憶装置を提供するものであり、特に強誘電体を搭載した半導体記憶装置に適用した場合に有効である。
【図面の簡単な説明】
【0068】
【図1】本発明の実施の形態1におけるメモリ装置の平面図である。
【図2】図1のA101-A101’ 断面図である。
【図3】図1のA102-A102’ 断面図である。
【図4】図1のB101-B101’ 断面図である。
【図5】図1のB102-B102’ 断面図である。
【図6】本発明の実施の形態1におけるダミーメモリセルの回路図である。
【図7】本発明の実施の形態2におけるメモリ装置の平面図である。
【図8】図7のA801-A801’ 断面図である。
【図9】図7のA802-A802’ 断面図である。
【図10】図7のB801-B801’ 断面図である。
【図11】図7のB802-B802’ 断面図である。
【図12】本発明の実施の形態2におけるダミーメモリセルの回路図である。
【図13】本発明の実施の形態3におけるメモリ装置の平面図である。
【図14】図13のA1301-A1301’ 断面図である。
【図15】図13のA1302-A1302’ 断面図である。
【図16】図13のB1301-B1301’ 断面図である。
【図17】図13のB1302-B1302’ 断面図である。
【図18】本発明の実施の形態4におけるメモリ装置の平面図である。
【図19】図18のA1801-A1801’ 断面図である。
【図20】図18のA1802-A1802’ 断面図である。
【図21】図18のB1801-B1801’ 断面図である。
【図22】図18のB1802-B1802’ 断面図である。
【図23】本発明の実施の形態5におけるメモリ装置の平面図である。
【図24】図23のA2301-A2301’ 断面図である。
【図25】図23のA2302-A2302’ 断面図である。
【図26】図23のB2301-B2301’ 断面図である。
【図27】図23のB2302-B2302’ 断面図である。
【図28】従来のメモリ装置の平面図である。
【図29】図28のA2801-A2801’ 断面図である。
【図30】通常のメモリセルの回路図である。
【図31】従来のメモリ装置の平面図である。
【図32】図31のA3001-A3001’ 断面図である。
【図33】図31のB3001-B3001’ 断面図である。
【図34】従来のメモリ装置の平面図である。
【図35】図34のA3301-A3301’ 断面図である。
【図36】図34のB3301-B3301’ 断面図である。
【符号の説明】
【0069】
WL ワード線
CP セルプレートノード
BL ビット線
RES ストレージノードリセット信号線
RES_N リセットトランジスタのソース線(またはドレイン線)
FQ 強誘導体容量上部電極
FE 強誘導体
SS 強誘導体容量下部電極
CS 強誘導体容量コンタクト
MO ビット線形成配線層
CB ビット線コンタクト
PS ゲート電極
OD 不純物活性化領域
ST1 素子分離領域
HB バリア膜




 

 


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