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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12894(P2007−12894A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−192238(P2005−192238)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100076174
【弁理士】
【氏名又は名称】宮井 暎夫
発明者 太田 行俊 / 濱谷 毅
要約 課題
更なる配線層の微細化、層間絶縁膜の低誘電率化に対応することが出来る剥離防止のパターンを有する半導体装置およびその製造方法を提供する。

解決手段
半導体基板1上に複数の絶縁膜2〜7を有し、複数の絶縁膜3〜7に埋設された配線32、42、52、62、72とを備え、複数の絶縁膜3、4が低誘電率材料を用いた絶縁膜である多層配線構造の半導体装置であって、半導体装置のコーナ部にすべての絶縁膜2〜7を貫通する貫通孔を形成し、貫通孔の全体に貫通ビア10を形成している。これにより、絶縁膜の剥離の発生を防止することができ、しかも貫通ビアは、ビアと配線をキャップ層で接続する部分が存在しないので、剥離防止の効果は大きい。
特許請求の範囲
【請求項1】
半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備えた多層配線構造の半導体装置であって、
前記半導体装置のコーナ部にすべての前記絶縁膜を貫通する貫通孔を有し、前記貫通孔の全体に貫通ビアを有する半導体装置。
【請求項2】
半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備えた多層配線構造の半導体装置であって、
前記半導体装置のコーナ部にすべての前記絶縁膜および前記半導体基板を貫通する貫通孔を有し、前記貫通孔の全体に貫通ビアを有する半導体装置。
【請求項3】
半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備えた多層配線構造の半導体装置であって、
前記半導体装置のコーナ部にすべての前記絶縁膜を貫通し、かつ貫通端部が前記半導体基板の内部に達しているが貫通はしていない貫通孔を有し、前記貫通孔の全体に貫通ビアを有する半導体装置。
【請求項4】
半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備え、前記複数の絶縁膜が複数の種類の材料を用いた多層配線構造の半導体装置であって、
前記半導体装置のコーナ部に前記複数の絶縁膜のうち複数の種類の前記絶縁膜にまたがって貫通した貫通孔を有し、
前記貫通孔の全体に貫通ビアを有する半導体装置。
【請求項5】
請求項1、請求項2、請求項3または請求項4記載の貫通ビアにおいて、貫通ビアがシールリングの外に配置されている半導体装置。
【請求項6】
請求項1、請求項2、請求項3、請求項4または請求項5記載の貫通ビアにおいて、貫通ビアが前記貫通ビアの最上層に配線を有する半導体装置。
【請求項7】
請求項1、請求項2、請求項3、請求項4、請求項5または請求項6記載の前記貫通ビアにおいて、前記貫通ビアを絶縁体で形成した半導体装置。
【請求項8】
複数の絶縁膜は、その一部もしくは全てに低誘電率材料を用いた請求項1から請求項7のいずれか1項記載の半導体装置。
【請求項9】
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にビア孔を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記ビア孔にビアを形成する工程と、前記配線溝に配線を形成する工程とを含み、各前記工程を繰り返すことにより前記絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
一部もしくはすべての前記絶縁膜を貫通する貫通孔を前記半導体装置のコーナ部に一括に形成し、前記貫通孔の全体に貫通ビアを形成することを特徴とする半導体装置の製造方法。
【請求項10】
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にビア孔を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記ビア孔にビアを形成する工程と、前記配線溝に配線を形成する工程とを含み、各前記工程を繰り返すことにより前記絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
一部もしくはすべての前記絶縁膜を貫通する貫通孔を前記半導体装置のコーナ部に前記ビア孔の形成および前記配線溝の形成と同時に前記絶縁膜ごとに一部づつ形成し、
前記貫通孔の全体に貫通ビアを形成することを特徴とする半導体装置の製造方法。

発明の詳細な説明
【技術分野】
【0001】
本発明は、絶縁膜に低誘電率材料を使用した多層配線構造を有する半導体装置に関するものであり、特に機械的ないし熱的なストレスによる絶縁膜の剥離を防止できる半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
デジタル化社会が進むにつれ、半導体装置の高機能化・高速化の要望が強まっている。このような半導体装置の大規模高集積化に伴い、配線の多層化さらには配線層の微細化が進んでいる。近年、配線の微細化によって生じる寄生容量を抑制し、半導体装置の高速化に対応するために、従来のシリコン酸化膜やシリコン窒化膜などの酸化物誘電体よりも誘電率の低い低誘電率材料を絶縁膜に用いられるようになった。低誘電率材料は、従来の酸化膜誘電体と比較して、ヤング率が低い、硬度が低い、熱膨張率が高い、絶縁膜界面の密着性が低いといった物理的特性の著しい違いが存在し、この物理特性の違いは誘電率が低くなるほど大きくなる。
【0003】
このため低誘電率材料を用いた半導体装置において、封止時や封止後の熱応力によりチップコーナ部の絶縁膜の境界面で剥離が発生し問題となっている。特に、このような剥離は物理特性に違いがある酸化膜誘電体の絶縁膜と低誘電率材料の絶縁膜の境界面で起こりやすい。絶縁膜の剥離は配線間のリークや断線を引き起こすため、半導体装置にとっては致命的となる。
【0004】
チップコーナ部の絶縁膜の剥離を防止する方法として、配線層に内部回路に接続していない配線を配置し、その配線同士をビアで接続した配線パターンをチップコーナ部に配置し強化する方法がある。以下、図10および図11を用いてその配線パターンについて、例としてデュアルダマシンプロセスの場合を用いて説明する。
【0005】
図10は配線とビアの断面図である。図10で示すように、絶縁膜2a、絶縁膜3a間にはSiC膜などのキャップ層100があり、配線32aと絶縁膜3a間、ビア31aと絶縁膜3a間、ビア31aと下層配線22a間にはTaNなどのバリアメタル101がある。絶縁膜2aと絶縁膜3aの間のキャップ層100との密着性と比較すると、ビア31aと下層配線22a間のTaN膜101での接続は密着性が高い。よって、配線22a、32aをビア31aで接続した配線パターンは絶縁膜3a、2aの剥離の発生、進展を防ぐことが出来る。
【0006】
図11は剥離防止の配線パターンを配置したチップコーナ部の断面図である。1は半導体基板、2〜7は絶縁膜、8はシールリング、9は内部回路、21はコンタクトプラグ、31、41、51、61、71はビア、32、42、52、62、72は配線である。17は剥離防止の配線パターンの内部回路に接続していない配線とその接続ビアである。シールリング8、並びに内部回路9に接続していない配線と接続ビア17はそれぞれ内部回路9を構成する配線層と同一の層からなる。
【0007】
配線パターンの形成方法は、図12(a)で示すように、CVDにより絶縁膜を形成し、エッチングにより内部回路9のビア孔と配線溝の形成と同時に配線パターン17の配線溝とビア孔を形成し、図12(b)で示すように電解めっきにより内部回路9のビアと配線の形成と同時に配線パターン17の配線とビアを形成する。
【特許文献1】特開2004−153015
【発明の開示】
【発明が解決しようとする課題】
【0008】
配線層の微細化、絶縁膜の低誘電率化は進み続けている。更に配線層が微細化すると、剥離防止のためのチップコーナ部の配線パターンは、内部の回路と同時に形成するため、剥離防止の配線パターンのビアも微細化する。これにより、元々キャップ層により配線とビアが接続されているので、単体である配線部やビアと比較して弱い部分であるビアと配線の接続面積が小さくなり、配線パターンの剥離防止の効果が弱くなってしまう。また、更に低誘電率な材料を絶縁膜へ使用することにより、密着性は悪くなり、絶縁膜にかかる熱応力が大きくなってしまう。このため、上記の配線パターンをコーナ部に配置しても絶縁膜の剥離が発生するようになってきている。
【0009】
したがって、本発明の目的は、更なる配線層の微細化、絶縁膜の低誘電率化に対応することが出来る剥離防止のパターンを有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0010】
上記目的を達成するために、この発明の請求項1記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜の一部もしくは全てに低誘電率材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部にすべての絶縁膜を貫通する貫通孔を有し、貫通孔の全体に貫通ビアを有する。
【0011】
請求項2記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜の一部もしくは全てに低誘電率材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部にすべての絶縁膜および半導体基板を貫通する貫通孔を有し、貫通孔の全体に貫通ビアを有する。
【0012】
請求項3記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜の一部もしくは全てに低誘電率材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部にすべての絶縁膜を貫通し、かつ貫通端部が半導体基板の内部に達しているが貫通はしていない貫通孔を有し、貫通孔の全体に貫通ビアを有する。
【0013】
請求項4記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜が低誘電率材料を含む複数の種類の材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部に複数の絶縁膜のうち複数の種類の絶縁膜にまたがって貫通した貫通孔を有し、
貫通孔の全体に貫通ビアを有する。
【0014】
請求項5記載の半導体装置は、請求項1、請求項2、請求項3または請求項4記載の貫通ビアにおいて、貫通ビアがシールリングの外に配置されている。
【0015】
請求項6記載の半導体装置は、請求項1、請求項2、請求項3、請求項4または請求項5記載の貫通ビアにおいて、貫通ビアが貫通ビアの最上層に配線を有する。
【0016】
請求項7記載の半導体装置は、請求項1、請求項2、請求項3、請求項4、請求項5または請求項6記載の貫通ビアにおいて、貫通ビアを絶縁体で形成している。
【0017】
請求項8記載の半導体装置は、請求項1から請求項7のいずれか1項において、複数の絶縁膜が、その一部もしくは全てに低誘電率材料を用いたものである。
【0018】
請求項9記載の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、絶縁膜にビア孔を形成する工程と、絶縁膜に配線溝を形成する工程と、ビア孔にビアを形成する工程と、配線溝に配線を形成する工程とを含み、各工程を繰り返すことにより絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
一部もしくはすべての絶縁膜を貫通する貫通孔を半導体装置のコーナ部に一括に形成し、貫通孔の全体に貫通ビアを形成することを特徴とする。
【0019】
請求項10記載の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、絶縁膜にビア孔を形成する工程と、絶縁膜に配線溝を形成する工程と、ビア孔にビアを形成する工程と、配線溝に配線を形成する工程とを含み、各工程を繰り返すことにより絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
一部もしくはすべての絶縁膜を貫通する貫通孔を半導体装置のコーナ部にビア孔の形成および配線溝の形成と同時に絶縁膜ごとに一部づつ形成し、
貫通孔の全体に貫通ビアを形成することを特徴とする。
【発明の効果】
【0020】
この発明の請求項1記載の半導体装置によれば、半導体装置のコーナ部にすべての絶縁膜を貫通する貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、剥離の発生、進展を防止することが出来る。さらに、剥離防止のパターンである一括に形成した貫通ビアは、ビアと配線をキャップ層で接続する部分が存在しないので、配線をビアで接続した配線パターンよりも強度が強く、剥離防止の効果は大きい。
【0021】
請求項2記載の半導体装置によれば、半導体装置のコーナ部にすべての絶縁膜と半導体基板を貫通する貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、半導体基板と貫通ビアとの接続がキャップ層での接続ではなくなり、また貫通ビアと半導体基板との接続面積が広くなるため、絶縁膜の剥離だけでなく、半導体基板と絶縁膜の剥離の発生、進展の防止効果を大きくすることが出来る。
【0022】
請求項3記載の半導体装置によれば、半導体装置のコーナ部にすべての絶縁膜を貫通し、半導体基板の一部には達しているが貫通はしていない貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、絶縁膜の剥離と、半導体基板と絶縁膜の剥離の発生、進展を防止することができる。さらに、貫通ビアが半導体基板を貫通するほど長くないため、貫通孔と貫通ビアを比較的小さい大きさで、精度良く、容易に形成することが可能である。
【0023】
請求項4記載の半導体装置によれば、半導体装置のコーナ部に複数の種類の絶縁膜を貫通した貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、剥離の発生しやすい異なる種類の絶縁膜の境界面の剥離を最小限の貫通ビアで防止することができ、貫通孔と貫通ビアを更に小さい大きさで、精度良く、容易に形成することが可能である。
【0024】
請求項5記載の半導体装置によれば、貫通ビアがシールリングの外に配置されているので、シールリング内に配置する場合より、剥離の起点となる半導体装置の角近くに配置されることになり、剥離防止の効果を強くすることが出来る。
【0025】
請求項6記載の半導体装置によれば、貫通ビアが最上層に配線構造を有するので、絶縁膜を上から押さえることになり、剥離防止の効果を強くすることが出来る。
【0026】
請求項7記載の半導体装置によれば、貫通ビアを絶縁体で形成するので、貫通ビアが帯電することがなく、貫通ビア近くに内部回路の配線パターンが形成されていても貫通ビアからの電気的な影響を受けることはない。
【0027】
請求項8記載の半導体装置によれば、剥離防止効果が大きいことにより、絶縁膜が低誘電率材料である場合も有効である。
【0028】
請求項9記載の半導体装置の製造方法によれば、多層配線構造の一部もしくはすべての絶縁膜を貫通する貫通孔を半導体装置のコーナ部に一括に形成し、貫通孔に一括に貫通ビアを形成するので、貫通孔と貫通ビアの大きさや組成は、内部回路のビアや配線層の大きさや組成に影響を受けない。
【0029】
請求項10記載の半導体装置の製造方法によれば、一部もしくはすべての多層配線構造の絶縁膜を貫通する貫通孔を半導体装置のコーナ部に、内部回路のビア孔の形成および配線溝の形成と同時に形成するので、深い貫通孔を形成できる装置は必要とせず、通常の多層配線構造を形成する装置ですべての絶縁膜を貫通する貫通孔を形成することが出来る。
【発明を実施するための最良の形態】
【0030】
本発明の実施形態の説明はすべて、例として配線層が低誘電率材料の2層の絶縁膜、酸化物誘電体の4層の絶縁膜で構成され、デュアルダマシンプロセスの半導体装置で行う。
【0031】
本発明の第1の実施形態の構造について図1を用いて説明する。図1(a)は本発明の第1の実施形態における半導体装置の構造を示す平面図である。図1(a)に示すように、半導体装置領域の周縁にはシールリング8が配置され、その近傍に貫通ビア10が配置されている。図1(b)は本発明の第1の実施形態における半導体装置の構造を示す図1(a)のA−A′線に沿った概略断面図である。シールリング8および貫通ビア10の内側に内部回路9が配置されている。トランジスタの形成されている半導体基板1上に絶縁膜2、3、4、5、6、7が積層されている。絶縁膜3、4は、低誘電率材料の絶縁膜と例えばSiCなどのキャップ層との積層構造になっており、絶縁膜2、5、6、7は酸化物誘電体の絶縁膜とキャップ層の構造になっている。絶縁膜2にはコンタクトプラグ21が埋め込まれている。絶縁膜3、4、5、6、7には各々ビアと配線が埋め込まれ、例えば絶縁膜3にはビア31と配線32が埋め込まれている。同様に他の絶縁膜4〜7において、41、51、61、71はビア、42、52、62、72は配線である。また、ビア41と配線32間のように、ビアとその直下の配線の間と、絶縁膜3とビア31・配線32間のようにビア・配線とその周囲の絶縁膜間にはバリアメタルがある。内部回路9とシールリング8はビアと配線の組み合わせでできている。貫通ビア10はすべての絶縁膜2〜7を貫通しており、絶縁膜2〜7と貫通ビア10間、貫通ビア10と半導体基板1間にもバリアメタルがある。
【0032】
次に本実施形態による半導体装置の第1の製造方法について図2を用いて説明する。図2(a)のようにまず複数の絶縁膜をもつ多層配線構造の半導体装置を形成する。形成方法は、低誘電率材料の絶縁膜3の配線層の場合は、材質にもよるが、例えばスピンコート法により低誘電材料の絶縁膜を形成し、次いで、例えばCVD法によりキャップ層のSiC膜を形成する。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝を形成する。次いで、例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、内部回路9のビア31と配線32およびシールリング8のビアと配線を形成する。ついで、例えばCMP法により絶縁膜3のSiC膜が露出するまでCu膜とバリアメタルを除去する。低誘電率材料の絶縁膜4の配線層も同様に形成する。酸化物誘電体の絶縁膜5の配線層の場合は、例えばCVD法により酸化物誘電体の絶縁膜を形成し、次いで、例えばCVD法によりキャップ層のSiC膜を形成する。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝を形成する。次いで、例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、内部回路9のビア51と配線52およびシールリング8のビアと配線を形成する。ついで、例えばCMP法により絶縁膜5のSiC膜が露出するまでCu膜とバリアメタルを除去する。酸化物誘電体の絶縁膜6、7の配線層も同様に形成する。酸化物誘電体の絶縁膜2の場合も配線層を形成しないこと以外は、同様に形成する。
【0033】
図2(b)で示すように、このように形成された複数の絶縁膜をもつ多層配線構造の半導体装置に例えばエッチングと保護膜の形成を交互に行うことにより深堀エッチングを行うボッシュプロセスを用いて、すべての絶縁膜2〜7を貫通する貫通孔11を形成する。ボッシュプロセスを用いれば深さ80μmなら幅4μm、深さ180μmなら幅25μmの貫通孔を形成することができる。半導体基板1上の絶縁膜2〜7の厚さは、トータルでも10μm〜20μmであるので、大きさ1〜2μmの貫通孔11を形成することが出来る。次いで、図2(c)で示すように、例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、貫通ビア10を形成する。
【0034】
次に本実施形態による半導体装置の第2の製造方法について図3を用いて説明する。この製造方法は第1の製造方法で説明した多層配線構造の半導体装置の形成方法とほぼ同じであるので、相違点のみを詳しく説明する。図3(a)に示すようにまず絶縁膜3に、フォトリソグラフィーとエッチングによりビア孔と配線溝と貫通孔の一部を形成する。次いで、例えばレジスト膜33などエッチングしやすい物質でビア孔と配線溝と貫通孔の一部を埋める。絶縁膜3が露出するまでレジスト膜をエッチングする。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝のレジスト膜のみをエッチングする。例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、ビアと配線を形成する。ついで、例えばCMP法により絶縁膜3のSiC膜が露出するまでCu膜とバリアメタルを除去する。この方法により、図3(b)に示すように内部回路9の配線32とビア31とレジスト膜などエッチングしやすい物質で埋められた貫通孔の一部とシールリング8のビアと配線が形成される。これを繰り返すことにより図3(c)に示すように多層配線構造が形成される。絶縁膜2の場合も配線層を形成しないこと以外は、同様に形成する。最後に貫通孔に埋められたレジスト膜23、33、43、53、63、73をエッチングすることにより貫通孔を形成することが出来る。ここに、スパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、貫通ビアを形成する。
【0035】
この発明の第2の実施形態の構造について図4を用いて説明する。図4は本発明の第2の実施形態における半導体装置の構造を示す概略断面図である。図4で示すように貫通ビア12が半導体基板1を貫通している。
本実施形態による半導体装置の製造方法は、第1の実施形態の第1の製造方法とほぼ同じで、相違点は、ボッシュプロセスによる深堀エッチングを例えば厚さ200μmなど最終の半導体基板1まで行い、そこに貫通ビア12を形成し、バックグラインド時に貫通ビア12を裏面に露出させる点である。
【0036】
この発明の第3の実施形態の構造について図5を用いて説明する。図5は本発明の第3の実施形態における半導体装置の構造を示す概略断面図である。図5で示すように貫通ビア13が半導体基板1内に一部達しているが、貫通はしていない。
【0037】
本実施形態による半導体装置の製造方法は、第1の実施形態の第1の製造方法とほぼ同じで、相違点は、ボッシュプロセスによる深堀エッチングを例えば10μmの深さで半導体基板1内まで行い、そこに貫通ビア13を形成する点である。
【0038】
この発明の第4の実施形態の構造について図6を用いて説明する。図6は本発明の第4の実施形態における半導体装置の構造を示す概略断面図である。図6で示すように貫通ビア14が酸化物誘電体の絶縁膜2と低誘電率の材料の絶縁膜3を貫通している。
【0039】
本実施形態による半導体装置の第1の製造方法は、第1の実施形態の第1の製造方法とほぼ同じで、相違点は、ボッシュプロセスによる深堀エッチングを絶縁膜3の形成後に行い、そこに貫通ビア14を形成する点である。
【0040】
本実施形態による半導体装置の第2の製造方法は、第1の実施形態の第2の製造方法とほぼ同じで、相違点は、貫通孔に埋め込まれているレジスト膜などエッチングしやすい物質のエッチングを絶縁膜3の形成後に行い、そこに貫通ビア14を形成する点である。
【0041】
この発明の第5の実施形態の構造について図7を用いて説明する。図7は本発明の第1の実施形態における半導体装置の構造を示す平面図である。図7で示すように貫通ビア10がシールリング8の外側に配置されている。なお第5の実施の形態は上記した他の実施の形態および後述の実施の形態にも適用可能である。
【0042】
この発明の第6の実施形態の構造について図8を用いて説明する。図8は本発明の第6の実施形態における半導体装置の構造を示す平面である。図8(b)は図8(a)のB−B′線に沿った概略断面図である。第1の実施形態において、図8(b)で示すように貫通ビア15の最上層部に配線72が形成されている。なお、第6の実施の形態は上記した他の実施の形態および後述の実施の形態にも適用可能である。
【0043】
この発明の第7の実施形態の構造について図9を用いて説明する。図9は本発明の第7の実施形態における半導体装置の構造を示す概略断面図である。上記各実施の形態において、図9で示すように絶縁体で形成された貫通ビア16が配置されている。
【0044】
本実施形態による半導体装置の製造方法は、第1の実施形態の第1の製造方法、第2の製造方法と貫通孔の形成までは同じで、貫通ビア16が絶縁体であるため、例えば酸化誘電膜の場合CVDにより貫通ビア16を形成し、例えばCMP法により、絶縁膜7が露出するまで、絶縁膜7上に形成された酸化誘電膜を除去する。
【0045】
なお、上記実施の形態では低誘電率材料を用いた絶縁膜が一部のみであったが、第4の実施形態を除く他の実施形態において、半導体基板上の絶縁膜を全て低誘電率材料を用いた絶縁膜により形成してもよい。
【産業上の利用可能性】
【0046】
本発明の半導体装置と半導体装置の製造方法は、多層配線構造における絶縁膜の剥離防止効果が大きいという効果を有し、低誘電材料の層間絶縁膜を用いた配線の微細化した半導体装置とその製造に対して有用である。
【図面の簡単な説明】
【0047】
【図1】(a)は本発明の第1の実施形態にかかる半導体装置の部分平面図、(b)は貫通ビアの配置を示す図(a)のA−A′線断面図である。
【図2】本発明の第1の実施形態にかかる半導体装置の第1の製造方法にかかわる工程断面図である。
【図3】本発明の第1の実施形態にかかる半導体装置の第2の製造方法にかかわる工程断面図である。
【図4】本発明の第2の実施形態にかかる半導体装置の断面図である。
【図5】本発明の第3の実施形態にかかる半導体装置の断面図である。
【図6】本発明の第4の実施形態にかかる半導体装置の断面図である。
【図7】本発明の第5の実施形態にかかる半導体装置の平面図である。
【図8】(a)は本発明の第6の実施形態にかかる半導体装置の部分平面図、(b)はそのB−B′線断面図である。
【図9】本発明の第7の実施形態にかかる半導体装置の断面図である。
【図10】配線とビアの断面を示す図である。
【図11】従来の剥離防止の配線パターンを配置した半導体装置の断面図である。
【図12】従来の剥離防止の配線パターンを配置した半導体装置の製造方法にかかわる工程断面図である。
【符号の説明】
【0048】
1 半導体基板
2、3、4、5、6、7 絶縁膜
8 シールリング
9 内部回路
10、12、13、14、15、16 貫通ビア
11 貫通孔
17 剥離防止用の配線パターン
21、21a、31、31a、41、51、61、71 ビア
22、22a、32、32a、42、52、62、72 配線
23、33、73 レジスト膜
100 キャップ層
101 バリアメタル





 

 


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