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発明の名称 半導体装置、及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12824(P2007−12824A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190734(P2005−190734)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100083172
【弁理士】
【氏名又は名称】福井 豊明
発明者 立岩 健二
要約 課題
サイドウォールがサイドエッチングされることを確実に防止し、接合リーク電流が増大することを抑制することができる半導体装置及びその製造方法を提供する。

解決手段
ゲート絶縁膜1及びゲート電極2、並びに、ゲート電極2をマスクとしたエクステンション領域3が形成された半導体基板100の全面に、酸化アルミニウム膜4とシリコン窒化膜5とが順に成膜される。当該積層膜に異方性エッチングが行われ、絶縁膜サイドウォール7、及び断面L字状の金属酸化膜サイドウォール6が形成される。次に、金属酸化膜サイドウォール6をマスクとして、金属酸化膜サイドウォール6の外側に導電層8が形成される。この後、金属酸化膜サイドウォール6をマスクとして、導電層8の表面酸化膜が除去され、導電層8のシリサイド化が行われる。
特許請求の範囲
【請求項1】
半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に、不純物拡散領域からなる導電層を備えた半導体装置において、
前記ゲート電極に沿って設けられた耐酸性の金属酸化膜からなるサイドウォールと、
前記金属酸化膜サイドウォールによりゲート電極側の端部が位置決めされ、前記導電層の上部に形成されたシリサイド層と、
を備えたことを特徴とする半導体装置。
【請求項2】
前記金属酸化膜サイドウォールが断面L字状である請求項1に記載の半導体装置。
【請求項3】
前記金属酸化膜サイドウォールと前記ゲート電極の間に介在された絶縁膜サイドウォールをさらに備え、
前記金属酸化膜サイドウォールが、前記半導体層の表面から少なくとも前記シリサイド層の上面の高さに渡って、前記絶縁膜サイドウォールを被覆する請求項1に記載の半導体装置。
【請求項4】
前記金属酸化膜の材質が、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも1の金属を含有する酸化物である請求項1から3のいずれかに記載の半導体装置。
【請求項5】
基板表面の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に不純物拡散領域からなる導電層を備えた半導体装置の製造方法であって、
半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜に異方性エッチングを行い、ゲート電極に沿って金属酸化膜サイドウォールを形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、金属酸化膜サイドウォールの外側に位置する半導体層に、前記導電層を形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の表面酸化膜を除去するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項6】
前記金属酸化膜上に絶縁膜を形成するステップをさらに有し、
前記異方性エッチングにより、絶縁膜サイドウォール、及び、前記ゲート電極と絶縁膜サイドウォールとの間と、前記半導体層と絶縁膜サイドウォールとの間に渡って介在する断面L字状の金属酸化膜サイドウォールが形成される、請求項5に記載の半導体装置の製造方法。
【請求項7】
基板表面の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に不純物拡散領域からなる導電層を備える半導体装置の製造方法であって、
半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に、絶縁膜を形成するステップと、
前記絶縁膜に異方性エッチングを行い、ゲート電極に沿って絶縁膜サイドウォールを形成するステップと、
前記絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、前記導電層を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜に異方性エッチングを行い、前記絶縁膜サイドウォール外側面の少なくとも下部を被覆する金属酸化膜サイドウォールを形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の表面酸化膜を除去するステップと、
前記金属酸化膜サイドウォールをマスクとして、前記導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項8】
基板表面の半導体層に、上部にシリサイド層を有する不純物拡散領域からなる導電層と、上部にシリサイド層を有しない不純物拡散領域からなる導電層とを備える半導体装置の製造方法であって、
前記半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に、絶縁膜を形成するステップと、
前記絶縁膜に異方性エッチングを行い、ゲート電極に沿って絶縁膜サイドウォールを形成するステップと、
前記絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜上に、シリサイド層の形成領域に開口部を有するエッチングマスクを形成するステップと、
前記エッチングマスクを介して前記金属酸化膜に異方性エッチングを行い、前記絶縁膜サイドウォールの外側面の少なくとも下部を被覆する金属酸化膜サイドウォールを形成するステップと、
前記金属酸化膜サイドウォールをマスクとして、シリサイド層形成領域の導電層の表面酸化膜を除去するステップと、
前記金属酸化膜サイドウォールをマスクとして、表面酸化膜が除去された導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項9】
前記金属酸化膜上に第2の絶縁膜を形成するステップをさらに有し、
前記エッチングマスクを介した異方性エッチングにより、前記金属酸化膜サイドウォールと、当該金属酸化膜サイドウォールの外側面を被覆する第2の絶縁膜サイドウォールが形成されるとともに、
前記表面酸化膜を除去する際に、上部にシリサイド層を有しない導電層上に、前記第2の絶縁膜を残留させる請求項8に記載の半導体装置の製造方法。
【請求項10】
基板表面の半導体層に、上部にシリサイド層を有する不純物拡散領域からなる導電層と、上部にシリサイド層を有しない不純物拡散領域からなる導電層とを備える半導体装置の製造方法であって、
前記半導体層上にゲート絶縁膜及びゲート電極を形成するステップと、
基板全面に第1の絶縁膜を形成するステップと、
前記第1の絶縁膜に異方性エッチングを行い、ゲート電極に沿って絶縁膜サイドウォールを形成するステップと、
前記絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層を形成するステップと、
基板全面に、耐酸性の金属酸化膜を成膜するステップと、
前記金属酸化膜に異方性エッチングを行い、前記絶縁膜サイドウォールの外側面の少なくとも下部を被覆する金属酸化膜サイドウォールを形成するステップと、
基板全面に、第2の絶縁膜を形成するステップと、
前記第2の絶縁膜上に、シリサイド層の形成領域に開口部を有するエッチングマスクを形成するステップと、
前記エッチングマスクを介して、前記第2の絶縁膜のエッチングを行い、シリサイド層の形成領域を露出させるステップと、
前記シリサイド層形成領域の表面酸化膜を除去するとともに、上部にシリサイド層を有しない導電層上に前記第2の絶縁膜を残留させるステップと、
前記表面酸化膜が除去された導電層の上部をシリサイド化するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項11】
前記ゲート電極の形成後に、当該ゲート電極をマスクとして、当該ゲート電極の外側に位置する半導体層に、前記導電層に比べて低濃度の不純物拡散領域を形成する請求項5から10のいずれかに記載の半導体装置の製造方法。
【請求項12】
前記金属酸化膜の材質が、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも1の金属を含有する酸化物である請求項5から11のいずれかに記載の半導体装置の製造方法。

発明の詳細な説明
【技術分野】
【0001】
本発明は、シリサイド層からなる低抵抗層を備えた半導体装置、及びその製造方法に関する。
【背景技術】
【0002】
近年、LSI(Large Scale Integrated circuit)の動作速度を高めるため、LSIに使用されるMISFET(Metal-Insulator-Semiconductor Field Effect Transistor)の微細化が進められている。MISFETの微細化は、MISFETを構成する各部の寸法をスケーリング則に従って縮小することにより実現される。この縮小化では、特に、ゲート電極に沿って形成されるサイドウォールの幅の縮小や、ソース領域やドレイン領域に電気的に接続されるコンタクトの位置ずれマージンの縮小が、ますます必要になっている。
【0003】
上記サイドウォールは、半導体基板にソース領域やドレイン領域となる不純物拡散領域を形成する際に、当該不純物拡散領域のゲート電極側の端部を規定するマスクとして機能する。また、当該不純物拡散領域の上部に、低抵抗化のためのシリサイド層が形成される場合、上記サイドウォールは、シリサイド層形成領域のゲート電極側の端部を規定するマスクとしての機能も有している。
【0004】
上記シリサイド層の形成工程では、まず、シリサイド層形成領域に形成されている表面酸化膜が除去される。当該表面酸化膜の除去は、通常、フッ酸溶液等を使用したウェットエッチング処理により行われる。そして、このウェットエッチング処理により、上記サイドウォールがエッチング除去されることがないように、上記サイドウォールの材質には、通常、シリコン窒化膜が用いられている。
【0005】
また、シリコン窒化膜からなるサイドウォールを、ゲート電極の側面や半導体基板の表面に直接形成すると、シリコン窒化膜が膜内に応力が残留しやすい膜であるため、応力が半導体基板のチャネル領域に作用したり、シリコン窒化膜に含まれる水素がゲート電極や半導体基板に拡散したりすることにより、トランジスタ特性が変動してしまう。このため、ゲート電極及び半導体基板と、シリコン窒化膜からなるサイドウォールとの間に、ストレス緩和膜を介在させる構造が採用されている。
【0006】
従来、ストレス緩和膜の材質にはシリコン酸化膜が採用されていたが、この場合、上記ウェットエッチング処理にてストレス緩和膜がエッチングされ、当該エッチングされた領域にシリサイド層が形成される。近年の縮小化がなされたMISFETでは、サイドウォール直下の半導体基板に形成されるエクステンション領域が薄層であるため、ストレス緩和膜がエッチングされた領域に形成されるシリサイド層は、エクステンション領域の底部であるpn接合と極めて近接する状態になる。このため、エクステンション領域の底部のpn接合を介して流れる電流(いわゆる、接合リーク)が増大するという問題が生じている。
【0007】
この対策として、後掲の特許文献1には、上記ストレス緩和膜をシリコン酸窒化膜により形成する技術が開示されている。図7は、このような従来の半導体装置の製造工程を示す工程断面図である。
【0008】
図7(a)に示すように、まず、半導体基板100の上にシリコン酸窒化膜とn型ポリシリコン膜とが順次成膜され、公知の微細加工技術により、ゲート絶縁膜101を介してゲート電極102が形成される。そして、ゲート電極102をマスクとして半導体基板100にイオン注入により砒素等の不純物が導入され、ゲート電極102の両側の半導体基板100に、n型のエクステンション領域103が形成される。
【0009】
次に、図7(b)に示すように、半導体基板100の全面にLPCVD(Low Pressure Chemical Vapor Deposition)法により、シリコン酸窒化膜104が20nmの膜厚で成膜され、当該シリコン酸窒化膜104上に、シリコン窒化膜105が、80nmの膜厚で成膜される。
【0010】
そして、シリコン窒化膜105及び、シリコン酸窒化膜104に、異方性エッチングを行うことで、図7(c)に示すように、シリコン酸窒化膜からなるL字型サイドウォール106とシリコン窒化膜からなる窒化膜サイドウォール107が形成される。
【0011】
続いて、ゲート電極102、L字型サイドウォール106、及び窒化膜サイドウォール107をマスクとして半導体基板100イオン注入により砒素等の不純物が導入され、ソース領域及びドレイン領域(以下、導電層108という。)が形成される。なお、導電層108のイオン注入後には、1000℃で10秒間の高速加熱処理が行われている。
【0012】
この後、フッ酸等を使用したウェットエッチング処理により、ゲート電極102の表面、及び導電層108の表面に形成されている表面酸化膜が除去された後、半導体基板100の全面に、コバルト等の高融点金属膜が成膜される。そして、シリサイド化のための熱処理が行われることにより、シリコンと金属膜とが接触する領域がシリサイド化され、コバルトシリサイド(CoSi2)からなるシリサイド層109が形成される。
【0013】
上記製造工程によれば、L字型サイドウォール106が、シリコン酸窒化膜により構成されているため、表面酸化膜を除去するウェットエッチング処理において、L字型サイドウォールの下端部(半導体基板100と接触している辺)にサイドエッチングが生じることがない。このため、シリサイド層109が、エクステンション層103上に形成されることが防止され、接合リークが増大することが防止される。
【特許文献1】特許3544535号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
しかしながら、50nm以下のゲート長を有するMISFETでは、導電層108の接合深さが100nm以下となり、エクステンション領域103の接合深さは30nm以下となる。また、薄層化に伴うシート抵抗の増大を避けるため、導電層108及びエクステンション領域103に導入される不純物濃度は、従来のMISFETに比べて高濃度となっている。このため、半導体基板100に導入された不純物は、加熱により半導体基板100内を容易に拡散する。特に、エクステンション領域103の不純物が横方向に拡散した場合、ゲート電極102直下のチャネル領域に不純物が拡散することになる。チャネル領域は、通常、エクステンション領域103と逆導電型の半導体層として形成されるため、エクステンション領域103からチャネル領域への不純物の拡散は、MISFETの特性を大きく変動させてしまう。
【0015】
このため、上述のような短ゲート長のMISFETを備える半導体装置の製造工程では、各工程の熱処理において、半導体基板に加わる総熱量を抑制することが要求されている。例えば、従来は900℃程度の高温での熱処理が必要であったシリサイド層109の材質には、450℃程度の温度でシリサイド化が可能なニッケルシリサイドが採用されている。
【0016】
同様に、シリコン酸窒化膜やシリコン窒化膜の成膜に使用されるLPCVD法での成膜工程も、成膜処理時間が比較的長時間であるため、成膜処理中の半導体基板100の温度が、例えば、500℃以下であることが求められている。
【0017】
600℃から700℃の温度で成膜が行われていた従来のシリコン酸窒化膜やシリコン窒化膜が、フッ酸を用いたウェットエッチング処理に際し、優れたエッチング耐性を有していたのに対し、このような500℃以下の成膜温度により成膜されたシリコン酸窒化膜やシリコン窒化膜のフッ酸に対するエッチング速度は、シリコン酸化膜と同等以上となる。
【0018】
図8は、図7に示した従来の製造工程に、上述の低温成膜されたシリコン酸窒化膜やシリコン窒化膜を適用した場合の工程断面図である。
【0019】
図8(a)に示すように、低温成膜されたシリコン酸窒化膜からなるL字型サイドウォール116と、低温成膜されたシリコン窒化膜からなる窒化膜サイドウォール117は、導電層108形成時のイオン注入マスクとしては十分に機能する。
【0020】
しかしながら、表面酸化膜を除去するためのフッ酸溶液を用いたウェットエッチング処理では、図8(b)に示すように、L字型サイドウォール116と窒化膜サイドウォール117とがエッチングされてサイドウォール幅が短縮され、エクステンション領域103の表面が露出される。
【0021】
そして、このような状態で、例えば、半導体基板100の全面に、ニッケル膜が成膜されてシリサイド化処理が行われた場合、図8(c)に示すように、エクステンション領域103の表面部にシリサイド層が形成されることになる。このように、エクステンション領域103の表面部にシリサイド層109が形成されると、短ゲート長のMISFETではエクステンション領域103が非常に薄く形成されているため、上述した接合リークが著しく増大する。
【0022】
本発明は、上記従来の事情を鑑みて提案されたものであって、サイドウォールがサイドエッチングされることを確実に防止し、接合リーク電流が増大することを抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0023】
上記課題を解決するために、本発明は、以下の技術的手段を採用している。まず、本発明は、半導体層上にゲート絶縁膜を介して設けられたゲート電極と、当該ゲート電極の両側に位置する半導体層に、不純物拡散領域からなる導電層を備えた半導体装置を前提としている。そして、本発明に係る半導体装置は、ゲート電極に沿って設けられた耐酸性の金属酸化膜からなる金属酸化膜サイドウォールと、当該金属酸化膜サイドウォールによりゲート電極側の端部が位置決めされ、前記導電層の上部に形成されたシリサイド層とを備えている。
【0024】
本構成によれば、シリサイド層の形成前に実施される導電層の表面酸化膜を除去工程において、金属酸化膜サイドウォールにサイドエッチングが生じないため、シリサイド層のゲート電極側の端部を、導電層上に確実に配置することができる。このため、接合リークの増大が防止される。上記金属酸化膜サイドウォールは、例えば、断面L字状に形成することができる。
【0025】
また、金属酸化膜サイドウォールとゲート電極の間に、絶縁膜サイドウォールが介在され、金属酸化膜サイドウォールが、絶縁膜サイドウォールを、半導体層の表面から少なくともシリサイド層の上面の高さに渡って被覆する構成としてもよい。なお、上記金属酸化膜の材質には、例えば、酸化アルミニウムを使用することができる。
【0026】
一方、他の観点では、本発明は、上記半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体層上にゲート絶縁膜及びゲート電極が形成された後、基板全面に、耐酸性の金属酸化膜が成膜される。そして、当該金属酸化膜に異方性エッチングが行われ、ゲート電極に沿って金属酸化膜サイドウォールが形成される。次に、金属酸化膜サイドウォールをマスクとして、金属酸化膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層が形成される。続いて、金属酸化膜サイドウォールをマスクとして、導電層の表面酸化膜が除去されるとともに、当該導電層の上部がシリサイド化される。
【0027】
ここで、上記金属酸化膜が成膜された際に、当該金属酸化膜上に絶縁膜を形成してもよい。この場合、上記異方性エッチングにより、絶縁膜サイドウォール、及び、前記ゲート電極と絶縁膜サイドウォールとの間と、前記半導体層と絶縁膜サイドウォールとの間に渡って介在する断面L字状の金属酸化膜サイドウォールが形成される。
【0028】
また、本発明に係る半導体装置の他の製造方法は、まず、半導体層上にゲート絶縁膜及びゲート電極が形成された後、基板全面に、絶縁膜が形成される。そして、当該絶縁膜に異方性エッチングが行われ、ゲート電極に沿って絶縁膜サイドウォールが形成される。次に、絶縁膜サイドウォールをマスクとして、絶縁膜サイドウォールの外側に位置する半導体層に、不純物拡散領域からなる導電層が形成される。続いて、基板全面に、耐酸性の金属酸化膜が成膜され、当該金属酸化膜に異方性エッチングが行われて、上記絶縁膜サイドウォール外側面の少なくとも下部を被覆する金属酸化膜サイドウォールが形成される。この後、金属酸化膜サイドウォールをマスクとして、導電層の表面酸化膜が除去されるとともに、当該導電層の上部がシリサイド化される。
【発明の効果】
【0029】
本発明によれば、シリサイド層形成領域の表面酸化膜をエッチング除去する際に、シリサイド層のゲート電極側端部の位置を位置決めするサイドウォールにサイドエッチングが生じることが確実に防止される。したがって、シリサイド層がエクステンション領域の表面に形成されることを防止することができ、接合リークの増大が確実に防止される。
【発明を実施するための最良の形態】
【0030】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図1及び図2は、本発明の第1の実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図1では、STI(Shallow Trench Isolation)や、LOCOS(local Oxidation of Silicon)等の素子分離酸化膜により区分された領域に形成されたMISFETを例示している。また、以下では、n型のMISFETを具体例として説明を行うが、本発明は、p型のMISFETに対しても適用可能である。
【0031】
まず、半導体基板100上に、シリコン酸窒化膜とn型のポリシリコン膜が順に成膜され、フォトリソグラフィ及びエッチングにより、図1(a)に示すように、シリコン酸窒化膜からなるゲート絶縁膜1と、n型ポリシリコンからなるゲート電極2が形成される。
【0032】
次に、図1(b)に示すように、10nm程度の膜厚を有するシリコン酸化膜11が、例えば、TEOS(Tetra-Ethyl-Ortho-Silicate)を原料としたLPCVD法により形成され、シリコン酸化膜11に異方性エッチングによるエッチバックを行うことで、図1(c)に示すように、オフセットサイドウォール12が形成される。ここで、オフセットサイドウォール12は、ゲート電極2に対して、エクステンション領域3の端部を位置決めするスペーサとして機能する。
【0033】
そして、図1(d)に示すように、ゲート電極2及びオフセットサイドウォール12をマスクとして、例えば、砒素イオンが、5keV程度の加速エネルギー、及び5E14cm-2のドーズ量でイオン注入により半導体基板100内に導入され、n型のエクステンション領域3が形成される。
【0034】
エクステンション領域3の形成が完了すると、図2(a)に示すように、半導体基板100の全面に、耐酸性の金属酸化膜4が成膜される。本実施形態では、金属酸化膜4として、TMA(Tri-Methyl-Aluminum)とH2O(あるいはO3)とを、チャンバ内に交互にパルス的に導入し、単原子層毎に成膜を行うALD(Atomic Layer Deposition)法により、酸化アルミニウム(Al23)膜が10nm程度の膜厚で成膜される。また、金属酸化膜4上には、例えば、シリコンソースとしてモノシラン(SiH4)や四塩化珪素(SiCl4)を使用し、また、窒素ソースとして窒素(N2)やアンモニア(NH3)を使用したALD法により、シリコン窒化膜5が40nm程度の膜厚で成膜される。なお、ALD法による酸化アルミニウム膜、及びシリコン窒化膜の成膜は、180℃〜200℃程度の基板温度で行うことが可能である。
【0035】
続いて、金属酸化膜4とシリコン窒化膜5との積層膜を異方性エッチングすることにより、図2(b)に示すように、ゲート電極2の上面及び導電層8の上面が露出されるとともに、金属酸化膜からなるL字型サイドウォール6と絶縁膜サイドウォール7とが形成される。酸化アルミニウム膜とシリコン窒化膜との積層膜の異方性エッチングは、例えば、UHFアンテナ付エッチング装置に、Arガスを800sccm、CF4ガスを200sccmの流量で導入し、ソースパワーとして400W、バイアスパワーとして200W、アンテナパワーとして200Wの高周波電力を印加することで実施可能である。このとき、エッチング室の内部圧力は2Paである。なお、エッチング終点の近傍では、Arガスを1000sccm、CHF3ガスを60sccm、O2ガスを10sccmの流量で導入し、ソースパワーとして600W、バイアスパワーとして120W、アンテナパワーとして400Wの高周波電力を印加することで、下地層との選択性をより高めることができる。
【0036】
この後、ゲート電極2、オフセットサイドウォール12、L字型サイドウォール6、及び絶縁膜サイドウォール7をマスクとしてイオン注入が行われ、ゲート電極2の両側の半導体基板100にソース領域及びドレイン領域となるn型の不純物拡散領域である導電層8が形成される。このような導電層8は、例えば、砒素イオンを、10keV程度の加速エネルギー、及び5E15cm-2程度のドーズ量で半導体基板100内にイオン注入することにより形成することができる。なお、当該イオン注入後には、1000℃で0.1秒間の高速加熱によるアニール処理が行われる。
【0037】
次に、図2(c)に示すように、100:1のフッ酸溶液を使用したウェットエッチング処理によりゲート電極2、及び導電層8の表面に形成されている表面酸化膜が除去される。このとき、シリコン酸化膜からなるオフセットサイドウォール12と、ALD法により低温成膜されたシリコン窒化膜からなる絶縁膜サイドウォール7は、エッチングされる。しかしながら、酸化アルミニウムからなるL字型サイドウォール6は、反応性が乏しいため、ほとんどエッチングされることがない。
【0038】
導電層8、及びゲート電極2の表面酸化膜の除去が完了した後、半導体基板100の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板1100とが接触する領域、及び、金属膜とゲート電極2とが接触する領域に金属シリサイド層9が形成される(図2(d)参照)。なお、本実施形態では、金属膜としてニッケル(Ni)膜を成膜し、ニッケルシリサイド(NiSi)を形成している。なお、未反応の金属膜は、ウェットエッチングにより除去されることはいうまでもない。
【0039】
以上説明したように、本実施形態では、L字型サイドウォール6が金属酸化膜で形成されているため、ソース領域やドレイン領域として機能する導電層8の表面酸化膜の除去処理において、L字型サイドウォール6の底辺部6a(図2(c)参照)の幅が短縮されることがない。したがって、導電層8の上部に形成されるシリサイド層9がエクステンション領域3の上部に到達することがなく、接合リークが増大することがない。
【0040】
なお、金属酸化膜4の膜厚は、シリサイド層9を形成する熱処理の際に、L字型サイドウォール6の底辺部6a上に堆積された金属膜が、当該底辺部6aを介して半導体基板100とシリサイド化反応を生じない膜厚であればよく、任意の膜厚とすることができる。また、絶縁膜サイドウォール7の材質も、導電層8を形成するイオン注入の際にマスクとして機能する材質であればよく、任意の材質を採用することが可能である。
【0041】
また、オフセットサイドゲート12は、ゲート電極2の直下にエクステンション領域3が大きく侵入することを抑制する目的で必要に応じて設けられるものであり、本発明に必須の要素ではない。
【0042】
(第2の実施形態)
次に、本発明の第2の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図3は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図3では、第1の実施形態と同様に、素子分離酸化膜により区分された領域に形成されたn型のMISFETを例示している。本実施形態では、耐酸性の金属酸化膜の形成位置が第1の実施形態と異なる。しかしながら、当該金属酸化膜の形成は、エクステンション領域3の形成より後の工程であり、エクステンション領域3が形成されるまでの工程は、図1に示した第1の実施形態の工程と同一である。
【0043】
さて、本実施形態では、エクステンション領域3の形成が完了すると、図3(a)に示すように、半導体基板100の全面に、例えば、LPCVD法により、膜厚が10nm程度のシリコン酸化膜13が形成される。また、シリコン酸化膜13上には、ALD法により、シリコン窒化膜5が40nm程度の膜厚で成膜される。
【0044】
続いて、シリコン酸化膜13とシリコン窒化膜5との積層膜を異方性エッチングすることにより、図3(b)に示すように、シリコン酸化膜からなるL字型サイドウォール14とシリコン窒化膜からなる窒化膜サイドウォール7とで構成される絶縁膜サイドウォール31が形成される。なお、当該異方性エッチングは、第1の実施形態で例示したエッチング条件により実施することが可能である。
【0045】
この後、ゲート電極2、オフセットサイドウォール12、及び絶縁膜サイドウォール31をマスクとしてイオン注入が行われ、ゲート電極2の両側の半導体基板100にソース領域及びドレイン領域となるn型の導電層8が形成される。
【0046】
本実施形態では、次に、図3(c)に示すように、半導体基板100の全面に、ALD法により、酸化アルミニウム膜からなる耐酸性の金属酸化膜15が、10nm程度の膜厚で成膜される。そして、図3(d)に示すように、金属酸化膜15に異方性エッチングが行われ、ゲート電極2の上面及び導電層8の上面が露出されるとともに、絶縁膜サイドウォール31の外側に金属酸化膜サイドウォール16が形成される。このとき、金属酸化膜サイドウォール16は、絶縁膜サイドウォール31の外側下部、すなわち、半導体基板100の表面から所定高さまでの範囲を、少なくとも被覆していればよい。ここで、所定高さとは、後述のシリサイド層9の上面の高さである。
【0047】
続いて、100:1のフッ酸溶液を使用したウェットエッチング処理によりゲート電極2、及び導電層8の表面に形成されている表面酸化膜が除去される。このとき、図3(e)に示すように、酸化アルミニウムからなる金属酸化膜サイドウォール16に被覆されていない、シリコン酸化膜からなるオフセットサイドウォール12、シリコン酸化膜からなるL字型サイドウォール14、及びシリコン窒化膜からなる絶縁膜サイドウォール7は、エッチングされる。しかしながら、酸化アルミニウムからなる金属酸化膜サイドウォール16は、ほとんどエッチングされることがない。
【0048】
導電層8、及びゲート電極2の表面酸化膜の除去が完了した後、半導体基板100の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板1100とが接触する領域、及び、金属膜とゲート電極2とが接触する領域に金属シリサイド層9が形成される(図3(e)参照)。なお、本実施形態においても第1の実施形態と同様に、金属膜としてニッケル(Ni)膜を成膜し、ニッケルシリサイド(NiSi)を形成している。
【0049】
以上説明したように、本実施形態では、ソース領域やドレイン領域として機能する導電層8の表面酸化膜の除去処理において、金属酸化膜サイドウォール16がエッチングされることがないので、当該サイドウォールの幅が短縮されることがない。したがって、導電層8の上部に形成されるシリサイド層9がエクステンション領域3の上部に達することがなく、接合リークが増大することが防止される。
【0050】
なお、金属酸化膜15の膜厚は、シリサイド層9を形成する熱処理の際に、金属酸化膜サイドウォール16上に堆積された金属膜が、当該サイドウォール16を介して半導体基板100とシリサイド化反応を生じない膜厚であればよく、任意の膜厚とすることができる。
【0051】
また、絶縁膜サイドウォール31の材質も、導電層8を形成するイオン注入の際にマスクとして機能する材質であればよく、任意の材質を採用することが可能である。また、絶縁膜サイドウォール31は単層で形成されてもよい。
【0052】
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図4は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。本実施形態では、本発明を、低抵抗化のために上部にシリサイド層が形成された導電層を備えるMISFETと、サージ耐性を高めるために上部にシリサイド層が形成されない導電層とを備えるMISFETとが、半導体基板に混載された半導体装置に適用した事例を説明する。
【0053】
なお、図4は、STI法や、LOCOS法等により形成された素子分離酸化膜41により区分された領域に形成されたn型のMISFETを例示している。また、図4(a)から(d)において、左方が上部にシリサイド層が形成された導電層を有するMISFETであり、右方が上部にシリサイド層が形成されない導電層を有するNISFETである。
【0054】
図4(a)に示すように、本実施形態で形成される各n型MISFETの基本構造は、第2の実施形態で説明したMISFETと同一である。したがって、導電層8が形成されるまでの工程は、図1、及び図3(a)、(b)に示した第2の実施形態の工程と同一である。
【0055】
本実施形態では、図4(a)に示すように、導電層8の形成が完了すると、図4(b)に示すように、半導体基板100の全面に、ALD法により、酸化アルミニウム膜からなる耐酸性の金属酸化膜15が、10nm程度の膜厚で成膜される。そして、金属酸化膜15上に、フォトレジスト膜がスピンコート法等により成膜され、フォトリソグラフィにより、シリサイド層9を形成する領域に開口部を有するレジストパターン42が形成される。
【0056】
上記状態で金属酸化膜15に異方性エッチングが行われ、図4(c)に示すように、レジストパターン42により被覆されていないMISFETのゲート電極2の上面、及び導電層8の上面が露出されるとともに、絶縁膜サイドウォール31の外側に第2の実施形態で説明した金属酸化膜サイドウォール16が形成される。このとき、レジストパターン42に被覆された領域の金属酸化膜15はエッチングされず、当該領域を被覆するカバー膜17として残留する。
【0057】
続いて、レジストパターン42が有機洗浄等により除去された後、100:1のフッ酸溶液を使用したウェットエッチング処理によりゲート電極2、及び導電層8の表面に形成されている表面酸化膜が除去される。このとき、図4(d)に示すように、酸化アルミニウムからなる金属酸化膜サイドウォール16、及びカバー膜17に被覆されていないシリコン酸化膜からなるオフセットサイドウォール12、シリコン酸化膜からなるL字型サイドウォール14、及びシリコン窒化膜からなる窒化膜サイドウォール7はエッチングされる。しかしながら、酸化アルミニウムからなる金属酸化膜サイドウォール16及びカバー膜17は、ほとんどエッチングされない。
【0058】
導電層8、及びゲート電極2の表面酸化膜の除去が完了した後、半導体基板100の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板1100とが接触する領域、及び、金属膜とゲート電極2とが接触する領域に金属シリサイド層9が形成される(図4(d)参照)。このとき、カバー膜17で被覆された領域の導電層8及びゲート電極2は、金属膜と接触することがないためシリサイド層が形成されることがない。なお、本実施形態においても第1の実施形態と同様に、金属膜としてニッケル(Ni)膜を成膜し、ニッケルシリサイド(NiSi)を形成している。
【0059】
なお、カバー膜17は、半導体基板100の全面にシリコン酸化膜等からなる層間絶縁膜が成膜された後、当該層間絶縁膜に、層間絶縁膜上の導電体と導電層8とを電気的に接続するコンタクトを形成する際にエッチング除去される。
【0060】
以上説明したように、本実施形態では、ソース領域やドレイン領域として機能する導電層8の表面酸化膜の除去処理において、金属酸化膜サイドウォール16がサイドエッチングされることがないため、当該サイドウォール16の幅が短縮されることがない。したがって、導電層8の上部に形成されるシリサイド層9がエクステンション領域3の上部に達することがなく、接合リークが増大することが防止される。
【0061】
また、本実施形態では、金属酸化膜をシリサイド層の形成を行わない領域のカバー膜として使用しているため、上部にシリサイド層が形成された導電層を備えるMISFETと、上部にシリサイド層が形成されない導電層とを備えるMISFETとが、混載された半導体装置を、簡単なプロセスで形成することができる。
【0062】
なお、金属酸化膜15の膜厚は、シリサイド層9を形成する熱処理の際に、金属酸化膜サイドウォール16、及びカバー膜17上に堆積される金属膜が、金属酸化膜15を介して半導体基板100とシリサイド化反応を生じない膜厚であればよく、任意の膜厚とすることができる。
【0063】
(第4の実施形態)
以下、本発明の第4の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図5は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。本実施形態は、金属酸化膜上に、シリコン酸化膜が形成される点が、第3の実施形態と異なる。すなわち、導電層8が形成されるまでの工程は、上記第3の実施形態の工程と同一である。
【0064】
本実施形態では、図5(a)に示すように、導電層8の形成が完了すると、図5(b)に示すように、半導体基板100の全面に、耐酸性の金属酸化膜15が5nm程度の膜厚でALD法により成膜され、当該金属酸化膜15上に、50nm程度の膜厚のシリコン酸化膜18が、LPCVD法により成膜される。そして、シリコン酸化膜18上に、フォトレジスト膜がスピンコート法等により成膜され、シリサイド層9を形成する領域に開口部を有するレジストパターン42がフォトリソグラフィにより形成される。
【0065】
上記状態で、シリコン酸化膜18及び金属酸化膜15に対して異方性エッチングが行われ、図5(c)に示すように、レジストパターン42により被覆されていないMISFETのゲート電極2の上面及び導電層8の上面が露出されるとともに、絶縁膜サイドウォール31の外側に金属酸化膜からなる断面L字状のL字型サイドウォール19と酸化膜サイドウォール20(第2の絶縁膜サイドウォール)とが形成される。このとき、金属酸化膜サイドウォール19は、絶縁膜サイドウォール31の外側下部、すなわち、半導体基板100の表面から所定高さまでの範囲を、少なくとも被覆していればよい。ここで、所定高さとは、後述のシリサイド層9の上面の高さである。また、このとき、レジストパターン42に被覆された領域の金属酸化膜15及びシリコン酸化膜18はエッチングされず、当該領域を被覆するカバー膜17及び酸化膜カバー膜21として残留する。
【0066】
続いて、レジストパターン42が有機洗浄等により除去された後、100:1のフッ酸溶液を使用したウェットエッチング処理によりゲート電極2、及び導電層8の表面に形成されている表面酸化膜が除去される。このとき、図5(d)に示すように、酸化アルミニウムからなるL字型サイドウォール19、及びカバー膜17に被覆されていないシリコン酸化膜からなるオフセットサイドウォール12、シリコン酸化膜からなるL字型サイドウォール14、シリコン窒化膜からなる絶縁膜サイドウォール7、酸化膜サイドウォール20、及び酸化膜カバー膜21はエッチングされる。しかしながら、酸化アルミニウムからなるL字型サイドウォール19及びカバー膜17は、ほとんどエッチングされない。
【0067】
また、本実施形態のウェットエッチング処理では、エッチング時間が、酸化膜カバー膜21が完全にエッチング除去されることのない時間に設定される。導電層8及びゲート電極2の表面酸化膜の膜厚は、酸化膜カバー膜21の膜厚に比べて十分に小さいため、このような処理時間の設定は容易に行うことができる。
【0068】
導電層8、及びゲート電極2の表面酸化膜の除去が完了した後、半導体基板100の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板1100とが接触する領域、及び、金属膜とゲート電極2とが接触する領域に金属シリサイド層9が形成される(図5(d)参照)。このとき、酸化膜カバー膜21及びカバー膜17で被覆された領域の導電層8及びゲート電極2は、金属膜と接触することがないためシリサイド層が形成されることがない。なお、本実施形態においても上記各実施形態と同様、金属膜としてニッケル(Ni)膜を成膜し、ニッケルシリサイド(NiSi)を形成している。
【0069】
なお、カバー膜17及び酸化膜カバー膜21は、半導体基板100の全面にシリコン酸化膜等からなる層間絶縁膜が成膜された後、当該層間絶縁膜に、層間絶縁膜上の導電体と導電層8とを電気的に接続するコンタクトを形成する際にエッチング除去される。
【0070】
以上説明したように、本実施形態では、ソース領域やドレイン領域として機能する導電層8の表面酸化膜の除去処理において、金属酸化膜からなるL字型サイドウォール19の底辺部がエッチングされないため、当該サイドウォール19の底辺部の幅が短縮されることがない。したがって、導電層8の上部に形成されるシリサイド層9がエクステンション領域3の上部に達することがなく、接合リークが増大することが防止される。
【0071】
また、本実施形態では、従来からシリサイド化を行わない領域のカバー膜として使用されているシリコン酸化膜が、シリサイド化のために成膜される金属膜の直下に配置されている。このため、第3の実施形態のように、カバー膜上に堆積された金属膜と半導体基板との間でシリサイド化反応が生じることを懸念する必要がなく、安定してシリサイド化を実施することができる。
【0072】
さらに、図5(d)に示すように、シリサイド層9のゲート電極側の端部は、金属酸化膜からなる、L字型サイドウォールの下端部で位置決めされるとともに、カバー膜17上にカバー膜21が形成されているため、第3の実施形態に比べて、金属酸化膜の膜厚を薄くすることができる。すなわち、従来の成膜法に比べて比較的長い成膜時間を必要とするALD法により成膜する膜の厚さを薄くすることができ、金属酸化膜の成膜に要する時間を短縮することができる。
【0073】
(第5の実施形態)
以下、本発明の第5の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図6は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。本実施形態は、金属酸化膜サイドウォール形成後に、シリコン酸化膜が形成される点が、第4の実施形態と異なる。すなわち、金属酸化膜15が形成されるまでの工程は、上記第3の実施形態の工程と同一である。
【0074】
本実施形態では、図6(a)に示すように、半導体基板100の全面に、耐酸性の金属酸化膜15が、ALD法により10nmの膜厚で形成されると、図6(b)に示すように、金属酸化膜15に対して異方性エッチングが行われ、金属酸化膜サイドウォール16が形成される。この後、半導体基板100の全面に、LPCVD法により、シリコン酸化膜18が50nm程度の膜厚で成膜される。そして、シリコン酸化膜18上に、フォトレジスト膜がスピンコート法等により成膜され、シリサイド層9を形成する領域に開口部を有するレジストパターン42がフォトリソグラフィにより形成される。
【0075】
上記状態で、シリコン酸化膜18に対して異方性エッチングが行われ、図6(c)に示すように、レジストパターン42により被覆されていないMISFETのゲート電極2の上面及び導電層8の上面が露出されるとともに、金属酸化膜サイドウォール16の外側に、シリコン酸化膜からなる酸化膜サイドウォール22(第2の絶縁膜サイドウォール)が形成される。このとき、レジストパターン42に被覆された領域のシリコン酸化膜18はエッチングされず、当該領域を被覆する酸化膜カバー膜21として残留する。
【0076】
続いて、レジストパターン42が有機洗浄等により除去された後、100:1のフッ酸溶液を使用したウェットエッチング処理によりゲート電極2、及び導電層8の表面に形成されている表面酸化膜が除去される。このとき、図6(d)に示すように、酸化アルミニウムからなる金属酸化膜サイドウォール16に被覆されていないシリコン酸化膜からなるオフセットサイドウォール12、シリコン酸化膜からなるL字型サイドウォール14、シリコン窒化膜からなる窒化膜サイドウォール7、酸化膜サイドウォール22、及び酸化膜カバー膜21はエッチングされる。しかしながら、酸化アルミニウムからなる金属酸化膜サイドウォール19は、ほとんどエッチングされない。また、第4の実施形態と同様に、本実施形態のウェットエッチング処理においても、エッチング時間は、酸化膜カバー膜21が完全にエッチング除去されることのない時間に設定される。
【0077】
導電層8、及びゲート電極2の表面酸化膜の除去が完了した後、半導体基板100の全面にスパッタ法等により金属膜が成膜されて熱処理が行われ、当該金属膜と半導体基板1100とが接触する領域、及び、金属膜とゲート電極2とが接触する領域に金属シリサイド層9が形成される(図6(d)参照)。このとき、酸化膜カバー膜21で被覆された領域の導電層8及びゲート電極2は、金属膜と接触することがないためシリサイド層が形成されることがない。なお、本実施形態においても上記各実施形態と同様、金属膜としてニッケル(Ni)膜を成膜し、ニッケルシリサイド(NiSi)を形成している。また、カバー膜17及び酸化膜カバー膜は、第4の実施形態と同様に、半導体基板100の全面にシリコン酸化膜等からなる層間絶縁膜が成膜された後、当該層間絶縁膜に、層間絶縁膜上の導電体と導電層8とを電気的に接続するコンタクトを形成する際にエッチング除去される。
【0078】
以上のように、本実施形態では、ソース領域やドレイン領域として機能する導電層8の表面酸化膜の除去処理において、シリコン酸化膜からなる酸化膜サイドウォール22はエッチングされるが、酸化膜サイドウォール22の内側に存在する金属酸化膜サイドウォール16がエッチングされることがない。したがって、導電層8の上部に形成されるシリサイド層9がエクステンション領域3の上部に達することがなく、接合リークが増大することが防止される。
【0079】
また、酸化膜サイドウォール22の膜厚はエッチバック処理により減少しているため、ウェットエッチング処理において酸化膜サイドウォール18を完全に除去した場合であっても、酸化膜カバー膜21を残留させることができる。このため、ウェットエッチング処理のエッチング時間を、酸化膜サイドウォール22が完全に除去されるとともに、酸化膜カバー膜21が少なくともシリサイド化を防止する保護膜として機能可能な膜厚が残留する時間に設定することにより、上述のシリサイド層9の形成を安定して行うことが可能となる。
【0080】
以上、各実施形態において説明したように、本発明によれば、シリサイド層形成領域の表面酸化膜をエッチング除去する際に、シリサイド層のゲート電極側端部の位置を位置決めするサイドウォールにサイドエッチングが生じることを確実に防止することができる。したがって、シリサイド層がエクステンション領域の表面に形成されることを確実に防止することができ、接合リークの増大が確実に防止できる。
【0081】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、金属酸化膜の材質として、酸化アルミニウムを採用した事例について説明したが、ウェットエッチング処理時にエッチングされることがない金属酸化物であれば、任意の材料を使用することができる。すなわち、HfOx、HfSiOx等のハフニウム酸化物や、ZrOx等のジルコニウム酸化物等からなる金属酸化膜を採用した場合でも、同様の効果を得ることができる。
【0082】
また、上記では、金属シリサイド層16がニッケルシリサイドからなる事例を説明したが、コンタクトホール24の底部に露出する半導体基板1の表面状態は、特に限定されるものではない。例えば、TiSi2、CoSi2、PtSix等のチタン、コバルト、白金等の金属シリサイドであってもよく、また、金属シリサイド層16が形成されていなくてもよい。さらに、上記説明した成膜及びエッチング等の各プロセスは、他の等価なプロセスに置換することができる。
【0083】
加えて、上記各実施形態では、半導体層を有する基板として、半導体基板を例示したが、本発明は、SOI(Silicon On Insulator)基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【産業上の利用可能性】
【0084】
本発明は、表面酸化膜除去の際にサイドウォール幅が減少することがなく、ゲート長が微細な場合であっても、接合リークの発生を抑制できるという効果を有し、超微細MISFETを備えた半導体装置、及びその製造方法として有用である。
【図面の簡単な説明】
【0085】
【図1】第1の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図2】第1の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図3】第2の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図4】第3の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図5】第4の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図6】第5の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図7】従来の半導体装置の製造工程を示す工程断面図。
【図8】従来の半導体装置の製造工程で生じる不具合を示す工程断面図。
【符号の説明】
【0086】
1 ゲート絶縁膜
2 ゲート電極
3 エクステンション領域
4 金属酸化膜
5 シリコン窒化膜
6 L字型サイドウォール(金属酸化膜サイドウォール)
7 窒化膜サイドウォール
8 導電層
9 シリサイド層
13 シリコン酸化膜
15 金属酸化膜
16 金属酸化膜サイドウォール
17 カバー膜
18、22 酸化膜サイドウォール(第2の絶縁膜サイドウォール)
21 酸化膜カバー膜
31 絶縁膜サイドウォール
100 半導体基板
101 ゲート絶縁膜
102 ゲート電極
103 エクステンション領域
104 シリコン酸窒化膜
105 シリコン窒化膜
106 L字型サイドウォール
107 窒化膜サイドウォール
108 導電層
109 シリサイド層
116 低温成膜シリコン酸窒化膜サイドウォール
117 低温成膜シリコン窒化膜サイドウォール





 

 


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