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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12823(P2007−12823A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190733(P2005−190733)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100083172
【弁理士】
【氏名又は名称】福井 豊明
発明者 立岩 健二
要約 課題
接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供する。

解決手段
半導体層を有する基板1上に、金属酸化物からなるライナ膜26と絶縁膜22からなる層間絶縁膜20を形成する。次に、絶縁膜22上に、コンタクトホール24の形成位置に開口部を有するマスクパターン23を形成する。そして、マスクパターン23をエッチングマスクとして絶縁膜22をエッチング除去し、ライナ膜26を露出させる。この後、露出したライナ膜26を真空中でエッチング除去し、半導体基板1を露出させ、当該真空中で連続して、露出した半導体基板1上に導電膜を形成することでコンタクト構造を形成する。
特許請求の範囲
【請求項1】
コンタクトホールを備えた半導体装置の製造方法において、
半導体層を有する基板上に、金属酸化物からなる第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に、コンタクトホール形成位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして前記第2の絶縁膜をエッチング除去し、前記第1の絶縁膜を露出させる工程と、
真空中で、前記露出した第1の絶縁膜をエッチング除去し、下地層を露出させる工程と、
前記下地層露出工程と連続して、露出した下地層上に導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記第2の絶縁膜が、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でエッチング可能な上層膜とを備えた積層膜である請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第1の絶縁膜の膜厚が10nm以下である請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記金属酸化物が、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも1の金属を含有する酸化物である請求項1から3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記下地層が、ニッケルシリサイドである請求項1から4のいずれかに記載の半導体装置の製造方法。
【請求項6】
表面部に半導体層を有する基板と、
前記半導体層上に形成された金属酸化物からなる第1の絶縁膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記第1の絶縁膜と前記第2の絶縁膜とに一体に形成されたコンタクトホールと、
前記コンタクトホール内に形成された導電膜と、
を備えたことを特徴とする半導体装置。
【請求項7】
前記第2の絶縁膜が、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でエッチング可能な上層膜とを備えた請求項6に記載の半導体装置。
【請求項8】
前記第1の絶縁膜の膜厚が10nm以下である請求項6または7に記載の半導体装置。
【請求項9】
前記金属酸化物が、アルミニウム、ハフニウム、及び、ジルコニウムから選択される少なくとも1の金属を含有する酸化物である請求項6から8のいずれかに記載の半導体装置。
【請求項10】
前記コンタクトホールが、ニッケルシリサイド上に形成された請求項6から9のいずれかに記載の半導体装置。

発明の詳細な説明
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関し、特に、異なる配線層間を電気的に接続するコンタクトを備えた半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の高機能化や動作速度の高速化に対応するため、半導体基板に形成される素子の微細化や高集積化が進められている。このため、例えば、半導体基板に形成されたトランジスタのソース領域やドレイン領域等の不純物拡散層(以下、単に拡散層という。)と、半導体基板上に層間絶縁膜を介して設けられた配線層とを電気的に接続するコンタクト等に、ボーダレス構造が採用されている(例えば、特許文献1参照。)。
【0003】
図4は、このような従来のコンタクト構造を示す断面図であり、図5は、従来のコンタクト構造の形成工程を示す工程断面図である。なお、図4及び図5は、半導体基板に形成された拡散層と電気的に接続するコンタクトを示している。また、図4及び図5では、低抵抗化のために、拡散層の表面部に金属シリサイドが形成されている。
【0004】
図4に示すように、この種のコンタクトが形成される層間絶縁膜20は、最下層にエッチングストッパとして機能する薄いライナ膜21を備える。層間絶縁膜20にコンタクトホールを形成するエッチング工程では、ライナ膜21の表面において一旦エッチングが自動的に停止され、その後、ライナ膜21のエッチングが行われる。本構成によれば、コンタクトホール24の底部に金属シリサイド層16を露出させる際に、薄いライナ層21のエッチングを行うだけでよいため、半導体基板1に過度のオーバエッチングが生じることがない。このため、半導体基板1の表面に、エッチングより凹部が形成されることが抑制される。
【0005】
したがって、コンタクトホール24が、金属シリサイド層16に隣接する素子分離酸化膜2と重なる状態で形成される場合であっても、金属シリサイド層16や素子分離酸化膜2に凹部が形成されない。すなわち、コンタクトプラグ31の底部と、拡散層15の底部であるpn接合との間隔が狭まることがなく、当該pn接合を介して流れる電流(以下、接合リークという。)が増大してトランジスタ100の特性が低下することがない。このため、コンタクトホール24を形成する際の位置合わせマージンをより小さくすることが可能となる。
【0006】
以下、上記コンタクトの形成工程をより詳細に説明する。まず、コンタクトの形成に先立って半導体基板1に形成されるトランジスタ100の製造工程を、図5(a)に基づいて簡単に説明する。
【0007】
まず、LOCOS(Local Oxidation of Silicon)法やSTI(Shallow Trench Isolation)法等により素子分離酸化膜2が形成された半導体基板1の表面に、公知の微細加工技術により、シリコン酸化膜等からなるゲート絶縁膜11と、ポリシリコン等からなるゲート電極12が形成される。次に、ゲート電極12をマスクとしたイオン注入によりゲート電極12の両側の半導体基板1に不純物が導入され、エクステンション領域13が形成される。
【0008】
続いて、TEOS(Tetra-Ethyl-Ortho-Silicate)等を材料としたLPCVD(Low Pressure Chemical Vapor Deposition)法等により成膜された酸化膜に異方性ドライエッチングを行うことで、ゲート電極12の両側部にサイドウォール14が形成される。当該サイドウォール14及びゲート電極12をマスクとして半導体基板1に不純物がイオン注入され、ゲート電極12の両側に拡散層15が形成される。そして、半導体基板1の全面に、コバルトやチタン等の高融点金属膜が成膜された後、熱処理が実施され、高融点金属膜と半導体基板1とが接触する領域、並びに、高融点金属膜とゲート電極12であるポリシリコンとが接触する領域に、金属シリサイド層16が形成される。この後、未反応の高融点金属膜がウエットエッチングにより除去され、トランジスタ100が完成する。
【0009】
コンタクトの形成工程では、図5(a)に示すように、上述のようにしてトランジスタ100が形成された半導体基板1上に、まず、シリコン窒化膜やシリコン酸窒化膜からなるライナ膜21、及びBPSG(Boro-Phospho Silicate Glass)やPSG(Phospho Silicate Glass)等からなる絶縁膜22が順に成膜される。次に、絶縁膜22の表面が、CMP(Chemical Mechanical Polishing)法等により平坦化された後、コンタクトホール24の形成位置に開口部を有するレジストパターン23がフォトリソグラフィにより形成される。ここで、絶縁膜22の膜厚は平坦化前で700nm程度であり、平坦化後で400nm程度である。また、ライナ膜21の膜厚は30nm程度である。
【0010】
続いて、図5(b)に示すように、レジストパターン23をエッチングマスクとしたドライエッチングが行われる。当該エッチングでは、絶縁膜22とライナ膜21とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。このため、絶縁膜22のエッチングは、当該エッチングにより形成されるコンタクトホール24の底部にライナ膜21が露出した状態で自動的に停止することになる。上記事例では、例えば、フルオロカーボン系ガスと酸素ガスとを主成分とする混合ガスを用いることができる。
【0011】
レジストパターン23が剥離された後、CF4ガス等のフッ素系ガスを用いた全面エッチングが行われ、図5(c)に示すように、コンタクトホール24の底部に露出したライナ膜21がエッチング除去される。
【0012】
この後、アルゴンスパッタ処理により、コンタクトホール24の底部に露出した金属シリサイド層16の表面酸化膜除去が行われた後、金属膜堆積、及び、当該金属膜のCMPによりコンタクトプラグ31が形成され、図5(d)に示すように、コンタクト構造が完成する。
【特許文献1】特公平7−97571号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
上述のライナ膜21のドライエッチングでは、エッチングの過程でフッ素系ポリマが生成され、コンタクトホール24の底部や側壁に付着残留する。このようなフッ素系ポリマは、酸素プラズマ処理により除去することが可能である。
【0014】
しかしながら、酸素プラズマ処理が、コンタクトホール24の底部に金属シリサイド層16が露出された状態で行われると、当該酸素プラズマ処理により、金属シリサイド層16の表面が酸化されて酸化膜が形成される。金属シリサイド層16の表面に形成された酸化膜はコンタクト抵抗を増大させるため、コンタクトホール24にコンタクトプラグ31が形成される前に完全に除去される必要がある。このような表面酸化膜の除去は、エクステンション領域13や拡散層15等の不純物拡散層の厚みが縮小された近年の半導体装置では、以下のような問題を生じる。
【0015】
薄い不純物拡散層を備える半導体装置では、金属シリサイド層16に、シリサイド化の際の侵食深さが小さく、かつ、比較的低温でシリサイド化が可能であるニッケルシリサイドが採用されている。金属シリサイド層16がニッケルシリサイドからなる場合、金属シリサイド層16の表面に形成される自然酸化膜の厚さは、実測によれば0.9nm程度である。これに対し、上述のライナ膜21のエッチング処理、及び、酸素プラズマ処理を行った後の金属シリサイド層16の表面酸化膜の膜厚は4.5nm程度に増大する。この表面酸化膜の膜厚値は平均膜厚であり、局所的には酸化膜厚が10nmを超えている箇所も存在している。
【0016】
すなわち、ニッケルシリサイドの表面に形成された表面酸化膜を完全に除去し、半導体基板1の全面で低抵抗なコンタクトを安定して形成するためには、上述のアルゴンスパッタ処理において、酸化膜を10nm以上エッチングすることが必要になる。このとき、半導体基板1の面内において、金属シリサイド層16上に形成された表面酸化膜の膜厚が比較的薄い箇所では、金属シリサイド層16がエッチングされることになる。
【0017】
例えば、ニッケルシリサイドが採用されるゲート長が50nm以下のトランジスタ10では、拡散層15の深さは100nm以下であり、ニッケルシリサイドからなる金属シリサイド層16の厚さも20nm程度である。このため、金属シリサイド層16の一部が、上述のようなエッチング量でエッチングされた場合であっても、接合リークが増大し、トランジスタ10の特性が低下する。特に、表面酸化膜の膜厚が比較的薄い箇所において、素子分離酸化膜2とシリサイド層16との界面にコンタクトホール24が形成される場合には、図6(a)に示すように、素子分離酸化膜2がエッチングされて、拡散層15の側面が露出する。このような状態でコンタクトプラグ31が形成された場合、図6(b)に示すように、コンタクトプラグ31の底部と拡散層15の底部との間隔がさらに狭まるため、接合リークが著しく増大する。
【0018】
本発明は、上記従来の事情を鑑みて提案されたものであって、接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0019】
上記課題を解決するために、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体層を有する基板上に、金属酸化物からなる第1の絶縁膜を形成し、当該第1の絶縁膜上に第2の絶縁膜を形成する。次に、第2の絶縁膜上に、コンタクトホール形成位置に開口部を有するマスクパターンを形成する。そして、当該マスクパターンをエッチングマスクとして第2の絶縁膜をエッチング除去し、第1の絶縁膜を露出させる。この後、露出した第1の絶縁膜を真空中でエッチング除去し、下地層を露出させ、当該真空中で連続して、露出した下地層上に導電膜を形成する。ここで、真空とは、半導体層の表面が酸化されることがなく、かつ、常圧に比べて低圧力である状態を指す。
【0020】
本構成によれば、第2の絶縁膜のエッチング処理の際に、金属酸化物からなる第1の絶縁膜は、化学的な反応によりにエッチングされることがない。このため、第1の絶縁膜の表面で確実にエッチングを停止させることができる。また、コンタクトホールの底部に露出した下地層の表面が酸化されることがないため、低抵抗なコンタクトを基板の全面で安定して形成することができる。さらに、第1の絶縁膜のエッチングの際に、下地層がエッチングされることがないため、接合リークが増大することもない。
【0021】
また、上記第2の絶縁膜は、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でエッチング可能な上層膜とを備えた積層膜で構成することができる。これにより、第2の絶縁膜のエッチングは、下層膜の表面で一旦停止されるため、第1の絶縁膜の膜厚をより薄くすることが可能となる。
【0022】
さらに、第1の絶縁膜の膜厚が10nm以下であることが好ましく、その材質には、アルミニウム、ハフニウム、及びジルコニウムから選択される少なくとも1の金属を含有する酸化物を採用することができる。
【0023】
一方、他の観点では、本発明は、上記製造方法により製造された半導体装置を提供することができる。
【発明の効果】
【0024】
本発明は、ライナ膜として化学的な反応によりエッチングされることがない金属酸化物を採用しているため、コンタクトホールを形成する際のエッチングを薄いライナ膜で確実に停止させることができる。また、ライナ膜のエッチング、表面酸化膜の除去、及びコンタクトホール内への金属膜の形成を、真空中で一連の工程として実行しているため、露出した基板表面が酸化されることもない。このため、微細なコンタクトであっても、低抵抗でかつ安定した電気的な接続を得ることができる。また、コンタクトホール底部に露出した下地層がエッチングされることがないため、接合リークが増大することもない。
【発明を実施するための最良の形態】
【0025】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図1及び図2は、本発明の第1の実施形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図面において、上記従来の半導体装置と同一の作用効果を奏する部位には、従来の半導体装置に付した符号と同一の符号を付し、以下での詳細な説明は省略する。
【0026】
本実施形態の半導体装置が備えるトランジスタ10は、従来技術として説明したトランジスタに比べて微細なゲート構造を有している。ここでは、まず、図1に基づいてトランジスタ10の形成工程を説明する。
【0027】
図1(a)に示すように、STI法やLOCOS法等により素子分離酸化膜2が形成された半導体基板1上に、シリコン酸窒化膜等からなるゲート絶縁膜11と、ポリシリコンからなるゲート電極12が公知の微細加工技術により形成される。次に、LPCVD法によりTEOSを原料とした酸化膜に異方性ドライエッチングを行うことにより、オフセットサイドウォール17が形成される。ここで、オフセットサイドウォール17は、ゲート電極12に対して、エクステンション領域13を位置決めするスペーサとして機能する。続いて、ゲート電極12及びオフセットサイドウォール17をマスクとしたイオン注入により、ゲート電極12の両側にエクステンション領域13が形成される。
【0028】
エクステンション領域13の形成が完了すると、CVD法によりシリコン酸化膜が成膜され、さらに、当該シリコン酸化膜上にシリコン窒化膜が成膜される。そして、シリコン酸化膜とシリコン窒化膜との積層膜に異方性エッチングが行われ、図1(b)に示すように、L型サイドウォール18、及び窒化膜サイドウォール19が形成される。この後、ゲート電極12、オフセットサイドウォール17、L字型サイドウォール18、及び窒化膜サイドウォール19をマスクとしたイオン注入が行われ、ゲート電極12の両側の半導体基板1にソース領域及びドレイン領域となる拡散層15が形成される。
【0029】
続いて、図1(c)に示すように、半導体基板1の全面にスパッタ法等により金属膜32が成膜された後、熱処理が行われ、金属膜32と半導体基板1とが接触する領域、及び、金属膜32とゲート電極12とが接触する領域に金属シリサイド層16が形成される。なお、本実施形態では、金属膜32としてニッケル(Ni)膜を成膜し、ニッケルシリサイド(NiSi)を形成している。この後、未反応の金属膜32がウエットエッチングにより除去され、トランジスタ10が完成する。
【0030】
コンタクトの形成工程では、図2(a)に示すように、トランジスタ10が形成された半導体基板1の全面に、金属酸化膜からなるライナ膜26が成膜される。本実施形態では、ライナ膜26として、TMA(Tri-Methyl-Aluminum)とH2O(あるいはO3)とを、チャンバ内に交互にパルス的に導入し、単原子層毎に成膜を行うALD(Atomic Layer Deposition)法により、酸化アルミニウム(Al23)膜が、5nm程度の膜厚で成膜される。
【0031】
続いて、CVD法により、シリコン酸化膜(SiO2)や、炭素含有シリコン酸化膜(SiOC)等の絶縁膜22が成膜される。当該絶縁膜22をCMP法等により平坦化した後、コンタクトホール24の形成位置に開口部を有するレジストパターン23がフォトリソグラフィにより形成される。例えば、絶縁膜22の膜厚は平坦化前で700nm程度であり、平坦化後で400nm程度である。
【0032】
そして、当該レジストパターン23をエッチングマスクとして、絶縁膜22のドライエッチングが行われる。酸化アルミニウムからなるライナ膜26は、当該エッチング処理の際に、化学的な反応によりエッチングされることがないため、絶縁膜22とライナ膜26とは、極めて高いエッチング選択比を得ることが可能である。すなわち、当該エッチング処理では、レジストパターン23をマスクとして絶縁膜22のエッチングが可能であれば絶縁膜22のエッチングは、ライナ膜26が露出した状態で自動的に停止されるため、任意のエッチングガスを使用することができるのである。
【0033】
例えば、絶縁膜22がシリコン酸化膜で形成されている場合、上記エッチング処理は、下部電極に半導体基板を配設する平行平板型の2周波励起型のRIE(Reactive Ion Etching)装置において、C58ガスを15sccm、O2ガスを18sccm、Arガスを950sccmで導入し、上部電極にソースパワーとして1800W、下部電極にバイアスパワーとして1550Wの高周波電力を印加することで、実施することができる。このとき、エッチング室の内部圧力は6.7Paである。
【0034】
次に、図2(c)に示すように、アッシング処理や有機洗浄によりレジストパターン23が剥離された後、アルゴンガス等を使用したスパッタエッチング処理によりライナ膜26の除去が行われる。当該スパッタエッチング処理は、従来の表面酸化膜の除去に用いた処理条件と同様に、スパッタエッチングに寄与するイオンのエネルギーが小さく、半導体基板1にダメージを与えることのない条件で行うことができる。例えば、平行平板型の2周波励起型のRIE装置をスパッタエッチング処理に使用する場合、当該処理は、内部圧力を2.7Paとして、Arガスを50sccmの流量で導入し、上部電極に1000W、下部電極に1000Wの高周波電力を印加することにより実施可能である。
【0035】
ライナ膜26の膜厚は5nmであるため、上記スパッタエッチング処理により、半導体基板1にダメージを与えることなく比較的短時間でライナ膜26は除去される。また、ライナ膜26の除去後も、当該スパッタエッチング処理を継続することで、半導体基板1の表面酸化膜も除去することができる。
【0036】
また、本実施形態では、ライナ膜26がALD法により形成されているため、半導体基板1の面内において、ライナ膜26は、ほぼ均一な膜厚を有している。加えて、ライナ膜26が除去された際に、半導体基板1の表面が酸化されることがないため、半導体基板の表面に存在する表面酸化膜の膜厚は、自然酸化膜の膜厚(0.9nm)とほぼ同等である。すなわち、半導体基板1の面内において、被エッチング膜の膜厚ばらつきは、自然酸化膜のばらつきと同等であり、極めて小さい。このため、オーバエッチング量を非常に小さくすることが可能であり、半導体基板1の表面が不要にエッチングされることがない。したがって、接合リークの増大を抑制することができる。
【0037】
上記スパッタエッチング処理が完了すると、半導体基板1の全面に導体膜が形成される。当該導体膜の形成は、例えば、半導体基板1の全面に、絶縁膜22中に金属成分が拡散する拡散することをバリア膜(図示せず)として機能するチタン膜及び窒化チタン膜が順にスパッタ法ようにより成膜され、当該バリア層上に、銅等の薄膜がスパッタ法等により成膜することで行うことができる。そして、CMP法により表面が平坦化され、コンタクトホール24の内部に導電体からなるコンタクトプラグ31が充填されたコンタクト構造が完成する。なお、上述の表面酸化膜除去と金属膜形成は、金属シリサイド16の表面に酸化膜が再形成されることを避けるため、真空中で一連の工程として実施される。
【0038】
以上説明したように、本発明によれば、コンタクトホールを形成する際のエッチングを薄いライナ膜26で確実に停止させることができるとともに、その後のライナ膜26のエッチング、表面酸化膜の除去、及びコンタクトホール24内への金属膜の形成の際に、露出した半導体基板1の表面が酸化されることがない。このため、微細なコンタクトであっても、低抵抗でかつ安定した電気的な接続を得ることができる。また、コンタクトホール底部に露出した半導体基板がエッチングされることがなく、接合リークが増大することもない。
【0039】
なお、ライナ膜26の膜厚は、絶縁膜22のエッチングの際に、ライナ膜26がスパッタリング等の物理的なエッチングにより、半導体基板1が露出することがない限り、任意の膜厚を採用することができる。すなわち、ライナ膜26の膜厚は、上記膜厚に限定されず、絶縁膜22の膜厚に応じて適宜設定することが可能である。
【0040】
一方、ライナ膜26及び半導体基板1の表面酸化膜を除去するスパッタエッチング処理の処理時間が長くなると、コンタクトホール24の上部の開口面積が広がってしまう。このような状況は、隣接するコンタクトホールが近接して形成される場合には、短絡等の不良の原因となるため好ましくない。この観点では、ライナ膜26の膜厚は、10nm以下であることが好ましい。
【0041】
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置は、絶縁膜22が、窒素を含有する下層膜と、当該下層膜と異なるエッチング速度でのエッチングが可能な上層膜とを備える積層膜で構成される点が、上記第1の実施の形態と異なっている。
【0042】
以下、本実施形態に係る半導体装置の構造をその製造工程とともに、図面を参照しながら説明する。図3は、本発明の第2の実施の形態に係る半導体装置の製造工程の一部を示す工程断面図である。なお、図面において、上記従来の半導体装置と同一の作用効果を奏する部位には、従来の半導体装置に付した符号と同一の符号を付し、以下での詳細な説明は省略する。
【0043】
本実施形態のコンタクトホールの形成工程では、図3(a)に示すように、第1の実施形態と同様、図1において説明した工程によりトランジスタ10が形成された半導体基板1の全面に、金属酸化膜からなるライナ膜26が成膜される。本実施の形態では、ライナ膜26として、ALD法により、酸化アルミニウム膜を3nm程度の膜厚で成膜している。
【0044】
続いて、ALD法、またはCVD法により、シリコン窒化膜やシリコン酸窒化膜等からなる窒素を含有する下層膜221が30nm程度の膜厚で成膜される。
【0045】
この後、シリコン酸化膜や、炭素含有シリコン酸化膜(SiOC)等の上層膜222が成膜される。当該上層膜222をCMP法等により平坦化した後、コンタクトホール24の形成位置に開口部を有するレジストパターン23がフォトリソグラフィにより形成される。例えば、上層膜222の膜厚は平坦化前で700nm程度であり、平坦化後で400nm程度である。
【0046】
そして、当該レジストパターン23をエッチングマスクとして、上層膜222のドライエッチングが行われる。当該エッチングでは、上層膜222と下層膜221とでエッチング選択性を確保することができるガスを主成分とするエッチングガスが使用される。このため、上層膜222のエッチングは、当該エッチングにより形成されるコンタクトホール24の底部に下層膜221が露出した状態で自動的に停止することになる。
【0047】
上述のように、上層膜222がシリコン酸化膜からなり、下層膜221がシリコン窒化膜からなる場合、例えば、第1の実施形態で例示したエッチング条件等、フルオロカーボン系ガスと酸素ガスとを主成分とする混合ガスをエッチングガスとして用いることができる。
【0048】
続いて、レジストパターン23をエッチングマスクとして、下層膜221のドライエッチングが行われ、図3(b)に示すように、コンタクトホール24の底部に露出した下層膜221がエッチング除去される。当該エッチングでは、ライナ膜26が化学的な反応によりエッチングされることがない酸化アルミニウムで構成されているため、レジストパターン23をマスクとして下層膜221がエッチング可能なガスであれば任意エッチングガスを使用することができる。例えば、平行平板型の2周波励起型のRIE装置において、内部圧力を2.7Paとして、CHF3ガスを50sccm、O2ガスを20sccmで導入し、上部電極にソースパワーとして1000W、下部電極にバイアスパワーとして100Wの高周波電力を印加することで、シリコン窒化膜からなる下層膜221のエッチングを行うことができる。
【0049】
次に、図3(c)に示すように、アッシング処理や有機洗浄等によりレジストパターン23が剥離された後、アルゴンガス等を使用したスパッタエッチング処理によりライナ膜26の除去が行われる。
【0050】
上述したように、本実施の形態では、ライナ膜26の膜厚が3nmである。このため、第1の実施形態と同様、半導体基板1にダメージを与えることなくライナ膜26を比較的短時間で除去することができるとともに、当該スパッタエッチング処理により、半導体基板1の表面酸化膜を除去することができる。また、半導体基板1の面内で、被エッチング膜の膜厚ばらつきが極めて小さいため、オーバエッチング量を非常に小さくすることができる。すなわち、半導体基板1の表面が不要にエッチングされることがなく、接合リークが増大することもない。
【0051】
上記スパッタエッチング処理が完了すると、半導体基板1の全面に導体膜が形成されて、CMP法により表面が平坦化され、図3(d)に示すように、コンタクトホール24の内部に導電体からなるコンタクトプラグ31が充填されたコンタクト構造が完成する。なお、上述の表面酸化膜除去と金属膜形成は、金属シリサイド16の表面に酸化膜が再形成されることを避けるため、真空中で一連の工程として実施される。
【0052】
以上説明したように、本実施形態によれば、第1の実施形態と同様の効果が得られることができる。また、本実施形態では、下層膜221の表面で一旦エッチングを停止し、その後に、下層膜221をエッチングしているため、ライナ膜26を露出させるエッチング処理の際にエッチングされる膜の膜厚が薄くなっている。すなわち、当該エッチングにおいて、ライナ膜26がスパッタリング等による物理的なエッチング量は、第1の実施形態に比べて小さい。このため、本実施の形態では、第1の実施形態に比べてライナ膜26の膜厚を薄くすることが可能となる。すなわち、従来の成膜法に比べて、比較的長い成膜時間を必要とするALD法により成膜する膜の厚さを薄くすることができ、第1の実施形態に比べてライナ膜の成膜に要する時間を短縮することができる。
【0053】
なお、ライナ膜26の膜厚は、下層膜221のエッチングの際に、ライナ膜26が物理的なエッチングにより除去されて半導体基板1が露出することがない膜厚であれば、任意の膜厚を採用することができる。したがって、ライナ膜26の膜厚は、下層膜221の膜厚に応じて、変更することが可能である。また、下層膜221の膜厚は、上層膜222のエッチングの際に、エッチングストッパとして機能できる膜厚であればよく、上層膜222の膜厚に応じて、適宜設定すればよい。
【0054】
以上説明したように、本実施の形態によれば、微細なコンタクトであっても、接合リークが増大することがない上、低抵抗でかつ安定した電気的な接続を得ることができる。
【0055】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、ライナ膜を構成する金属酸化物として、酸化アルミニウムを用いた事例について説明したが、絶縁膜22のエッチング処理時に化学的な反応によりエッチングされることがない金属酸化物であれば、任意の材料を使用することができる。例えば、HfOx、HfSiOx等のハフニウム酸化物や、ZrOx等のジルコニウム酸化物によりライナ膜を構成した場合でも、同様の効果を得ることができる。
【0056】
また、上記では、金属シリサイド層16がニッケルシリサイドからなる事例を説明したが、コンタクトホール24の底部に露出する半導体基板1の表面状態は、特に限定されるものではない。例えば、TiSi2、CoSi2、PtSix等のチタン、コバルト、白金等の金属シリサイドであってもよく、また、金属シリサイド層16が形成されていなくてもよい。
【0057】
さらに、上記各実施の形態では、半導体層を有する基板として、半導体基板を例示したが、本発明は、SOI(Silicon On Insulator)基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【0058】
加えて、本発明の技術的思想を逸脱しない範囲において、上記説明した成膜及びエッチング等のプロセスは、他の等価なプロセスに置換することも可能である。
【産業上の利用可能性】
【0059】
本発明は、微細なコンタクトであっても、接合リークを増大させることなく低抵抗なコンタクトを構成できるため、コンタクトの形成方法として有用である。
【図面の簡単な説明】
【0060】
【図1】第1の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図2】第1の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図3】第2の実施形態に係る半導体装置の製造工程を示す工程断面図。
【図4】従来の半導体装置の構造を示す断面図。
【図5】従来の半導体装置の製造工程を示す工程断面図。
【図6】従来の半導体装置の製造方法の不具合を示す断面図。
【符号の説明】
【0061】
1 半導体基板(シリコン基板)
2 素子分離酸化膜
11 ゲート酸化膜
12 ゲート電極
13 エクステンション領域
14 サイドウォール
15 拡散層
16 金属シリサイド層
17 オフセットサイドウォール
18 L型サイドウォール
19 窒化膜サイドウォール
20 層間絶縁膜
22 絶縁膜(第2の絶縁膜)
24 コンタクトホール
26 ライナ膜(第1の絶縁膜)
31 コンタクトプラグ





 

 


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