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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12644(P2007−12644A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−187522(P2005−187522)
出願日 平成17年6月28日(2005.6.28)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 宮本 裕孝 / 村山 啓一 / 宮島 賢一
要約 課題
高周波数帯で動作する半導体装置における特性及び信頼性をコストアップなしに向上させる。

解決手段
半絶縁性のGaAs基板1の上に、下から順にサブコレクタ層3、コレクタ層4、ベース層5及びエミッタ層6が積層されている。エミッタ層6の上にはエミッタ電極7が形成されており、ベース層5におけるエミッタ層6が設けられていない部分の上にはベース電極8が形成されており、サブコレクタ層3におけるコレクタ層4が設けられていない部分の上にはコレクタ電極9が形成されている。ベース電極8の直上には抵抗層2が設けられており、当該抵抗層2の直上から、トランジスタ外部領域に設けられたベース端子(図示省略)と電気的に接続する金属配線層11Bが引き出されている。
特許請求の範囲
【請求項1】
半絶縁性基板の上に形成されたサブコレクタ層と、前記サブコレクタ層の所定部分の上に形成されたコレクタ層と、前記コレクタ層の上に形成されたベース層と、前記ベース層の所定部分の上に形成されたエミッタ層と、前記エミッタ層の上に形成されたエミッタ電極と、前記ベース層における前記エミッタ層が設けられていない部分の上に形成されたベース電極と、前記サブコレクタ層における前記コレクタ層が設けられていない部分の上に形成されたコレクタ電極とを有する1つ又は2つ以上のトランジスタを備え、
前記半絶縁性基板における前記トランジスタが形成されていない領域に設けられたベース端子と前記ベース電極とを電気的に接続する配線層をさらに備え、
前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層が形成されており、前記ベース電極と前記配線層とは前記抵抗層を介して接続されていることを特徴とする半導体装置。
【請求項2】
半絶縁性基板の上に形成されたコレクタ層と、前記コレクタ層の上に形成されたベース層と、前記ベース層の所定部分の上に形成されたエミッタ層と、前記エミッタ層の上に形成されたエミッタ電極と、前記ベース層における前記エミッタ層が設けられていない部分の上に形成されたベース電極と、前記コレクタ層における前記ベース層が設けられていない部分の上に形成されたコレクタ電極とを有する1つ又は2つ以上のトランジスタを備え、
前記半絶縁性基板における前記トランジスタが形成されていない領域に設けられたベース端子と前記ベース電極とを電気的に接続する配線層をさらに備え、
前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層が形成されており、前記ベース電極と前記配線層とは前記抵抗層を介して接続されていることを特徴とする半導体装置。
【請求項3】
請求項1又は2に記載の半導体装置において、
前記抵抗層は、窒化物、炭化物及び酸化物のうちの少なくとも1つを含むことを特徴とする半導体装置。
【請求項4】
請求項1又は2に記載の半導体装置において、
前記抵抗層を構成する材料の抵抗の温度係数は正であることを特徴とする半導体装置。
【請求項5】
請求項1又は2に記載の半導体装置において、
前記トランジスタはヘテロ接合バイポーラトランジスタであることを特徴とする半導体装置。
【請求項6】
半絶縁性基板の上にサブコレクタ層、コレクタ層、ベース層及びエミッタ層を順次形成する工程と、
前記ベース層におけるベース電極形成領域が露出すると共に前記サブコレクタ層におけるコレクタ電極形成領域が露出するように前記エミッタ層、前記ベース層及び前記コレクタ層をパターニングする工程と、
前記エミッタ層の上にエミッタ電極を形成する工程と、
前記ベース層における前記ベース電極形成領域の上にベース電極を形成する工程と、
前記サブコレクタ層における前記コレクタ電極形成領域の上にコレクタ電極を形成する工程と、
前記半絶縁性基板におけるトランジスタ外部領域に設けられるベース端子と前記ベース電極とを電気的に接続する配線層を形成する工程とを備え、
前記配線層を形成する工程よりも前に、前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層を形成する工程をさらに備え、
前記ベース電極と前記配線層とは前記抵抗層を介して接続されることを特徴とする半導体装置の製造方法。
【請求項7】
半絶縁性基板の上にコレクタ層、ベース層及びエミッタ層を順次形成する工程と、
前記ベース層におけるベース電極形成領域が露出すると共に前記コレクタ層におけるコレクタ電極形成領域が露出するように前記エミッタ層及び前記ベース層をパターニングする工程と、
前記エミッタ層の上にエミッタ電極を形成する工程と、
前記ベース層における前記ベース電極形成領域の上にベース電極を形成する工程と、
前記コレクタ層における前記コレクタ電極形成領域の上にコレクタ電極を形成する工程と、
前記半絶縁性基板におけるトランジスタ外部領域に設けられるベース端子と前記ベース電極とを電気的に接続する配線層を形成する工程とを備え、
前記配線層を形成する工程よりも前に、前記ベース電極の上に、前記ベース電極及び前記配線層のそれぞれと異なる材料からなる抵抗層を形成する工程をさらに備え、
前記ベース電極と前記配線層とは前記抵抗層を介して接続されることを特徴とする半導体装置の製造方法。
【請求項8】
請求項6又は7に記載の半導体装置の製造方法において、
前記抵抗層を形成する工程において、窒化物、炭化物及び酸化物のうちの少なくとも1つを含む膜をスパッタリング法を用いて形成した後、当該膜をパターニングして前記抵抗層を形成することを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、高周波数帯で動作する半導体装置の特性及び信頼性を向上させる技術に関する。
【背景技術】
【0002】
近年、バイポーラトランジスタ、その中でも特に、化合物半導体からなるヘテロ接合バイポーラトランジスタ(HBT)は、携帯電話用のパワーアンプをはじめとする高周波数帯で動作する半導体部品として幅広く使用されるようになってきている。その理由は、従来主流であったFET(電界効果トランジスタ)と比較して、(1)HBTは縦型デバイスであるため、単位面積当たりの電流駆動能力が高く、トランジスタを小型化できるので、チップ面積を小さくできる(2)容量入力となっている(入力される信号電圧が容量によって調節される)FETと比べ、HBTは抵抗入力である(入力される信号電圧が抵抗によって調節される)ため、インピーダンス整合を容易に実現できるので、整合回路を小さくでき、その結果、MMIC(Microwave Monolithic Integrated Circuit )を作製する場合にもチップを小さくできる等の特徴をHBTが有するためである。
【0003】
現在、携帯電話用のパワーアンプに対しては低消費電力化及び高出力化の要求が日々高まっており、その要求に応えるためにはHBTを高出力化することが必須となる。
【0004】
しかしながら、HBTには放熱の問題がある。具体的には、HBTを構成している半導体層の抵抗の温度係数は負であるので、エミッタ・ベース電流とジャンクション温度(HBTのトランジスタ内に存在するベース・エミッタ間又はベース・コレクタ間の接合部分の温度)との間には正の相関がある。言い換えると、ジャンクション温度が上昇するに伴ってHBTの抵抗値が低減してエミッタ・ベース電流が増加し、当該エミッタ・ベース電流の増加に起因する発熱はさらなるジャンクション温度の上昇を招き、その連鎖の結果、最悪の場合にはデバイスの破壊に至る。
【0005】
そのため、前述の熱の問題やデバイス面積の拡大に伴う高周波特性の劣化を考慮して、HBTの高出力化を、単体HBTのエミッタ面積を拡大するのではなく、小さいサイズのHBTを多数並列接続することによって実現する場合が多い。尚、多数のHBTの並列接続により得られる構造をHBTアレイと称する。
【0006】
HBTアレイを形成する場合には、全てのHBTセルが均一に動作するように配慮する必要がある。なぜなら、HBTアレイ中のある1つのセルに電流が集中すると、前述のように当該セルの抵抗値が下がり、その結果、さらなる電流集中が生じてデバイスの破壊に至るためである。
【0007】
そこで、HBTアレイの全セルを均一動作させるために、各HBTセルのベースに対してその外部にバラスト抵抗を配置し、それによって各セルの不均一な動作を回避する方法が一般的に用いられている(特許文献1参照)。この方法により、各セルに流れる電流が不均一になる事態を回避でき、前述の熱暴走を効果的に阻止することができる。
【0008】
図7(a)及び(b)は、HBTセル外部にバラスト抵抗を配置した従来のHBTの概略構成を示す図であり、図7(a)は平面図であり、図7(b)は図7(a)のC−C’線の断面図である。尚、図7(a)において、一部の構成要素の図示を省略している。
【0009】
図7(b)に示すように、半絶縁性のGaAs基板101の上に、下から順にサブコレクタ層103、コレクタ層104、ベース層105及びエミッタ層106が積層されている。エミッタ層106の上にはエミッタ電極107が形成されており、ベース層105におけるエミッタ層106が設けられていない部分の上にはベース電極108が形成されており、サブコレクタ層103におけるコレクタ層104が設けられていない部分の上にはコレクタ電極109が形成されている。以上の各半導体層及び各電極によってHBTセル112が構成されている。HBTセル112はGaAs基板101に設けられた素子分離領域115によって囲まれている。
【0010】
また、図7(a)及び(b)に示すように、GaAs基板101におけるHBTセル112が形成されていない領域(以下、トランジスタ外部領域と称する)に設けられたエミッタ端子(図示省略)とエミッタ電極107とを電気的に接続する金属配線層111Aがエミッタ電極107から引き出されている。また、トランジスタ外部領域に設けられたベース端子(図示省略)とベース電極108とを電気的に接続する金属配線層111Bがベース電極108から引き出されている。また、トランジスタ外部領域に設けられたコレクタ端子(図示省略)とコレクタ電極109とを電気的に接続する金属配線層111Cがコレクタ電極109から引き出されている。
【0011】
ここで、前述のように、HBTアレイの全セルを均一動作させるために、図7(b)に示すように、ベース電極108と電気的に接続する金属配線層111Bの途中(トランジスタ外部領域)にはバラスト抵抗116が配置されている。
【特許文献1】特開平8−279561号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、前述の従来のHBTにおいては、図7(b)に示すように、HBTアレイを構成する各セルのベース電極108に接続されるバラスト抵抗(ベースバラスト抵抗)116がトランジスタ外部領域に配置されているため、バラスト抵抗116を配置しないとした場合のチップ面積に加えて、バラスト抵抗116の配置領域並びにそれと接続される配線及びコンタクト部分のそれぞれの配置領域が必要となる。そのため、チップ面積の多大な増大によって大幅なコストアップを余儀なくされる。
【0013】
また、トランジスタ外部領域にベースバラスト抵抗を配置した場合には、当該抵抗並びにそのために追加される配線及びコンタクト部分と、それら以外の他のパターンとの間に規定されたレイアウトルールによる制約から、パターンレイアウトの自由度が損なわれてしまう。
【0014】
さらに、ベースバラスト抵抗にDCバイアスライン及びRFラインの両方が接続されている場合には、ベースバラスト抵抗の抵抗値を大きくすることによって熱暴走の抑制度合いが高くなる一方、RF電力利得が低下してしまうという別の問題が発生する。
【0015】
前記に鑑み、本発明は、高周波数帯で動作する半導体装置(例えば高周波増幅器等)における特性(例えば高周波特性等)及び信頼性をコストアップなしに向上させることを目的とする。
【課題を解決するための手段】
【0016】
前記の目的を達成するために、本発明は、半絶縁性基板の上にキャリア走行層として積層されたコレクタ層(コレクタ層の下側にサブコレクタ層を設けても良い)、ベース層及びエミッタ層と、各キャリア走行層とコンタクトするコレクタ電極、ベース電極及びエミッタ電極とを有する1つ又は2つ以上のトランジスタを備えた半導体装置において、ベース電極の直上に抵抗層が形成されており且つ当該抵抗層を介してベース電極からベース端子に達する配線層が引き出されていることを特徴としている。すなわち、本発明は、高周波数帯で動作する半導体装置において、ベース電極の直上に抵抗パターンを配置することにより、つまりベース端子に接続される配線層とベース電極との間に抵抗パターンを配置することにより、高周波特性の向上と信頼性の向上との両立を実現するものである。
【0017】
尚、本発明の半導体装置において、ベース電極の直上に形成される抵抗層は、例えばTaN等の導電性の物質、具体的には、ベース電極や配線層とは異なる高抵抗率(配線等で使用される金属(Au等)よりも高い抵抗率(100μΩ・cm程度以上)を意味する)の物質によって構成されている。また、当該抵抗層からなる抵抗パターンについては、ベースバラスト抵抗として最も有効に機能するように抵抗値が最適化されており、その最適抵抗値に基づいて抵抗層の厚さとパターン寸法とが決められる。
【0018】
また、本発明の半導体装置において、ベース電極の直上に形成された抵抗層からなる抵抗パターンは、チップサイズの増大を招かないように当該ベース電極の上のみに形成される。
【0019】
従来の半導体装置におけるベースバラスト抵抗は、トランジスタの外部に別途抵抗領域を設けたものであるため、正味のHBT領域に加えて、ベース電極から引き出される配線部分(ベース引き出し配線部分)、抵抗部分及びそれらのコンタクト部分の配置領域がチップ面積として必要になる。
【0020】
それに対して、本発明によれば、ベース電極、ベースバラスト抵抗及びベース引き出し配線部分が層状に積み重ねられるので、ベースバラスト抵抗の配置に起因する新たなチップ面積の増大は発生しない。
【発明の効果】
【0021】
以上に説明したように、本発明によると、ベースバラスト抵抗として機能する抵抗パターンがベース電極の直上に形成されており且つ当該抵抗パターンの直上にベース端子に接続される配線層が配置された構造を用いるので、新たなチップ面積の増大なしにベースバラスト抵抗を配置することができる。従って、コストアップなしに半導体装置の特性及び信頼性を向上させることができる。
【0022】
また、本発明によると、トランジスタ外部領域にはバラスト抵抗を配置しないため、新たなパターンの追加に起因するレイアウトルールの制約は発生しない。すなわち、バラスト抵抗を追加してもレイアウトの自由度が損なわれないという効果が得られる。
【0023】
さらに、本発明によると、レイアウトを工夫することによって、ベース電極の一部と抵抗層を介さずに接続する別の配線層を設けることが可能になる。例えば2種類のベース端子のうちDCバイアス端子につながる配線層については抵抗層経由でベース電極に接続すると共に、当該2種類のベース端子のうちRF入力端子につながる配線層についてはベース電極に直接接続することができる。これにより、RF電力利得を低下させることなく、抵抗層つまりベースバラスト抵抗の抵抗値を大きくして熱暴走を確実に抑制できるので、優れた高周波特性と高い耐破壊性とを両立した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【0024】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【0025】
図1(a)及び(b)は、第1の実施形態に係る半導体装置(具体的にはHBT)の概略構成を示す図であり、図1(a)は平面図であり、図1(b)は図1(a)のA−A’線の断面図である。尚、図1(a)において、一部の構成要素の図示を省略している。
【0026】
第1の実施形態に係る半導体装置の特徴は、ベース電極直上に抵抗層が設けられ、さらに同一チップ上のベース端子に電気的に接続される配線層が当該抵抗層の直上から引き出されていることである。
【0027】
具体的には、図1(b)に示すように、半絶縁性のGaAs基板1の上に、下から順にサブコレクタ層3、コレクタ層4、ベース層5及びエミッタ層6が積層されている。エミッタ層6の上にはエミッタ電極7が形成されており、ベース層5におけるエミッタ層6が設けられていない部分の上にはベース電極8が形成されており、サブコレクタ層3におけるコレクタ層4が設けられていない部分の上にはコレクタ電極9が形成されている。以上の各半導体層及び各電極によってHBTセル12が構成されている。また、HBTセル12はGaAs基板1に設けられた素子分離領域15によって囲まれている。
【0028】
また、図1(a)及び(b)に示すように、GaAs基板1上(つまり同一チップ上)におけるHBTセル12が形成されていない領域(つまりトランジスタ外部領域)に設けられたエミッタ端子(図示省略)とエミッタ電極7とを電気的に接続する金属配線層11Aがエミッタ電極7から引き出されている。また、トランジスタ外部領域に設けられたベース端子(図示省略)とベース電極8とを電気的に接続する金属配線層11Bがベース電極8から引き出されている。また、トランジスタ外部領域に設けられたコレクタ端子(図示省略)とコレクタ電極9とを電気的に接続する金属配線層11Cがコレクタ電極9から引き出されている。
【0029】
ここで、前述のように、本実施形態の特徴として、図1(b)に示すように、ベース電極8の直上には例えばTaNからなる抵抗層2が設けられており、当該抵抗層2の直上から金属配線層11Bが引き出されている。言い換えると、ベース電極8と金属配線層11Bとの間には抵抗層2が設けられており、ベース電極8と金属配線層11Bとは抵抗層2を介して電気的に接続されている。
【0030】
次に、第1の実施形態に係る半導体装置の製造方法について、図2(a)〜(f)を用いて説明する。図2(a)〜(f)は第1の実施形態に係る半導体装置の製造方法の各工程を示す断面図(図1(a)のA−A’線の断面構成と対応する)である。
【0031】
まず、図2(a)に示すように、半絶縁性のGaAs基板1の一表面に、サブコレクタ層3、コレクタ層4、ベース層5及びエミッタ層6を順次エピタキシャル成長させる。次に、フォトリソグラフィー法及びドライエッチング法を用いてエミッタ層6をパターニングしてエミッタメサ13を形成し、引き続いて同様の方法によりベース層5及びコレクタ層4をパターニングしてベースメサ14を形成する。これにより、ベース層5におけるベース電極形成領域が露出すると共にサブコレクタ層3におけるコレクタ電極形成領域が露出する。続いて、エミッタメサ13及びベースメサ14を覆うフォトレジスト膜(図示省略)をマスクとしてGaAs基板1に対してイオン注入を行ない、それによって高抵抗層からなる素子分離領域15を形成する。これにより、トランジスタ領域が区画される。
【0032】
次に、図2(b)に示すように、エミッタ層6、ベース層5(ベース電極形成領域)及びサブコレクタ層3(コレクタ電極形成領域)のそれぞれにコンタクトするエミッタ電極7、ベース電極8及びコレクタ電極9を形成する。その後、図2(c)に示すように、GaAs基板1の上に全面に亘って、層間膜20として例えばSiO2 膜をCVD(chemical vapor deposition )法により形成した後、層間膜20におけるベース電極8上の抵抗層形成領域のみを除去して、ベース電極・抵抗層間コンタクトホール20aを形成する。
【0033】
次に、図2(d)に示すように、GaAs基板1の上に全面に亘って、例えばスパッタリング法によって抵抗層2となるTaN膜2Aを形成し、当該TaN膜2Aによってコンタクトホール20aを埋め込む。続いて、フォトリソグラフィー法を利用して抵抗層形成領域(つまりコンタクトホール20aの形成領域)を覆う所望のレジストパターン(図示省略)を形成した後、図2(e)に示すように、当該レジストパターンをマスクとしてTaN膜2Aに対してドライエッチングを行なってコンタクトホール20aに抵抗層2を形成する。このとき、抵抗層2の一部分はコンタクトホール20aの上側に形成される。
【0034】
次に、図2(f)に示すように、GaAs基板1の上に全面に亘って層間膜20となる例えばSiO2 膜をCVD法によって形成し、抵抗層2を層間膜20によって覆う。その後、例えばフォトリソグラフィー法及びドライエッチング法を用いて層間膜20に、抵抗層2に達する抵抗層・第1配線層間コンタクトホール20b、コレクタ電極9に達するコレクタ電極・第1配線層間コンタクトホール20c、及びエミッタ電極7に達するエミッタ電極・第1配線層間コンタクトホール20dをそれぞれ形成する。次に、GaAs基板1の上に全面に亘って例えば蒸着法によりAu膜を形成した後、当該Au膜をパターニングすることによって、コンタクトホール20dを通じてエミッタ電極7と接続する金属配線層(第1配線層)11A、コンタクトホール20bを通じて抵抗層2と接続する金属配線層(第1配線層)11B、及びコンタクトホール20cを通じてコレクタ電極9と接続する金属配線層(第1配線層)11Cを形成する。
【0035】
その後、図示は省略しているが、GaAs基板1の上に全面に亘って例えばCVD法によって層間膜となるSiN膜を形成した後、必要部分に第1配線層・第2配線層間コンタクトホールを形成し、その後、当該ホールが埋まるようにGaAs基板1の上に全面に亘って例えば電界めっき法によりAu膜を成膜し、当該Au膜をパターニングすることによって第2配線層を形成する。
【0036】
本実施形態においては、コレクタ電極9、エミッタ電極7、及びベース電極8直上に形成された抵抗層2はそれぞれ、第1配線層及び第2配線層並びに第1配線層・第2配線層間コンタクトを介して、トランジスタ外部領域のコレクタ端子、エミッタ端子及びベース端子と電気的に接続されている。
【0037】
以上に説明したように、本実施形態によると、ベースバラスト抵抗として機能する抵抗層2がベース電極8の直上に形成されており且つベース端子に接続される配線層11Bが当該抵抗層2の直上から引き出された構造を用いるので、新たなチップ面積の増大なしにベースバラスト抵抗を配置することができる。言い換えると、ベースバラスト抵抗の有無に関わらずチップ面積は同一となる。従って、コストアップなしに半導体装置の特性及び信頼性を向上させることができる。
【0038】
また、本実施形態によると、トランジスタ外部領域にはバラスト抵抗を配置しないため、新たなパターンの追加に起因するレイアウトルールの制約は発生しない。すなわち、バラスト抵抗を追加してもレイアウトの自由度が損なわれないという効果が得られる。
【0039】
また、本実施形態によると、ベースバラスト抵抗つまり抵抗層2となるTaN膜をスパッタリング法により成膜するため、例えばスパッタリング時の放電ガス中のN2 分圧を最適化することにより、ベース電極8上の限られた範囲に抵抗層2を形成する場合であっても抵抗層2の抵抗値を所望値に設定することができる。
【0040】
具体的には、抵抗層2をスパッタリング法により形成する際の条件、例えば放電ガス中のN2 分圧を、抵抗層2となるスパッタ膜について所望の抵抗率及び温度係数が得られるように最適化している。当該最適化条件と抵抗パターンのサイズや厚さとによって、抵抗層2に必要なバラスト抵抗値及び抵抗の温度係数を実現する。図3は、スパッタリング中の放電ガスのN2 分圧に対するTaN膜の抵抗率及び温度係数のそれぞれの変化を示している。図3に示すように、放電ガス中のN2 分圧の制御によってTaN膜の抵抗率及び温度係数の所望の組み合わせを得ることができる。
【0041】
尚、第1の実施形態において、HBTアレイを構成する各HBTセルを対象としても、或いは単体HBTを対象としても、同様の効果が得られる。また、HBT以外の、バラスト抵抗が配置される他のデバイス構造を対象としても、同様の効果が得られる。
【0042】
また、第1の実施形態において、サブコレクタ層3におけるコレクタ層4が設けられていない部分の上にコレクタ電極9を形成した。しかし、これに代えて、サブコレクタ層3におけるコレクタ電極形成領域を露出させることなく、コレクタ層4上にコレクタ電極9を形成すると共にコレクタ電極9の構成材料をコレクタ層4中に拡散させてコレクタ電極9とサブコレクタ層3とのコンタクトを実現してもよい。
【0043】
また、第1の実施形態において、サブコレクタ層3を設けなくてもよい。すなわち、GaAs基板1の上に、下から順にコレクタ層4、ベース層5及びエミッタ層6を積層した後、ベース層5におけるベース電極形成領域が露出すると共にコレクタ層4におけるコレクタ電極形成領域が露出するようにベース層5及びエミッタ層6をパターニングし、その後、エミッタ層6の上、ベース層5におけるベース電極形成領域の上、及びコレクタ層4におけるコレクタ電極形成領域の上にそれぞれエミッタ電極7、ベース電極8及びコレクタ電極9を形成してもよい。
【0044】
また、第1の実施形態において、抵抗層2の材料としてTaNを用いたが、これに限らず、ベース電極8及び配線層11のそれぞれと異なる材料、具体的にはベース電極8及び配線層11よりも抵抗率が高い材料、例えば窒化物、炭化物及び酸化物のうちの少なくとも1つを含む材料を用いてもよい。このようにすると、微細化又はMMIC(monolithic microwave integrated circuit )化が進展した場合にも小面積で大抵抗値を得ることができると共にドライエッチング又はウェットエッチングを用いて抵抗層2を簡単に加工することができる。
【0045】
また、第1の実施形態において、抵抗層2の材料の抵抗の温度係数は正であることが好ましい。このようにすると、ジャンクション温度が上昇するに伴って抵抗層2の抵抗値が増大してエミッタ・ベース電流が減少するので、発熱量が減少してジャンクション温度の上昇が抑制される。すなわち、エミッタ・ベース電流とジャンクション温度との間の負の相関によってデバイスの破壊を防止することができる。
【0046】
また、第1の実施形態において、ベース電極8の直上に形成される抵抗層2つまり抵抗パターンは、チップサイズの増大を招かないように当該ベース電極8の上のみに形成されることが好ましい。
【0047】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【0048】
図4(a)及び(b)は、第2の実施形態に係る半導体装置(具体的にはHBT)の概略構成を示す図であり、図4(a)は平面図であり、図4(b)は図4(a)のB1−B1’線の断面図である。尚、図4(a)においては、一部の構成要素の図示を省略している。
【0049】
第2の実施形態に係る半導体装置の特徴は、ベース電極直上の所定部分に抵抗層が設けられ、さらに同一チップ上のベースDC入力端子に電気的に接続される配線層が当該抵抗層の直上から引き出されていると共に同一チップ上のベースRF入力端子に電気的に接続される配線層がベース電極直上の前記所定部分以外の部分から抵抗層を介さずに引き出されていることである。
【0050】
具体的には、図4(b)に示すように、半絶縁性のGaAs基板1の上に、下から順にサブコレクタ層3、コレクタ層4、ベース層5及びエミッタ層6が積層されている。エミッタ層6の上にはエミッタ電極7が形成されており、ベース層5におけるエミッタ層6が設けられていない部分の上にはベース電極8が形成されており、サブコレクタ層3におけるコレクタ層4が設けられていない部分の上にはコレクタ電極9が形成されている。以上の各半導体層及び各電極によってHBTセル12が構成されている。また、HBTセル12はGaAs基板1に設けられた素子分離領域15によって囲まれている。
【0051】
また、図4(a)及び(b)に示すように、GaAs基板1上(つまり同一チップ上)におけるHBTセル12が形成されていない領域(つまりトランジスタ外部領域)に設けられたエミッタ端子(図示省略)とエミッタ電極7とを電気的に接続する金属配線層11Aがエミッタ電極7から引き出されている。また、トランジスタ外部領域に設けられたベースDC入力端子(図示省略)とベース電極8とを電気的に接続する金属配線層11Bがベース電極8の一部分から引き出されていると共に、トランジスタ外部領域に設けられたベースRF入力端子(図示省略)とベース電極8とを電気的に接続する金属配線層11Dがベース電極8の他の部分から引き出されている。また、トランジスタ外部領域に設けられたコレクタ端子(図示省略)とコレクタ電極9とを電気的に接続する金属配線層11Cがコレクタ電極9から引き出されている。
【0052】
ここで、前述のように、本実施形態の特徴として、図4(b)に示すように、ベース電極8の直上の所定部分には例えばTaNからなる抵抗層2が設けられており、当該抵抗層2の直上から、ベースDC入力端子に電気的に接続される金属配線層11Bが引き出されている。言い換えると、ベース電極8と金属配線層11Bとの間には抵抗層2が設けられており、ベース電極8と金属配線層11Bとは抵抗層2を介して電気的に接続されている。一方、図4(a)に示すように、ベースRF入力端子に電気的に接続される金属配線層11Dは、ベース電極8の直上の他の部分から抵抗層2を介さずに引き出されている。言い換えると、ベース電極8と金属配線層11Dとは直接接続されている。
【0053】
次に、第2の実施形態に係る半導体装置の製造方法について、図5(a)〜(f)及び図6(a)〜(f)を用いて説明する。図5(a)〜(f)及び図6(a)〜(f)はそれぞれ第2の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図5(a)〜(f)は図4(a)のB1−B1’線の断面構成と対応し、図6(a)〜(f)は図4(a)のB2−B2’線の断面構成と対応する。
【0054】
まず、図5(a)及び図6(a)に示すように、半絶縁性のGaAs基板1の一表面に、サブコレクタ層3、コレクタ層4、ベース層5及びエミッタ層6を順次エピタキシャル成長させる。次に、フォトリソグラフィー法及びドライエッチング法を用いてエミッタ層6をパターニングしてエミッタメサ13を形成し、引き続いて同様の方法によりベース層5及びコレクタ層4をパターニングしてベースメサ14を形成する。これにより、ベース層5におけるベース電極形成領域が露出すると共にサブコレクタ層3におけるコレクタ電極形成領域が露出する。続いて、エミッタメサ13及びベースメサ14を覆うフォトレジスト膜(図示省略)をマスクとしてGaAs基板1に対してイオン注入を行ない、それによって高抵抗層からなる素子分離領域15を形成する。これにより、トランジスタ領域が区画される。
【0055】
次に、図5(b)及び図6(b)に示すように、エミッタ層6、ベース層5(ベース電極形成領域)及びサブコレクタ層3(コレクタ電極形成領域)のそれぞれにコンタクトするエミッタ電極7、ベース電極8及びコレクタ電極9を形成する。その後、図5(c)及び図6(c)に示すように、GaAs基板1の上に全面に亘って、層間膜20として例えばSiO2 膜をCVD法によって形成した後、層間膜20におけるベース電極8上の抵抗層形成領域のみを除去して、ベース電極・抵抗層間コンタクトホール20aを形成する。
【0056】
次に、図5(d)及び図6(d)に示すように、GaAs基板1の上に全面に亘って、例えばスパッタリング法によって抵抗層2となるTaN膜2Aを形成し、当該TaN膜2Aによってコンタクトホール20aを埋め込む。続いて、フォトリソグラフィー法を利用して抵抗層形成領域(つまりコンタクトホール20aの形成領域)を覆う所望のレジストパターン(図示省略)を形成した後、図5(e)及び図6(e)に示すように、当該レジストパターンをマスクとしてTaN膜2Aに対してドライエッチングを行なってコンタクトホール20aに抵抗層2を形成する。このとき、抵抗層2の一部分はコンタクトホール20aの上側に形成される。
【0057】
次に、図5(f)及び図6(f)に示すように、GaAs基板1の上に全面に亘って層間膜20となる例えばSiO2 膜をCVD法によって形成し、抵抗層2を層間膜20によって覆う。その後、例えばフォトリソグラフィー法及びドライエッチング法を用いて層間膜20に、抵抗層2に達する抵抗層・第1配線層(ベースDC入力端子と電気的に接続される第1配線層)間コンタクトホール20b、コレクタ電極9に達するコレクタ電極・第1配線層間コンタクトホール20c、エミッタ電極7に達するエミッタ電極・第1配線層間コンタクトホール20d、及びベース電極8(抵抗層2が形成されていない部分)に達するベース電極・第1配線層(ベースRF入力端子と電気的に接続される第1配線層)間コンタクトホール20eをそれぞれ形成する。次に、GaAs基板1の上に全面に亘って例えば蒸着法によりAu膜を形成した後、当該Au膜をパターニングすることによって、コンタクトホール20dを通じてエミッタ電極7と接続する金属配線層(第1配線層)11A、コンタクトホール20bを通じて抵抗層2と接続する金属配線層(第1配線層)11B、コンタクトホール20cを通じてコレクタ電極9と接続する金属配線層(第1配線層)11C、及びコンタクトホール20eを通じてベース電極8と直接接続する金属配線層(第1配線層)11Dを形成する。
【0058】
その後、図示は省略しているが、GaAs基板1の上に全面に亘って例えばCVD法によって層間膜となるSiN膜を形成した後、必要部分に第1配線層・第2配線層間コンタクトホールを形成し、その後、当該ホールが埋まるようにGaAs基板1の上に全面に亘って例えば電界めっき法によりAu膜を成膜し、当該Au膜をパターニングすることによって第2配線層を形成する。
【0059】
本実施形態においては、コレクタ電極9、エミッタ電極7、ベース電極8の所定部分の直上に形成された抵抗層2、及びベース電極8の他の部分はそれぞれ、第1配線層及び第2配線層並びに第1配線層・第2配線層間コンタクトを介して、トランジスタ外部領域のコレクタ端子、エミッタ端子、ベースDC入力端子及びベースRF入力端子と電気的に接続されている。
【0060】
以上に説明したように、本実施形態によると、ベースDC入力端子に接続される配線層11Bが、ベースバラスト抵抗として機能し且つベース電極8の一部分の直上のみに形成された抵抗層2の直上から引き出されていると共に、ベースRF入力端子に接続される配線層11Dがベース電極8の他の部分の直上から直接引き出されている。このため、DCバイアス電流は抵抗層2を通過するため、バラスト抵抗による電位制御を行うことができると共に、RF入力は抵抗層2つまりバラスト抵抗を通過しないため、電流ロスが発生せず高周波特性の劣化を防止できる。すなわち、RF電力利得を低下させることなく、抵抗層2つまりベースバラスト抵抗の抵抗値を大きして熱暴走を確実に抑制できるので、優れた高周波特性と高い耐破壊性とを両立した半導体装置を得ることができる。
【0061】
また、本実施形態によると、ベースバラスト抵抗として機能する抵抗層2がベース電極8の直上に形成されており且つベース端子に接続される配線層11Bが当該抵抗層2の直上から引き出された構造を用いるので、新たなチップ面積の増大なしにベースバラスト抵抗を配置することができる。言い換えると、ベースバラスト抵抗の有無に関わらずチップ面積は同一となる。従って、コストアップなしに半導体装置の特性及び信頼性を向上させることができる。
【0062】
また、本実施形態によると、トランジスタ外部領域にはバラスト抵抗を配置しないため、新たなパターンの追加に起因するレイアウトルールの制約は発生しない。すなわち、バラスト抵抗を追加してもレイアウトの自由度が損なわれないという効果が得られる。
【0063】
また、本実施形態によると、ベースバラスト抵抗つまり抵抗層2となるTaN膜をスパッタリング法により成膜するため、例えばスパッタリング時の放電ガス中のN2 分圧を最適化することにより、ベース電極8上の限られた範囲に抵抗層2を形成する場合であっても抵抗層2の抵抗値を所望値に設定することができる。具体的には、抵抗層2をスパッタリング法により形成する際の条件、例えば放電ガス中のN2 分圧を、抵抗層2となるスパッタ膜について所望の抵抗率及び温度係数が得られるように最適化している。当該最適化条件と抵抗パターンのサイズや厚さとによって、抵抗層2に必要なバラスト抵抗値及び抵抗の温度係数を実現する。
【0064】
尚、第2の実施形態において、HBTアレイを構成する各HBTセルを対象としても、或いは単体HBTを対象としても、同様の効果が得られる。また、HBT以外の、バラスト抵抗が配置される他のデバイス構造を対象としても、同様の効果が得られる。
【0065】
また、第2の実施形態において、サブコレクタ層3におけるコレクタ層4が設けられていない部分の上にコレクタ電極9を形成した。しかし、これに代えて、サブコレクタ層3におけるコレクタ電極形成領域を露出させることなく、コレクタ層4上にコレクタ電極9を形成すると共にコレクタ電極9の構成材料をコレクタ層4中に拡散させてコレクタ電極9とサブコレクタ層3とのコンタクトを実現してもよい。
【0066】
また、第2の実施形態において、サブコレクタ層3を設けなくてもよい。すなわち、GaAs基板1の上に、下から順にコレクタ層4、ベース層5及びエミッタ層6を積層した後、ベース層5におけるベース電極形成領域が露出すると共にコレクタ層4におけるコレクタ電極形成領域が露出するようにベース層5及びエミッタ層6をパターニングし、その後、エミッタ層6の上、ベース層5におけるベース電極形成領域の上、及びコレクタ層4におけるコレクタ電極形成領域の上にそれぞれエミッタ電極7、ベース電極8及びコレクタ電極9を形成してもよい。
【0067】
また、第2の実施形態において、抵抗層2の材料としてTaNを用いたが、これに限らず、ベース電極8及び配線層11のそれぞれと異なる材料、具体的にはベース電極8や配線層11よりも抵抗率が高い材料、例えば窒化物、炭化物及び酸化物のうちの少なくとも1つを含む材料を用いてもよい。このようにすると、微細化又はMMIC化が進展した場合にも小面積で大抵抗値を得ることができると共にドライエッチング又はウェットエッチングを用いて抵抗層2を簡単に加工することができる。
【0068】
また、第2の実施形態において、抵抗層2の材料の抵抗の温度係数は正であることが好ましい。このようにすると、ジャンクション温度が上昇するに伴って抵抗層2の抵抗値が増大してエミッタ・ベース電流が減少するので、発熱量が減少してジャンクション温度の上昇が抑制される。すなわち、エミッタ・ベース電流とジャンクション温度との間の負の相関によってデバイスの破壊を防止することができる。
【0069】
また、第2の実施形態において、ベース電極8の直上に形成される抵抗層2つまり抵抗パターンは、チップサイズの増大を招かないように当該ベース電極8の上のみに形成されることが好ましい。
【0070】
また、第2の実施形態において、抵抗層2を介してベース電極8と電気的に接続される配線層11BをベースDC入力端子との接続に用い、抵抗層2を介さずにベース電極8と直接接続される配線層11DをベースRF入力端子との接続に用いた。しかし、ベース電極8と電気的に接続される各配線層の用途が特に限定されないことは言うまでもない。
【産業上の利用可能性】
【0071】
以上に説明したように、本発明は、高周波数帯で動作する半導体装置及びその製造方法に関し、HBT等に適用した場合には、その特性及び信頼性をコストアップなしに向上させることができ、非常に有用である。
【図面の簡単な説明】
【0072】
【図1】図1(a)は本発明の第1の実施形態に係る半導体装置の平面図であり、図1(b)は図1(a)のA−A’線の断面図である。
【図2】図2(a)〜(f)は本発明の第1の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図3】図3は、本願発明者らが調べた、スパッタリング中の放電ガスのN2 分圧に対するTaN膜の抵抗率及び温度係数のそれぞれの変化を示す図である。
【図4】図4(a)は本発明の第2の実施形態に係る半導体装置の平面図であり、図4(b)は図4(a)のB1−B1’線の断面図である。
【図5】図5(a)〜(f)は本発明の第2の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図6】図6(a)〜(f)は本発明の第2の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図7】図7(a)は従来のHBTの平面図であり、図7(b)は図7(a)のC−C’線の断面図である。
【符号の説明】
【0073】
1 GaAs基板
2 抵抗層
2A TaN膜
3 サブコレクタ層
4 コレクタ層
5 ベース層
6 エミッタ層
7 エミッタ電極
8 ベース電極
9 コレクタ電極
11A、11B、11C、11D 金属配線層
12 HBTセル
13 エミッタメサ
14 ベースメサ
15 素子分離領域
20 層間膜
20a ベース電極・抵抗層間コンタクトホール
20b 抵抗層・第1配線層間コンタクトホール
20c コレクタ電極・第1配線層間コンタクトホール
20d エミッタ電極・第1配線層間コンタクトホール
20e ベース電極・第1配線層間コンタクトホール




 

 


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