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発明の名称 パワー用半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−6048(P2007−6048A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−182735(P2005−182735)
出願日 平成17年6月23日(2005.6.23)
代理人 【識別番号】100076174
【弁理士】
【氏名又は名称】宮井 暎夫
発明者 福井 穣
要約 課題
誤動作による上下導通状態をなくし、パワーデバイスの破壊を防ぐことができるパワー用半導体装置を提供する。

解決手段
dv/dtまたはノイズでのハイサイド駆動回路2の誤動作に伴うハイサイド駆動回路2のレベルシフト回路の所定のノードの電圧が高電圧になったことを素子電圧検出回路27で検出し、素子電圧検出回路27の出力信号を、遅延回路29で制御されるNAND回路28を介して遮断処理回路30に与えることにより、ローサイドのパワーデバイス5を強制的に遮断する。これによって、パワーデバイス4、5の同時導通を回避し、パワーデバイス4、5の同時導通によるパワーデバイス4、5の破壊から保護する。
特許請求の範囲
【請求項1】
ハイサイドおよびローサイドのパワーデバイスが直列に接続されたハーフブリッジ型パワーデバイスと、前記ハイサイドおよびローサイドのパワーデバイスをそれぞれ駆動するハイサイド駆動回路およびローサイド駆動回路とを備え、
前記ハイサイド駆動回路は、ハイサイド入力信号をレベルシフトするレベルシフト回路と、前記ハーフブリッジ型パワーデバイスの中間ノードを基準電位として動作し前記レベルシフト回路の出力信号に応じて前記ハイサイドのパワーデバイスを駆動するハイサイド駆動素子とを有し、
前記ローサイド駆動回路は、ローサイド入力信号に応じて前記ローサイドのパワーデバイスを駆動するローサイド駆動素子と、前記ローサイド駆動素子の入力部に設けられて前記ハーフブリッジ型パワーデバイスを保護する保護回路とを有し、
前記保護回路は、前記レベルシフト回路の所定のノードの電位が高電位となったことを検出して高電圧検出信号を出力する素子電圧検出回路と、前記素子電圧検出回路からの前記高電圧検出信号の入力に応答して前記ローサイドのパワーデバイスを強制的に遮断させるように前記ローサイド駆動素子を動作させる遮断処理回路と、前記素子電圧検出回路と前記遮断処理回路との間に設けられて、少なくとも前記ローサイドのパワーデバイスを導通させるための前記ローサイド入力信号の入力時から前記ローサイドのパワーデバイスが導通して前記レベルシフト回路の所定のノードの電位が低電位に遷移するまでの期間、前記高電圧検出信号を遮断する高電圧検出信号遮断回路とを有し、
前記レベルシフト回路の所定のノードは、前記ハーフブリッジ型パワーデバイスの電位変化に連動して電位が変化するノードであるパワー用半導体装置。
【請求項2】
前記高電圧検出信号遮断回路は、前記ローサイド入力信号を遅延させるローサイド入力信号遅延回路と、前記素子電圧検出回路の高電圧検出信号と前記ローサイド入力信号遅延回路の出力信号とを論理合成し、論理合成出力信号を前記遮断処理回路に入力する論理回路とで構成され、前記ローサイド駆動素子が前記ローサイドのパワーデバイスを導通させる状態になって所定時間経過した後に前記素子電圧検出回路の高電圧検出信号を前記遮断処理回路に伝達させる請求項1記載のパワー用半導体装置。
【請求項3】
前記論理回路はNAND回路またはNOR回路からなる請求項1記載のパワー用半導体装置。
【請求項4】
前記レベルシフト回路は、前記ハイサイド入力信号からオン信号とオフ信号とを生成するパルス発生回路と、前記パルス発生回路から出力される前記オン信号とオフ信号をそれぞれゲート入力とする一対のレベルシフトトランジスタと、前記一対のレベルシフトトランジスタのドレイン出力をそれぞれセット入力およびリセット入力とし出力を前記ハイサイド駆動素子に供給するフリップフロップとからなり、
前記遮断処理回路の出力信号を前記パルス発生回路に供給することにより、前記パルス発生回路から前記オフ信号を発生させ、それによって前記ハイサイドのパワーデバイスを遮断させるように前記ハイサイド駆動素子を動作させた請求項2または3記載のパワー用半導体装置。
【請求項5】
前記ローサイド入力信号遅延回路の遅延時間は50nsec〜5μsecである請求項2〜4の何れか1項記載のパワー用半導体装置。
【請求項6】
前記高電圧検出信号遮断回路は、前記素子電圧検出回路の前記高電圧検出信号によってセットされ、前記ハイサイド入力信号の後縁でリセットされるラッチ回路である請求項1記載のパワー用半導体装置。
【請求項7】
前記レベルシフト回路は、接合型FETからなるレベルシフトトランジスタを含み、前記素子電圧検出回路は、前記接合型FETのピンチオフ電圧をもとに高電圧を検出する請求項1、2または6記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明はパワーデバイス駆動回路を備えたパワー用半導体装置に関し、dv/dt過渡信号による誤動作に対してパワーデバイスの破壊を防ぐパワーデバイス駆動回路の構成に関するものである。
【背景技術】
【0002】
図8に先行技術のパワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す。例えば特許文献1に開示されているように、電源8より供給される電源電圧VDDとグラウンド電位(基準電位)GNDとの間に電界効果トランジスタなどのパワーデバイス4、5がトーテムポール接続され、ハーフブリッジ型パワーデバイス6を構成している。パワーデバイス4と5との接続点に負荷(モーターなどの誘導性負荷)7が接続される構成となっている。
【0003】
パワーデバイス駆動回路1はトーテムポール接続されたパワーデバイス4、5を駆動するハイサイド駆動回路2とローサイド駆動回路3とを持つ。
【0004】
ハイサイド駆動回路2は、外部のマイクロコンピュータなどからのハイサイド入力信号に応じて、パルス状のオン信号とオフ信号を発生させるパルス発生回路9を有している。このパルス発生回路9より2つの出力信号(オン信号とオフ信号)が例えば接合型FETからなるレベルシフトトランジスタ10、11のゲートにそれぞれ入力されている。
【0005】
電界効果トランジスタ10、11のドレインは抵抗12、13の一端にそれぞれ接続されており、さらにインバータ回路15、14の入力端にもそれぞれ接続されている。抵抗12、13の他端はハイサイド駆動回路2の電源23に接続されている。
【0006】
インバータ回路14の出力端とフリップフロップ回路20のセット入力端子Sとの間には抵抗16が挿入され、インバータ回路15とフリップフロップ回路22のリセット入力端子Rとの間には抵抗17が挿入されている。そして、フリップフロップ回路20のセット入力端子Sとリセット入力端子Rとにコンデンサ18、19の一端が接続されており、コンデンサ18、19の他端はライン33に接続されている。上記の抵抗16とコンデンサ18とはCRフィルタを構成し、同様に抵抗17とコンデンサ19とはCRフィルタを構成している。
【0007】
フリップフロップ回路20の出力端Qはハイサイド駆動素子であるPMOSトランジスタ21およびNMOSトランジスタ22の各ゲート端子に共通に接続されている。そして、PMOSトランジスタ21およびNMOSトランジスタ22のドレイン端子はパワーデバイス4のゲート端子に接続されている。
【0008】
ここで、パルス発生回路9からフリップフロップ20までの回路がレベルシフト回路を構成している。
【0009】
ローサイド駆動回路3は、外部のマイクロコンピュータなどからのローサイド入力信号が遅延回路35に入力され、遅延回路35の出力端がローサイド駆動素子であるPMOSトランジスタ24およびNMOSトランジスタ25の各ゲート端子に共通に接続されている。そして、PMOSトランジスタ24およびNMOSトランジスタ25のドレイン端子はパワーデバイス5のゲート端子に接続されている。
【0010】
パワーデバイス駆動回路1では、ハーフブリッジ型パワーデバイス6のスイッチング動作により、ハーフブリッジ型パワーデバイス6の中間ノードに接続されたライン33にdv/dt過渡信号が発生する。
【0011】
レベルシフトトランジスタ10、11には、寄生容量Cが存在するため、寄生容量Cとdv/dt過渡信号との積算で得られる電流がレベルシフトトランジスタ10、11に同時に流れることになる。この電流により抵抗12、13に同時に電圧降下が発生し、インバータ回路14、15のしきい値に達することで、インバータ回路14、15の出力端からはH信号が出力されることになる。ところが、インバータ回路14に接続された抵抗16とコンデンサ18とにより構成されるCRフィルタの時定数により設定される所定の時間、およびインバータ回路15に接続された抵抗17とコンデンサ19とにより構成されるCRフィルタの時定数により設定される所定の時間が経過するまで、プリップフロップ20のセット入力端子Sおよびリセット入力端子Rへはインバータ回路14、15の出力であるH信号が入力されない構成となっている。
【0012】
しかし、上記したCRフィルタの時定数で決まる所定の時間を超えるdv/dt過渡信号が発生した時、フリップフロップ回路20のセット入力端子Sとリセット入力端子Rとに同時にH信号が入力されることになる。この時、予想のつかない動作、つまり誤動作が発生する。
【0013】
ここで、抵抗16とコンデンサ18とにより構成されるCRフィルタの時定数により設定される所定の時間、および抵抗17とコンデンサ19とにより構成されるCRフィルタの時定数により設定される所定の時間を、dv/dt過渡信号の印加時間よりも長く設定することで、フリップフロップ回路20のセット入力端子Sおよびリセット入力端子RへH信号は与えられず、フリップフロップ回路20の誤動作は防止されることになる。
【0014】
これに対して、パルス発生器9から出力されるオン信号およびオフ信号のパルス幅をdv/dt過渡信号印加時間よりも十分長く、すなわちCRフィルタによる遅れ時間よりも長く設定することでパルス発生回路9から出力されるオン信号およびオフ信号に基づいたインバータ回路14および15の出力信号はフリップフロップ回路20に与えられ、フリップフロップ回路20は正常に動作することになる。
【特許文献1】特許第3092862号
【発明の開示】
【発明が解決しようとする課題】
【0015】
上記した先行技術の構成において、パワーデバイス駆動回路1には、dv/dt過渡信号による誤動作を防止するためにハイサイド駆動回路2にCRフィルタを配置している。
【0016】
CRフィルタの時定数を大きくすることでCRフィルタでの信号の遅延時間が大きくなり、大きなdv/dt過渡信号での誤動作を防ぐことができる。ところが、その結果、パワーデバイスの応答性能が低下してしまう。
【0017】
この応答時間を低下させないためには、CRフィルタの時定数に上限を設ける必要がある。しかし、この場合には、大きなdv/dt過渡信号によるパワーデバイス駆動回路1の誤動作を防ぐことが困難となる。
【0018】
すなわち、ローサイド駆動回路3がオン信号を出力することで、ローサイド駆動回路3に接続されたパワーデバイス5が動作(導通)し、dv/dt過渡信号が発生するが、この信号の時間幅がCRフィルタの遅れ時間以上になった時、ハイサイド駆動回路2で誤動作が発生し、パワーデバイスをオフ状態としているハイサイド駆動回路の出力信号が反転してパワーデバイス4が動作(導通)してしまう。その結果、パワーデバイス4、5が上下導通状態(同時導通)となり、パワーデバイス4、5の破壊が発生する。
【0019】
そこで、本発明は上記課題に鑑み、誤動作による上下導通状態をなくし、パワーデバイスの破壊を防ぐことができるパワー用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0020】
本発明は、ハイサイド駆動回路2の特定のノードの電圧を検出することで、パワーデバイス4と5の上下導通状態が発生したときにローサイド駆動回路3と接続されたパワーデバイス5の動作をオフさせることで、上下導通状態をなくし、パワーデバイスの破壊を防ぐものである。
【0021】
上記課題を解決するために、本発明のパワー用半導体装置は、ハイサイドおよびローサイドのパワーデバイスが直列に接続されたハーフブリッジ型パワーデバイスと、ハイサイドおよびローサイドのパワーデバイスをそれぞれ駆動するハイサイド駆動回路およびローサイド駆動回路とを備えている。
【0022】
そして、ハイサイド駆動回路は、ハイサイド入力信号をレベルシフトするレベルシフト回路と、ハーフブリッジ型パワーデバイスの中間ノードを基準電位として動作しレベルシフト回路の出力信号に応じてハイサイドのパワーデバイスを駆動するハイサイド駆動素子とを有している。
【0023】
また、ローサイド駆動回路は、ローサイド入力信号に応じてローサイドのパワーデバイスを駆動するローサイド駆動素子と、ローサイド駆動素子の入力部に設けられてハーフブリッジ型パワーデバイスを保護する保護回路とを有している。
【0024】
保護回路は、レベルシフト回路の所定のノードの電位が高電位となったことを検出して高電圧検出信号を出力する素子電圧検出回路と、素子電圧検出回路からの高電圧検出信号の入力に応答してローサイドのパワーデバイスを強制的に遮断させるようにローサイド駆動素子を動作させる遮断処理回路と、素子電圧検出回路と遮断処理回路との間に設けられて、少なくともローサイドのパワーデバイスを導通させるためのローサイド入力信号の入力時からローサイドのパワーデバイスが導通してレベルシフト回路の所定のノードの電位が低電位に遷移するまでの期間、高電圧検出信号を遮断する高電圧検出信号遮断回路とを有している。
【0025】
ここで、レベルシフト回路の所定のノードは、ハーフブリッジ型パワーデバイスの電位変化に連動して電位が変化するノードである。
【0026】
この構成によれば、dv/dt過渡信号またはノイズによるハイサイド駆動回路での誤動作により、ハイサイド駆動回路の出力端子の信号極性が反転しても、上下導通による破壊からパワーデバイスを保護することができる。
【0027】
上記本発明のパワー用半導体装置においては、高電圧検出信号遮断回路は、例えばローサイド入力信号を遅延させるローサイド入力信号遅延回路と、素子電圧検出回路の高電圧検出信号とローサイド入力信号遅延回路の出力信号とを論理合成し、論理合成出力信号を遮断処理回路に入力する論理回路とで構成されている。そして、この構成によって、ローサイド駆動素子がローサイドのパワーデバイスを導通させる状態になって所定時間経過した後に素子電圧検出回路の高電圧検出信号を前記遮断処理回路に伝達させる。
【0028】
上記の論理回路は例えばNAND回路またはNOR回路からなる。
【0029】
また、上記構成のパワー用半導体装置においては、レベルシフト回路は、ハイサイド入力信号からオン信号とオフ信号とを生成するパルス発生回路と、パルス発生回路から出力されるオン信号とオフ信号をそれぞれゲート入力とする一対のレベルシフトトランジスタと、一対のレベルシフトトランジスタのドレイン出力をそれぞれセット入力およびリセット入力とし出力をハイサイド駆動素子に供給するフリップフロップとからなる。この構成の場合、遮断処理回路の出力信号をパルス発生回路に供給することにより、パルス発生回路からオフ信号を発生させ、それによってハイサイドのパワーデバイスを遮断させるようにハイサイド駆動素子を動作させることが好ましい。
【0030】
また、ローサイド駆動信号遅延回路の遅延時間は、パワーデバイスの通常動作を行う上で、50nsec〜5μsecであることが好ましい。
【0031】
また、上記のパワー用半導体装置においては、高電圧検出信号遮断回路は、素子電圧検出回路の高電圧検出信号によってセットされ、ハイサイド入力信号の後縁でリセットされるラッチ回路であってもよい。
【0032】
この構成によれば、遅延回路時間設定を必要とせずに、dv/dtでの誤動作に対してパワーデバイスの保護動作を行うことができる。
【0033】
また、上記のパワー用半導体装置においては、レベルシフト回路が接合型FETからなるレベルシフトトランジスタを含んで構成されている場合においては、素子電圧検出回路は、接合型FETのピンチオフ電圧をもとに高電圧を検出することが好ましい。
【0034】
この構成によれば、ピンチオフ電圧を用いることで、レベルシフト回路の所定のノードの電圧を低くすることができ、素子電圧検出に高耐圧素子を使用する必要なく回路を構成でき、パワーデバイス駆動回路の面積を小さくすることができる。
【発明の効果】
【0035】
本発明のパワー用半導体装置を用いることにより、dv/dt過渡信号またはノイズによるハイサイド駆動回路での誤動作により、ハイサイド駆動回路の出力端子の信号極性が反転しても、上下導通による破壊からパワーデバイスを保護することができる。また保護回路においてGNDを基準電位とすることで確実に保護動作することができる。
【発明を実施するための最良の形態】
【0036】
以下、図面を参照しながら本発明の実施の形態について詳細な説明を行う。
【0037】
(実施の形態1)
図1に本発明の実施の形態1におけるパワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す。
【0038】
図1において、電源8より供給される電源電圧VDDと基準電位であるグラウンドGNDとの間に電界効果トランジスタなどのパワーデバイス4、5がトーテムポール接続され、ハーフブリッジ型パワーデバイス6を構成している。パワーデバイス4、5との接続点に負荷(モーターなどの誘導性負荷)7が接続される構成となっている。
【0039】
ハイサイド駆動回路2は上記した先行技術と同様の動作を行うので説明は省略する。
【0040】
ローサイド駆動回路3は、外部のマイクロコンピュータなどからのローサイド入力信号がハイサイド駆動回路2の出力信号の遅延時間との整合をとるための所定の遅延時間を有する遅延回路35に接続され、遅延回路35の出力は保護回路26Aを構成する遮断処理回路30の入力に接続されている。
【0041】
遮断処理回路30の出力端子が、ローサイド駆動素子であるPMOSトランジスタ24のゲート端子とローサイド駆動素子であるNMOSトランジスタ25のゲート端子とに接続されている。PMOSトランジスタ24とNMOSトランジスタ25のドレイン端子はパワーデバイス5のゲート端子と接続されている。
【0042】
保護回路26Aを構成する素子電圧検出回路27の入力端子はレベルシフトトランジスタ10のドレイン端子(レベルシフトトランジスタ11のドレイン端子でもよい)と接続されており、基準電位をグラウンドGNDとした時のハイサイド駆動回路2の電圧が素子電圧検出回路27に入る。そして、素子電圧検出回路27の出力端子が、NAND回路28の一方の入力端子に接続され、NAND回路28の出力端子が遮断処理回路30の入力端子に接続されている。NAND回路28の他方の入力端子は、遅延回路35の出力信号をさらに遅延する遅延回路29の出力端子に接続されている。
【0043】
なお、遅延回路35は次に示すような役割を果たす。ハイサイド駆動回路2は、抵抗16とコンデンサ18、および抵抗17とコンデンサ19でそれぞれ構成されるCRフィルタによりスイッチング遅れが発生する。ローサイド駆動回路3内で遅延回路35がない場合、ローサイド駆動回路3で発生する遅れ時間がハイサイド駆動回路2内のCRフィルタでの遅れ時間に比べ、短いために、両者のスイッチング応答に差が生じる。
【0044】
そこで、遅延回路35を用いてハイサイド駆動回路2で発生するスイッチング遅れ時間とローサイド駆動回路3で発生するスイッチング遅れ時間とを整合させている。
【0045】
パワーデバイス4、5が同時に導通するような場合は、主にハイサイド駆動回路2の誤動作により生じ、このとき、ローサイド駆動回路3はパワーデバイス5を動作させている。
【0046】
ハイサイド駆動回路2において正常動作では起こらない異常電圧が発生したとき、つまりローサイド駆動回路動作中にハイサイド駆動回路が動作したとき、素子電圧検出回路27はそれを検出して高電圧検出信号を遮断処理回路30に対して出力する。NAND回路28と遅延回路29の動作については後述する。
【0047】
遮断処理回路30は素子電圧検出回路27からの高電圧検出信号を受けて、PMOSトランジスタ24のゲート端子とNMOSトランジスタ25のゲート端子に出力信号を送る。その結果、NMOSトランジスタ25が導通して、そのドレイン電位が0となる。パワーデバイス5のゲート端子はNMOSトランジスタ25のドレインと接続されているため、結果としてパワーデバイス5がオフとなり、パワーデバイス4、5が同時に導通することがなくなってパワーデバイス4、5の破壊を防ぐことが可能となる。
【0048】
図2に素子電圧検出回路27の回路構成を示し、図3に遮断処理回路30とNAND回路28とを組み合わせた回路の構成を示す。
【0049】
素子電圧検出回路27は、図2に示すように、抵抗39,40と比較器41とからなり、レベルシフトトランジスタ10または11の電圧が、予め設定された所定の電圧V以上になった時に、出力信号をLレベルからHレベルに変更する回路である。この回路では、ローサイド側駆動回路3の出力電圧がHレベルの時にハイサイド側駆動回路2で誤動作が発生した場合、素子電圧検出回路27の出力がHレベルとなる。
【0050】
遮断処理回路30は、図3に示すように、インバータ36,37とNMOSトランジスタ38とからなる。そして、素子電圧検出回路27の出力がHレベルとなると、素子電圧検出回路27と遅延回路29の出力信号とが入力されているNAND回路28の出力の極性が反転し、インバータ37の出力信号がNMOSトランジスタ38の制御端子に入力され、NMOSトランジスタ38が導通する。その結果、インバータ回路36の出力端子の極性がHレベルに固定にされる。これによって、ローサイド側駆動回路3の出力電圧はLレベルになり、パワーデバイス5の動作をオフさせ、パワーデバイス4と5による上下導通状態を解除する。この状態はローサイド入力信号がHレベルの期間継続される。
【0051】
インバータ37の出力信号はパルス発生回路9にも入力され、レベルシフトトランジスタ10もしくは11にオフ信号を入力することでフリップフロップ回路20のリセット入力端子Rに信号を入力する。これによって、ハイサイド側駆動回路2の出力電圧をLレベルにし、それによって動作状態にあったパワートランジスタ4をオフさせる。
【0052】
ここで、遅延回路29を使用している理由について説明する。そのために、遅延回路29を用いない場合の問題について説明する。NAND回路28では、遅延時間を用いないと、遅延回路35の出力が、ローサイド側駆動回路3によりパワーデバイス5をオン動作させる前に入力される。このときにハイサイド側駆動回路2のA点の電圧が高電圧状態にあるために、NAND回路28の出力電圧はLレベルとなり、ローサイド側駆動回路3の正常動作を妨げる。このことから、遅延回路29を用いて、一定期間LレベルをNAND回路28に入力することで、少なくともパワーデバイス5がオンとなるまでの期間NAND回路28の出力電圧をHレベルに維持させる。つまり、正常動作を受け付けるために遅延回路29が用いられる。
【0053】
遅延回路29の遅延時間は50nsec〜5μsecであれば、パワーデバイス5がオン駆動後、ハイサイド駆動回路2の電源電圧が変化することができ、ピンチオフ電圧が下がるに十分な時間となる。しかし、この遅延時間内はパワーデバイスが上下導通状態となる可能性があるために、パワーデバイスの短絡耐量を考慮し、設定しなければいけない。
【0054】
本実施の形態では、接合型FET構造のレベルシフトトランジスタ10、11のピンチオフ電圧を利用して、素子電圧を検出することもできる。以下、この点について詳しく説明する。VDD電圧が例えば500Vの時、A点の電圧が500V以上になり、その電圧が素子電圧検出回路26A内でA点に接続されている素子に印加される。そのために、素子電圧検出回路26A内の素子としては、高耐圧素子が必要となり面積が大きくなる。ところが、ピンチオフ電圧を使用することで、その電圧が100V以下の低い電圧に変換されることから、素子電圧検出回路26A内の素子としては、A点の電圧が500Vの時に比べて高耐圧素子を使用する必要がなくなり、パワーデバイス駆動回路1の面積を小さくすることができる。
【0055】
なお、遅延回路29の遅延時間はCRフィルタ回路もしくは定電流源回路により充電されるコンデンサを用いることで作成することができる。
【0056】
図4に本実施の形態におけるパワーデバイス駆動回路保護動作のタイムチャートを示す。
【0057】
以下、図4のタイムチャートにそって本実施の形態での回路の保護動作について説明する。図4(a)に示すように、ローサイド入力信号がHレベルに変化すると、それよりも所定時間遅れて遅延回路35の出力信号が図4(b)に示すように、Hレベルとなる。このとき遅延回路29の出力はまだLレベルのままであり、NAND回路28の出力はLレベルとはならない。これによって、ローサイド駆動回路3の出力信号が図4(d)に示すように、Hレベルとなる。その結果、A点の電位は図4(f)に示すように、電源23の電圧まで低下し、したがって、素子電圧検出回路27の出力信号が図4(g)に示すように、Lレベルに変化し、さらに遮断処理回路30の出力信号が図4(i)に示すように、Lレベルに変化する。
【0058】
その後、遅延回路29の出力が図4(c)に示すように、Hレベルに変化する。
【0059】
その後、ハイサイド駆動回路2の誤動作によって、図4(e)に示すように、ハイサイド駆動回路2の出力信号がHレベルに変化すると、ハイサイドのパワーデバイス4がオンとなる(同時導通状態)。その結果、図4(f)に示すように、A点の電位がVDD/2+電源23の電圧まで上昇する。これによって、素子電圧検出回路27がA点の電位の上昇を検出し、出力信号を図4(g)に示すように、Hレベルに変化させる。遅延回路29のHレベル出力と素子電圧検出回路27の出力により、NAND回路28の出力がLレベルに変化する。これによって、遮断処理回路30の出力が図4(i)に示すように、Hレベルに変化し、ローサイド駆動回路3の出力が図4(d)に示すように、Lレベルに変化し、ローサイドのパワーデバイス5がオフとなる。パワーデバイス4、5の保護が図られる。その後、パワーデバイス5がオフとなることにより、A点の電圧がさらに上昇し、VDD+電源23の電圧となる。
【0060】
この実施の形態によれば、ハイサイド駆動回路内2で誤動作が発生しても、ローサイド駆動回路3の出力動作をオフさせることで誤動作によるパワーデバイスの破壊を防ぐことができる。
【0061】
なお、図1に示したNAND回路28を用いた保護回路26Aに代えて、図5に示すように、NOR回路31を用いた保護回路26Bを採用してもよい。ただし、NOR回路31を用いる場合は、図6に示すように、遮断処理回路30の構成が一部変更になる。図6において、記号42〜44はインバータを示し、これらインバータ42〜44とNOR回路31とが、NAND回路28と等価になる。
【0062】
(実施の形態2)
図7に本発明の実施の形態2におけるパワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す。
【0063】
図7のパワー用半導体装置は、図1における保護回路26Aに代えて保護回路26Cを用いたものである。具体的には、図1における遅延回路29とNAND回路28とをラッチ回路32に置き換えた構成である。このラッチ回路32によって、少なくともローサイドのパワーデバイスを導通させるためのローサイド入力信号の入力時からローサイドのパワーデバイスが導通してレベルシフト回路の所定のノードの電位が低電位に遷移するまでの期間、高電圧検出信号を遮断するようにしている。
【0064】
ラッチ回路32の入力端子にはハイサイド入力信号の入力端子と素子電圧検出回路27の出力端子とが接続されており、ラッチ回路32の出力端子は遮断処理回路30の入力端子に接続されている。つまり、この実施の形態では、素子電圧検出回路27と遮断処理回路30との間にラッチ回路32を設け、素子電圧検出回路27の高電圧検出信号によってラッチ回路32をセットし、ハイサイド入力信号の後縁でラッチ回路32をリセットし、ラッチ回路32の出力を遮断処理回路30に入力している。
【0065】
実施の形態1では、遅延回路29において遅延時間をローサイド駆動回路3内の遅延時間とパワーデバイス5のオン遅延時間を考慮して決定する必要があり、パワーデバイス5の特性に対して変更する必要があり汎用性が失われる。またパワーデバイスの短絡耐量時間も考慮する必要がある。
【0066】
これに対してラッチ回路32を用いることで上記課題を解決できる。ハイサイド駆動回路2の電源電圧はハイサイド駆動回路2が動作することで上昇する。そして、A点の電圧がVDD+電源23の電圧まで上昇することで、素子電圧検出回路27が出力信号(Hレベル)を出力する。ラッチ回路32は、ハイサイド入力信号が入っていない時に、素子電圧検出回路27がHレベルの出力信号を出力すると誤動作と判定し、ローサイド駆動回路3の動作を止める出力信号を出力し、パワーデバイス5の動作を止め、パワーデバイス4と5の上下導通を停止させる。ラッチ回路32はハイサイド駆動回路2の電圧の立ち上がり(つまりA点の電圧の立ち上がり)でセットされ、ハイサイド入力信号の立下り(後縁)にてリセットされる。ラッチ回路32を用いることで、遅延時間を考慮せずに、ハイサイド駆動回路2で発生した誤動作を時間ロスなく検出し、ローサイド駆動回路3に接続されたパワーデバイス5の動作を止めることで、パワーデバイスの破壊を防ぐことができる。
【0067】
図8に本実施の形態におけるパワーデバイス駆動回路保護動作のタイムチャートを示す。
【0068】
以下、図8のタイムチャートにそって本実施の形態での回路の保護動作について説明する。図8(a)に示すハイサイド入力信号の立ち下がり(後縁)で、ラッチ回路32の出力がリセットされ、図8(g)に示すようにLレベルになる。その後、図8(b)に示すように、ローサイド入力信号がHレベルになり、ローサイド駆動回路3の出力信号が図8(c)に示すように、Hレベルになる。これによって、ローサイドのパワーデバイス5がオンとなって、A点の電位が図8(e)に示すように、電源23の電圧まで降下する。その結果、素子電圧検出回路27の出力が図8(f)に示すように、Lレベルに変化する。したがって、このとき、遮断処理回路30の出力は、図8(h)に示すように、Lレベルに変化する。
【0069】
その後、ハイサイド駆動回路2の誤動作によって、ハイサイド駆動回路2の出力信号が図8(d)に示すように、Hレベルに変化すると、ハイサイドのパワーデバイス4がオンとなり、A点の電位は図8(e)に示すように、上昇する。このときに、素子電圧検出回路27の出力信号が図8(f)に示すように、Hレベルに変化し、したがってラッチ回路32の出力が図8(g)に示すように、Hレベルに変化する。その結果、遮断処理回路30の出力信号が図8(h)に示すように、Hレベルに変化し、ローサイド駆動回路3の出力信号が図8(c)に示すように、Lレベルに変化し、ローサイドのパワーデバイス5がオフとなり、パワーデバイス4、5が保護される。
【0070】
この実施の形態によれば、パワーデバイス5の特性を考慮せずに回路を決定することができ半導体装置の汎用性が向上できる。
【産業上の利用可能性】
【0071】
本発明の半導体装置はパワーデバイス駆動回路の保護機能として有用である。
【図面の簡単な説明】
【0072】
【図1】本発明に係るパワー用半導体装置の実施の形態1の回路図である。
【図2】本発明に係るパワー用半導体装置における素子電圧検出回路の一例の回路図である。
【図3】本発明に係るパワー用半導体装置における遮断処理回路の一例の回路図である。
【図4】本発明に係るパワー用半導体装置の実施の形態1でのタイミングチャートである。
【図5】本発明に係るパワー用半導体装置の実施の形態1でNOR回路を用いた時の回路図である。
【図6】本発明に係るパワー用半導体装置における遮断処理回路の他の例の回路図である。
【図7】本発明に係るパワー用半導体装置の実施の形態2の回路図である。
【図8】本発明の係るパワー用半導体装置の実施の形態2でのタイミングチャートである。
【図9】先行技術のパワー用半導体装置の回路図である。
【符号の説明】
【0073】
1 パワーデバイス駆動回路
2 ハイサイド駆動回路
3 ローサイド駆動回路
4、5 パワーデバイス
23 ハイサイド駆動回路電源
26A、26B、26C 保護回路
27 素子電圧検出回路
28 NAND回路
29 遅延回路
30 遮断処理回路
31 NOR回路
32 ラッチ回路
34 ローサイド駆動回路電源




 

 


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