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発明の名称 不揮発性半導体記憶装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5699(P2007−5699A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−186600(P2005−186600)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 荒井 雅利
要約 課題
不純物拡散層をビットラインとする不揮発性半導体記憶装置において、ビットラインの低抵抗化により読み出し動作の高速化を実現できると共に微細化をも実現できるようにする。

解決手段
不揮発性半導体記憶装置は、半導体基板101の上に行列状に且つ孤立して配置され、半導体基板101との間にゲート絶縁膜102をそれぞれ介在させて形成された複数のゲート電極103と、半導体基板101の上部における、複数のゲート電極103のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層106とを有している。複数の拡散層106は、少なくともその上部に金属層又は金属のシリサイド層108を有している。
特許請求の範囲
【請求項1】
半導体領域の上に行列状に且つ孤立して配置され、前記半導体領域との間にゲート絶縁膜をそれぞれ介在させて形成された複数のゲート電極と、
前記半導体領域の上部における、前記複数のゲート電極のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層とを備え、
前記複数の拡散層は、少なくともその上部に金属層又は金属シリサイド層を有していることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記ゲート絶縁膜は、電荷を蓄積可能な絶縁膜を含む積層膜であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記積層膜は、第1の酸化シリコン層、窒化シリコン層及び第2の酸化シリコン層からなることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
【請求項4】
前記各ゲート電極は、それぞれが前記半導体領域側から順次形成された浮遊ゲート電極、容量絶縁膜及び制御ゲート電極からなり、
前記浮遊ゲート電極は、電荷を蓄積することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項5】
前記複数のゲート電極のうちの列方向に配置されたゲート電極同士の間の領域にそれぞれ形成され、紫外線の透過量が酸化シリコンよりも少ない材料によって形成されたゲート間絶縁膜をさらに備えていることを特徴とする請求項1〜4のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項6】
前記各ゲート電極は、少なくともその上部に金属層又は金属シリサイド層を有していることを特徴とする請求項1〜5のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項7】
前記各ゲート電極は、該ゲート電極の上面に形成されたキャップ絶縁膜とその側面上に形成された側壁絶縁膜とを有し、
前記拡散層の上に自己整合的に形成され、前記拡散層とそれぞれ電気的に接続された複数のコンタクトプラグをさらに備えていることを特徴とする請求項1〜5のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項8】
前記半導体領域はシリコンからなり、前記ゲート電極は多結晶シリコンからなることを特徴とする請求項1〜7のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項9】
行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体領域の上に、ゲート絶縁膜を形成する工程(a)と、
前記ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、前記ゲート電極形成膜から行列状に且つ孤立して配置された複数のゲート電極構造体を形成する工程(b)と、
前記複数のゲート電極構造体のうちの列方向に隣接するゲート電極構造体同士の間の領域に、それぞれ第1の埋め込み絶縁膜を形成する工程(c)と、
前記各ゲート電極構造体及び第1の埋め込み絶縁膜をマスクとして、前記半導体領域にイオン注入を行なうことにより、前記半導体領域の上部における、前記複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程(d)と、
前記各拡散層の上部を金属によりシリサイド化する工程(e)とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項10】
前記工程(b)は、
前記複数のゲート電極構造体を形成するよりも前に、形成した前記ゲート電極形成膜に対して選択的にエッチングを行なうことにより、前記ゲート電極形成膜から列方向に延びるストライプ状パターンを形成する工程と、
形成した前記ストライプ状パターン同士の間の各空隙を第2の埋め込み絶縁膜により埋め込む工程と、
形成した前記第2の埋め込み絶縁膜を残した状態で、前記ストライプ状パターンから前記複数のゲート電極構造体を形成する工程とを含み、
前記工程(c)は、前記第1の埋め込み絶縁膜を形成した後、前記第2の埋め込み絶縁膜及び該第2の埋め込み絶縁膜の下側に位置する前記ゲート絶縁膜を除去する工程を含むことを特徴とする請求項9に記載の不揮発性半導体記憶装置の製造方法。
【請求項11】
前記工程(b)は、前記ゲート電極形成膜を形成した後、前記ストライプ状パターンを形成するよりも前に、前記ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、前記ゲート電極形成膜に対するパターニングは、前記キャップ絶縁膜と共に行ない、
前記工程(d)は、前記複数の拡散層を形成した後、前記ゲート電極構造体における前記拡散層側の側面上に側壁絶縁膜を形成する工程を含み、
前記工程(e)よりも後に、前記キャップ絶縁膜及び側壁絶縁膜をマスクとして、前記各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程(f)をさらに備えていることを特徴とする請求項9又は10に記載の不揮発性半導体記憶装置の製造方法。
【請求項12】
前記半導体領域はシリコンからなり、前記ゲート電極形成膜は多結晶シリコンからなり、前記第1の埋め込み絶縁膜は窒化シリコンからなり、前記第2の埋め込み絶縁膜は酸化シリコンからなることを特徴とする請求項10に記載の不揮発性半導体記憶装置の製造方法。
【請求項13】
行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体領域の上に、ゲート絶縁膜を形成する工程(a)と、
前記ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、前記ゲート電極形成膜から行方向に延びる第1のストライプ状パターンを形成する工程(b)と、
形成した前記第1のストライプ状パターン同士の間の各空隙を埋め込み絶縁膜により埋め込む工程(c)と、
前記第1のストライプ状パターン及び埋め込み絶縁膜に対して列方向に延びる第2のストライプ状パターンを持つように選択的にエッチングを行なうことにより、前記ストライプ状パターンから、行列状に配置され且つ前記埋め込み絶縁膜を列方向に対向する各壁面同士の間に残存させた複数のゲート電極構造体を形成する工程(d)と、
前記各ゲート電極構造体及び埋め込み絶縁膜をマスクとして、前記半導体領域にイオン注入を行なうことにより、前記半導体領域の上部における、前記複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程(e)と、
前記各拡散層の上部を金属によりシリサイド化する工程(f)とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項14】
前記工程(b)は、前記ゲート電極形成膜を形成した後、前記第1のストライプ状パターンを形成するよりも前に、前記ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、前記ゲート電極形成膜に対するパターニングは、前記キャップ絶縁膜と共に行ない、
前記工程(e)は、前記複数の拡散層を形成した後、前記ゲート電極構造体における前記拡散層側の側面上に側壁絶縁膜を形成する工程を含み、
前記工程(f)よりも後に、前記キャップ絶縁膜及び側壁絶縁膜をマスクとして、前記各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程(g)をさらに備えていることを特徴とする請求項13に記載の不揮発性半導体記憶装置の製造方法。
【請求項15】
前記ゲート電極形成膜は多結晶シリコンからなり、
前記キャップ絶縁膜及び側壁絶縁膜は窒化シリコンからなることを特徴とする請求項11又は14に記載の不揮発性半導体記憶装置の製造方法。
【請求項16】
前記工程(a)において、前記ゲート絶縁膜は、前記半導体領域の上に、第1の酸化シリコン層、窒化シリコン層及び第2の酸化シリコン層を順次積層して形成することを特徴とする請求項9又は13に記載の不揮発性半導体記憶装置の製造方法。
【請求項17】
前記ゲート電極形成膜は多結晶シリコンからなり、
前記拡散層をシリサイド化する工程において、前記各ゲート電極構造体の上部をも金属シリサイド化することを特徴とする請求項9又は13に記載の不揮発性半導体記憶装置の製造方法。
【請求項18】
前記ゲート絶縁膜はトンネル絶縁膜であり、
前記工程(b)において、前記ゲート電極形成膜は、前記トンネル絶縁膜の上に浮遊ゲート形成膜、容量絶縁膜及び制御ゲート形成膜を順次積層して形成し、
前記ゲート電極構造体は、前記浮遊ゲート形成膜から形成された浮遊ゲート電極と、前記容量絶縁膜と、前記制御ゲート形成膜から形成された制御ゲート電極とから構成されることを特徴とする請求項9又は13に記載の不揮発性半導体記憶装置の製造方法。
【請求項19】
前記浮遊ゲート形成膜及び制御ゲート形成膜のうち少なくとも前記制御ゲート形成膜は多結晶シリコンからなり、
前記拡散層をシリサイド化する工程において、前記制御ゲート電極の上部をも金属シリサイド化することを特徴とする請求項18に記載の不揮発性半導体記憶装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体基板に形成された不純物拡散層をビットラインに持つ不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、不揮発性半導体記憶装置のうち半導体基板に形成された不純物拡散層をビットラインとする不揮発性半導体記憶装置は、高集積化が可能なデバイスとして注目されている。
【0003】
図25は従来の拡散層をビットラインに持つ不揮発性半導体記憶装置の断面構成を示している(例えば、特許文献1を参照。)。図25に示すように、従来例に係るメモリセルは、p型シリコンからなる基板1の上部に形成されたソース/ドレイン領域となる拡散層2、3と、基板1における拡散層2、3同士の間に形成されたチャネル領域4とを有している。チャネル領域4の上方には、シリコン酸化膜5、シリコン窒化膜6及びシリコン酸化膜7からなる積層膜であるゲート絶縁膜8が形成され、該ゲート絶縁膜8の上にはゲート電極9が形成されている。ゲート電極9はワード線として機能する。また、拡散層2、3とゲート電極9との間には層間絶縁膜10が形成されている。ゲート絶縁膜8を構成するシリコン窒化膜6に対してチャネル領域4からホットエレクトロンを注入することにより、所望のデータが書き込まれる。ここで、図示はしていないが、シリコン窒化膜6と拡散層3とは、上下方向の一部がオーバーラップするように形成されており、また、シリコン窒化膜6と拡散層2との間には、所定の間隔11をおくためのオフセット部11が設けられている。
【特許文献1】特開2000―031436号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、前記従来の不揮発性半導体記憶装置は、ビットラインを構成する不純物拡散層の低抵抗化が困難であるという問題を有している。図25に示すように、従来の不揮発性半導体記憶装置においては、ビットラインである拡散層2、3の上には、層間絶縁膜10が埋め込まれるように形成されている。このため、低抵抗化を図る金属によるシリサイド化処理を実施できない。このように、拡散層2、3が低抵抗化されない場合には、拡散層2、3における寄生抵抗が増大して、飽和電流量が減少することにより、読み出し動作を高速化することが困難となる。また、シリサイド化処理に代えて、拡散層2、3の低抵抗化を図る手法として、該拡散層2、3に複数のコンタクトプラグ(いわゆる裏打ちコンタクト)を設ける場合には、複数のコンタクトプラグを形成するための面積が増大することにより、トランジスタ等の素子形成領域の面積が圧迫されてしまう。
【0005】
また、従来の不揮発性半導体記憶装置の製造方法は、拡散層2、3を形成した後に層間絶縁膜10を形成しているため、高温の熱処理を伴う通常のトランジスタを形成する以外にも、通常のトランジスタの製造プロセスでは実施されない工程が付加されている。このため、拡散層2、3の不純物が熱拡散してしまい、拡散層2、3を微細化することが困難である。さらに、不揮発性半導体記憶装置をロジック回路部と1つのチップに混載する場合には、拡散層2、3及び層間絶縁膜10を形成した後に、ロジック回路部におけるトランジスタのゲート電極を形成しなければならず、ロジック回路部に対する熱処理によって、さらに拡散層2、3の不純物が熱拡散してしまい、微細化はより一層困難となる。
【0006】
本発明は、前記従来の問題に鑑み、不純物拡散層をビットラインとする不揮発性半導体記憶装置において、ビットラインの低抵抗化により読み出し動作の高速化を実現できると共に微細化をも実現できるようにすることを目的とする。
【課題を解決するための手段】
【0007】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置の製造方法を、行列状で且つ孤立して形成された複数のゲート電極のうちビット線が延びる方向(列方向)に隣接するゲート電極同士の間に埋め込み絶縁膜(ゲート間絶縁膜)を形成して複数のゲート電極を埋め込み絶縁膜を含め列方向に延びるストライプ状パターンとした後、半導体領域における該ストライプ状パターンの間の領域にそれぞれ拡散層を形成し、形成された各拡散層を金属によりシリサイド化する構成とする。
【0008】
具体的に、本発明に係る不揮発性半導体記憶装置は、半導体領域の上に行列状に且つ孤立して配置され、半導体領域との間にゲート絶縁膜をそれぞれ介在させて形成された複数のゲート電極と、半導体領域の上部における、複数のゲート電極のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層とを備え、複数の拡散層は、少なくともその上部に金属層又は金属シリサイド層を有していることを特徴とする。
【0009】
本発明の不揮発性半導体記憶装置において、ゲート絶縁膜は、電荷を蓄積可能な絶縁膜を含む積層膜であることが好ましい。
【0010】
この場合に、積層膜は、第1の酸化シリコン層、窒化シリコン層及び第2の酸化シリコン層からなることが好ましい。
【0011】
また、本発明の不揮発性半導体記憶装置において、各ゲート電極は、それぞれが半導体領域側から順次形成された浮遊ゲート電極、容量絶縁膜及び制御ゲート電極からなり、浮遊ゲート電極は、電荷を蓄積することが好ましい。
【0012】
本発明の不揮発性半導体記憶装置は、複数のゲート電極のうちの列方向に配置されたゲート電極同士の間の領域にそれぞれ形成され、紫外線の透過量が酸化シリコンよりも少ない材料によって形成されたゲート間絶縁膜をさらに備えていることが好ましい。
【0013】
本発明の不揮発性半導体記憶装置において、各ゲート電極は、少なくともその上部に金属層又は金属シリサイド層を有していることが好ましい。
【0014】
本発明の不揮発性半導体記憶装置において、各ゲート電極は、該ゲート電極の上面に形成されたキャップ絶縁膜とその側面上に形成された側壁絶縁膜とを有しており、該不揮発性半導体記憶装置は、拡散層の上に自己整合的に形成され、該拡散層とそれぞれ電気的に接続された複数のコンタクトプラグをさらに備えていることが好ましい。
【0015】
本発明の不揮発性半導体記憶装置において、半導体領域はシリコンからなり、ゲート電極は多結晶シリコンからなることが好ましい。
【0016】
また、本発明に係る第1の不揮発性半導体記憶装置の製造方法は、行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法を対象とし、半導体領域の上に、ゲート絶縁膜を形成する工程(a)と、ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、ゲート電極形成膜から行列状に且つ孤立して配置された複数のゲート電極構造体を形成する工程(b)と、複数のゲート電極構造体のうちの列方向に隣接するゲート電極構造体同士の間の領域に、それぞれ第1の埋め込み絶縁膜を形成する工程(c)と、各ゲート電極構造体及び第1の埋め込み絶縁膜をマスクとして、半導体領域にイオン注入を行なうことにより、半導体領域の上部における、複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程(d)と、各拡散層の上部を金属によりシリサイド化する工程(e)とを備えていることを特徴とする。
【0017】
第1の不揮発性半導体記憶装置の製造方法において、工程(b)は、複数のゲート電極構造体を形成するよりも前に、形成したゲート電極形成膜に対して選択的にエッチングを行なうことにより、ゲート電極形成膜から列方向に延びるストライプ状パターンを形成する工程と、形成したストライプ状パターン同士の間の各空隙を第2の埋め込み絶縁膜により埋め込む工程と、形成した第2の埋め込み絶縁膜を残した状態で、ストライプ状パターンから複数のゲート電極構造体を形成する工程とを含み、工程(c)は、第1の埋め込み絶縁膜を形成した後、第2の埋め込み絶縁膜及び該第2の埋め込み絶縁膜の下側に位置するゲート絶縁膜を除去する工程を含むことが好ましい。
【0018】
また、第1の不揮発性半導体記憶装置の製造方法において、工程(b)は、ゲート電極形成膜を形成した後、ストライプ状パターンを形成するよりも前に、ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、ゲート電極形成膜に対するパターニングは、キャップ絶縁膜と共に行ない、工程(d)は、複数の拡散層を形成した後、ゲート電極構造体における拡散層側の側面上に側壁絶縁膜を形成する工程を含み、工程(e)よりも後に、キャップ絶縁膜及び側壁絶縁膜をマスクとして、各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程(f)をさらに備えていることが好ましい。
【0019】
この場合に、半導体領域はシリコンからなり、ゲート電極形成膜は多結晶シリコンからなり、第1の埋め込み絶縁膜は窒化シリコンからなり、第2の埋め込み絶縁膜は酸化シリコンからなることが好ましい。
【0020】
本発明に係る第2の不揮発性半導体記憶装置の製造方法は、行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法を対象とし、半導体領域の上に、ゲート絶縁膜を形成する工程(a)と、ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、ゲート電極形成膜から行方向に延びる第1のストライプ状パターンを形成する工程(b)と、形成した第1のストライプ状パターン同士の間の各空隙を埋め込み絶縁膜により埋め込む工程(c)と、第1のストライプ状パターン及び埋め込み絶縁膜に対して列方向に延びる第2のストライプ状パターンを持つように選択的にエッチングを行なうことにより、ストライプ状パターンから、行列状に配置され且つ埋め込み絶縁膜を列方向に対向する各壁面同士の間に残存させた複数のゲート電極構造体を形成する工程(d)と、各ゲート電極構造体及び埋め込み絶縁膜をマスクとして、半導体領域にイオン注入を行なうことにより、半導体領域の上部における、複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程(e)と、各拡散層の上部を金属によりシリサイド化する工程(f)とを備えていることを特徴とする。
【0021】
第2の不揮発性半導体記憶装置の製造方法において、工程(b)は、ゲート電極形成膜を形成した後、第1のストライプ状パターンを形成するよりも前に、ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、ゲート電極形成膜に対するパターニングは、キャップ絶縁膜と共に行ない、工程(e)は、複数の拡散層を形成した後、ゲート電極構造体における拡散層側の側面上に側壁絶縁膜を形成する工程を含み、第2の不揮発性半導体記憶装置の製造方法は、工程(f)よりも後に、キャップ絶縁膜及び側壁絶縁膜をマスクとして、各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程(g)をさらに備えていることが好ましい。
【0022】
第1又は第2の不揮発性半導体記憶装置の製造方法において、キャップ絶縁膜を設ける場合に、ゲート電極形成膜は多結晶シリコンからなり、キャップ絶縁膜及び側壁絶縁膜は窒化シリコンからなることが好ましい。
【0023】
第1又は第2の不揮発性半導体記憶装置の製造方法において、工程(a)において、ゲート絶縁膜は、半導体領域の上に、第1の酸化シリコン層、窒化シリコン層及び第2の酸化シリコン層を順次積層して形成することが好ましい。
【0024】
第1又は第2の不揮発性半導体記憶装置の製造方法において、ゲート電極形成膜は多結晶シリコンからなり、拡散層をシリサイド化する工程において、各ゲート電極構造体の上部をも金属シリサイド化することが好ましい。
【0025】
第1又は第2の不揮発性半導体記憶装置の製造方法において、ゲート絶縁膜はトンネル絶縁膜であり、工程(b)において、ゲート電極形成膜は、トンネル絶縁膜の上に浮遊ゲート形成膜、容量絶縁膜及び制御ゲート形成膜を順次積層して形成し、ゲート電極構造体は、浮遊ゲート形成膜から形成された浮遊ゲート電極と、容量絶縁膜と、制御ゲート形成膜から形成された制御ゲート電極とから構成されることが好ましい。
【0026】
この場合に、浮遊ゲート形成膜及び制御ゲート形成膜のうち少なくとも制御ゲート形成膜は多結晶シリコンからなり、拡散層をシリサイド化する工程において、制御ゲート電極の上部をも金属シリサイド化することが好ましい。
【発明の効果】
【0027】
本発明に係る不揮発性半導体記憶装置及びその製造方法によると、ビット線を構成する拡散層を金属シリサイド化により低抵抗化できるため、読み出し動作の高速化及び半導体素子の微細化による高集積化を同時に実現できる。その上、メモリ回路とロジック回路とを1つのチップ上に形成する混載プロセスにおいては、本発明のメモリ回路はロジック回路に対してプロセスの共通化が容易であるため、安定したプロセスを低コストで実現できる。
【発明を実施するための最良の形態】
【0028】
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
【0029】
図1は本発明の第1の実施形態に係る不揮発性半導体記憶装置を示している。図1に示すように、例えばp型シリコン(Si)からなる半導体基板101の主面上には、それぞれ不純物がドープされた多結晶シリコンからなり、孤立して形成されたゲート電極構造体として複数のゲート電極103が行列状に配置されている。
【0030】
各ゲート電極103と半導体基板101との間には、ゲート絶縁膜102が形成されている。ゲート絶縁膜102は、酸化シリコン(SiO2 )からなる下層絶縁膜102aと、窒化シリコン(SiN)からなる中層絶縁膜102bと、酸化シリコン(SiO2 )からなる上層絶縁膜102cとにより構成され、窒化シリコンからなる中層絶縁膜102bに電荷が蓄積される。
【0031】
複数のゲート電極103のうち列方向に隣接するゲート電極103同士の間には、窒化シリコンからなる第1の埋め込み絶縁膜(ゲート間絶縁膜)104が形成されている。従って、複数のゲート電極103は第1の埋め込み絶縁膜104を含め列方向に延びるストライプ状パターンとして形成されている。
【0032】
半導体基板101におけるストライプ状パターンから露出する部分には、それぞれ不純物イオンが選択的に導入され、ビット線(ビットライン)として機能する複数の拡散層106が形成されている。ストライプ状パターンの拡散層106側の各側面上には、酸化シリコンからなる側壁絶縁膜107がそれぞれ形成されている。
【0033】
側壁絶縁膜107が形成されたストライプ状パターンから露出する各拡散層106の上部及び各ゲート電極103の上部は、例えばコバルト(Co)によるシリサイド層108がそれぞれ形成されている。
【0034】
複数のゲート電極103のうち行方向に隣接するゲート電極103は、その上方を行方向に延びるように設けられた配線であるワード線110に対して、それぞれシリサイド層108及び該シリサイド層108の上に形成されたコンタクトプラグ109を介して電気的に接続されている。なお、図示はしていないが、残りのゲート電極103に対しても同様に、行方向に隣接する一群のゲート電極103は図示したワード線110とは異なる他のワード線とそれぞれ接続されている。
【0035】
このように、第1の実施形態においては、ビット線である拡散層106及びゲート電極103、特に拡散層106を金属によりシリサイド化しているため、ビット線を低抵抗化できることにより、データの読み出し動作の高速化を実現できる。
【0036】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0037】
図2(a)〜図2(d)及び図3(a)〜図3(c)は本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0038】
まず、図2(a)に示すように、半導体基板101を温度が900℃の酸化雰囲気で熱処理することにより、半導体基板101の主面の全面にわたって膜厚が7nmの酸化シリコンからなる下層絶縁膜102aを形成する。続いて、下層絶縁膜102aの上に、基板温度を700℃とする低圧化学気相堆積(LPCVD)法により、膜厚が15nmの窒化シリコンからなる中層絶縁膜102bを形成する。続いて、中層絶縁膜102bの上に、温度が1000℃の酸化雰囲気で熱処理することにより、膜厚が7nmの上層絶縁膜102cを形成する。これにより、下層絶縁膜102a、中層絶縁膜102b及び上層絶縁膜102cにより構成された、いわゆるONO膜であるゲート絶縁膜102が形成される。その後、基板温度を600℃とするLPCVD法により、ゲート絶縁膜102の上に、膜厚が200nmの多結晶シリコンからなるゲート電極形成膜を堆積する。続いて、リソグラフィ法により、堆積したゲート電極形成膜の上に列方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、ゲート電極形成膜に対して塩素(Cl2 )を主成分とするエッチングガスによりドライエッチングを行なう。これにより、ゲート電極形成膜から列方向に延びるストライプ状パターンを有するゲート電極形成膜103Aが形成される。
【0039】
次に、図2(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板101の上にゲート電極形成膜103Aからなるストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたドライエッチによるエッチバックを行なう。これにより、ゲート電極形成膜103Aにおけるストライプ状パターンの各空隙に酸化シリコンからなる第2の埋め込み絶縁膜105を残存させる。
【0040】
次に、ストライプ状パターンを有するゲート電極形成膜103Aとその空隙を埋める第2の埋め込み絶縁膜105の上に、リソグラフィ法により、ゲート電極形成膜103Aのストライプ方向と交差する方向、すなわち行方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、ゲート電極形成膜103Aに対して塩素を主成分とするエッチングガスによるドライエッチングを行なう。このドライエッチングにより、多結晶シリコンからなるゲート電極形成膜103Aのみが選択的にエッチングされるため、図2(c)に示すように、ストライプ状のゲート電極形成膜103Aから、行列状に配置され且つ孤立した複数のゲート電極103を得ることができる。
【0041】
次に、図2(d)に示すように、第2のマスクパターンを除去した後、LPCVD法により、半導体基板101の上にゲート電極103及び第2の埋め込み絶縁膜105を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、列方向に隣接するゲート電極103同士の間の領域にそれぞれ窒化シリコンからなる第1の埋め込み絶縁膜104が充填される。
【0042】
次に、図3(a)に示すように、第1の埋め込み絶縁膜104が形成された状態で、第2の埋め込み絶縁膜105に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第2の埋め込み酸化膜105及びその下の上層絶縁膜102cを除去する。その後、ドライエッチング法により、中層絶縁膜102b及び下層絶縁膜102aを順次除去することにより、半導体基板101の主面における行方向に隣接するゲート電極103同士の間の領域を露出する。これにより、行列状に配置された複数のゲート電極103は、列方向に隣接するゲート電極103同士の間を第1の埋め込み絶縁膜104により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。
【0043】
次に、図3(b)に示すように、ゲート電極103及び第1の埋め込み絶縁膜104からなるストライプ状パターンをマスクとして、例えば、半導体基板101の主面に対して垂直な方向に、すなわち法線に対して傾きを0°として、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板101にイオン注入することにより、半導体基板101のストライプ状パターンから露出する領域にビット線となる拡散層106を形成する。続いて、LPCVD法により、半導体基板101上にゲート電極103及び第1の埋め込み絶縁膜104を含む全面にわたって膜厚が100nmのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極103及び第1の埋め込み絶縁膜104からなるストライプ状パターンの各側面上に、側壁絶縁膜107をそれぞれ形成する。続いて、半導体基板101の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、公知の熱処理(例えば温度が800℃で10秒間程度の熱処理)を施すことにより、各ゲート電極103及び各拡散層106の上部にのみシリサイド層108を形成する。なお、シリサイド層108は必ずしもシリコンとの間で合金化(シリサイド化)される必要はない。例えば、各ゲート電極103及び各拡散層106の上部を開口するマスクパターンを形成した後に、形成したマスクパターンを介在させて金属層を堆積し、その後マスクパターンを除去するいわゆるリフトオフを行なえば、シリサイド化されにくい金属、例えばタングステン(W)等により、金属層が単独で形成できる。
【0044】
次に、図3(c)に示すように、行列状に配置されたゲート電極103のうち拡散層106と交差する方向、すなわち行方向に並ぶゲート電極103に例えばタングステン(W)からなるコンタクトプラグ109を形成し、行方向に並ぶゲート電極103同士をワード線110によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【0045】
第1の実施形態によると、ゲート絶縁膜102にONO膜を用いて電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層106を金属により確実にシリサイド化できるため、拡散層(ビット線)106の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。
【0046】
また、拡散層106を形成した後の熱負荷(サーマルバジェット)が小さいため、拡散層106における熱拡散も抑制されるので、さらなる微細化をも実現可能となる。
【0047】
また、第1の実施形態においては、拡散層106の上に、従来例に示した特殊な層間絶縁膜10を形成する必要がないため、拡散層106に対する熱処理及びシリサイド化処理をロジック回路部と共通化することも可能となる。従って、最小限の熱処理でメモリセルを形成することができる。
【0048】
また、第1の実施形態においては、孤立した各ゲート電極103同士の間の空隙を埋める第1の埋め込み絶縁膜104に窒化シリコンを用いている。このように、第1の埋め込み絶縁膜104に、酸化シリコンよりも紫外光を遮光する能力が高い窒化シリコンを用いることにより、半導体基板101において紫外光により励起された電子がゲート絶縁膜102に捕獲されてしまい、メモリセルのしきい値電圧をばらつかせるという不具合を抑止することができる。
【0049】
また、第1の実施形態においては、電荷蓄積特性が優れていることから、ONO膜をメモリセルのゲート絶縁膜102に用いたが、これに限られない。例えば、ゲート絶縁膜102を、酸化シリコンからなる下層絶縁膜102aと窒化シリコンからなる中層絶縁膜102bとにより構成するON膜等をトラップ膜として用いてもよい。
【0050】
また、第1の実施形態においては、ビット線である拡散層106を隣接するメモリセル(ビット)と共用する、いわゆる仮想接地型のアレイ構造としたが、これに限られず、隣接するビットとは共用しない、いわゆるAND型アレイ構造を採ることもできる。
【0051】
また、第1の実施形態においては、シリサイド層108を形成する金属材料にコバルトを用いたが、チタン(Ti)又はニッケル(Ni)等の他の金属材料を用いてもよい。
【0052】
また、第1の実施形態においては、第1の埋め込み絶縁膜104及び第2の埋め込み絶縁膜105の形成にエッチバック法を用いたが、化学機械的研磨(CMP)法を用いることもできる。
【0053】
(第1の実施形態の一変形例)
以下、本発明の第1の実施形態の一変形例について図面を参照しながら説明する。
【0054】
図4は本発明の第1の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図4において、図1に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0055】
図4に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極103の上面にシリサイド層108を設ける代わりに、窒化シリコンからなるキャップ層121を設けている。さらに、側壁絶縁膜117の組成を酸化シリコンに代えて窒化シリコンとしている。
【0056】
これにより、各ゲート電極103は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層106と電気的な接続を取るビット線コンタクト122を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置のさらなる微細化を実現できる。
【0057】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0058】
図5(a)〜図5(d)及び図6(a)〜図6(c)は本発明の第1の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0059】
まず、図5(a)に示すように、第1の実施形態と同様にして、半導体基板101の主面上に、膜厚が7nmの酸化シリコンからなる下層絶縁膜102aと、膜厚が15nmの窒化シリコンからなる中層絶縁膜102bと、膜厚が7nmの上層絶縁膜102cとを順次成膜して、ONO構造を持つゲート絶縁膜102を形成する。その後、LPCVD法により、ゲート絶縁膜102の上に、膜厚が200nmの多結晶シリコンからなるゲート電極形成膜を堆積する。続いて、LPCVD法により、ゲート電極形成膜の上に、膜厚が100nmの窒化シリコンからなるキャップ層121を堆積する。その後、リソグラフィ法により、堆積したキャップ層121の上に列方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、キャップ層121に対してはフッ化炭素を主成分とするエッチングガスにより、ゲート電極形成膜に対しては塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、それぞれの上面にキャップ層121が形成されたゲート電極形成膜から、列方向に延びるストライプ状パターンを有するゲート電極形成膜103Aが形成される。
【0060】
次に、図5(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板101の上にキャップ層121を有するストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、キャップ層121とゲート電極形成膜103Aとを含むストライプ状パターンの各空隙に酸化シリコンからなる第2の埋め込み絶縁膜105を残存させる。
【0061】
次に、キャップ層121を有するストライプ状パターンと該ストライプ状パターンの空隙を埋める第2の埋め込み絶縁膜105との上に、リソグラフィ法により、行方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、キャップ層121に対してはフッ化炭素を主成分とするエッチングガスにより、また、ゲート電極形成膜103Aに対して塩素を主成分とするエッチングガスによりドライエッチングを行なう。このドライエッチングにより、多結晶シリコンからなるゲート電極形成膜103Aのみが選択的にエッチングされるため、図5(c)に示すように、ストライプ状のゲート電極形成膜103Aから、行列状に配置され且つ孤立した複数のゲート電極103を得ることができる。このとき、窒化シリコンからなるキャップ層121と、酸化シリコンからなる第2の埋め込み絶縁膜105とはエッチング選択比が小さいが、第2の埋め込み絶縁膜105の膜厚はキャップ層121の膜厚よりも十分に大きいため、不具合は生じない。
【0062】
次に、図5(d)に示すように、第2のマスクパターンを除去した後、LPCVD法により、半導体基板101の上にキャップ層121及び第2の埋め込み絶縁膜105を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、キャップ層121を含め行方向に隣接するゲート電極103同士の間の領域にそれぞれ窒化シリコンからなる第1の埋め込み絶縁膜104が充填される。
【0063】
次に、図6(a)に示すように、第1の埋め込み絶縁膜104が形成された状態で、第2の埋め込み絶縁膜105に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第2の埋め込み酸化膜105及びその下の上層絶縁膜102cを除去する。その後、ドライエッチング法により、中層絶縁膜102b及び下層絶縁膜102aを除去することにより、半導体基板101を露出する。これにより、行列状に配置された複数のゲート電極103は、列方向に隣接するゲート電極103同士の間を第1の埋め込み絶縁膜104により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。
【0064】
次に、図6(b)に示すように、キャップ層121及び第1の埋め込み絶縁膜104を含むストライプ状パターンをマスクとして、例えば、半導体基板101の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板101にイオン注入することにより、半導体基板101のストライプ状パターンから露出する領域にビット線となる拡散層106を形成する。続いて、LPCVD法により、半導体基板101上にキャップ層121及び第1の埋め込み絶縁膜104を含む全面にわたって膜厚が100nmのシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極103及び第1の埋め込み絶縁膜104からなるストライプ状パターンの各側面上に、窒化シリコンからなる側壁絶縁膜117をそれぞれ形成する。続いて、半導体基板101の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層106の上部にのみシリサイド層108を形成する。
【0065】
次に、図6(c)に示すように、行列状に配置されたゲート電極103のうち拡散層106と交差する方向、すなわち行方向に並ぶ複数のゲート電極103にコンタクトプラグ109を形成し、行方向に並ぶゲート電極103同士をワード線110によってそれぞれ電気的に接続する。続いて、各拡散層106の上にシリサイド層108を介在させてビット線コンタクト122を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【0066】
(第2の実施形態)
以下、本発明の第2の実施形態ついて図面を参照しながら説明する。
【0067】
図7は本発明の第2の実施形態に係る不揮発性半導体記憶装置を示している。図7において、図1に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0068】
図7に示すように、第2の実施形態に係る不揮発性半導体記憶装置は、複数のゲート電極103のうち列方向(拡散層106が延びる方向)に隣接するゲート電極103同士の間に埋め込む埋め込み絶縁膜(ゲート間絶縁膜)114を窒化シリコンに代えて酸化シリコンとしている。これにより、不揮発性半導体記憶装置の製造プロセスを第1の実施形態と比べて簡略化することができる。
【0069】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0070】
図8(a)〜図8(c)、図9(a)及び図9(b)は本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0071】
まず、図8(a)に示すように、第1の実施形態と同様にして、半導体基板101の主面上に、膜厚が7nmの酸化シリコンからなる下層絶縁膜102aと、膜厚が15nmの窒化シリコンからなる中層絶縁膜102bと、膜厚が7nmの上層絶縁膜102cとを順次成膜して、ONO構造を持つゲート絶縁膜102を形成する。その後、LPCVD法により、ゲート絶縁膜102の上に、膜厚が200nmの多結晶シリコンからなるゲート電極形成膜を堆積する。その後、リソグラフィ法により、堆積したゲート電極形成膜の上に行方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、ゲート電極形成膜に対して塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、ゲート電極形成膜から、行方向に延びるストライプ状パターンを有するゲート電極形成膜103Bが形成される。
【0072】
次に、図8(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板101の上にゲート電極形成膜103Bからなるストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、ゲート電極形成膜103Bにおけるストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜114を残存させる。
【0073】
次に、ストライプ状パターンを有するゲート電極形成膜103Bとその空隙を埋める埋め込み絶縁膜114の上に、リソグラフィ法により、ゲート電極形成膜103Bのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、多結晶シリコンからなるゲート電極形成膜103B及び酸化シリコンからなる埋め込み絶縁膜114に対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件でゲート電極形成膜103B及び埋め込み絶縁膜114を同時にエッチングしてもよく、また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件でゲート電極形成膜103Bと埋め込み絶縁膜114とを順次エッチングしてもよい。なお、ゲート電極形成膜103Bと埋め込み絶縁膜114とを別々にエッチングする場合にその順序は問われない。このドライエッチングにより、図8(c)に示すように、ストライプ状のゲート電極形成膜103Bから、行列状に配置され且つ孤立した複数のゲート電極103を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、ストライプ状パターンから露出した酸化シリコンからなる上層絶縁膜102cを除去する。続いて、ドライエッチング法により、中層絶縁膜102b及び下層絶縁膜102aを順次除去することにより、半導体基板101の主面における行方向に隣接するゲート電極103同士の間の領域を露出する。これにより、行列状に配置された複数のゲート電極103は、列方向に隣接するゲート電極103同士の間を埋め込み絶縁膜114により埋め込まれた状態の、列方向に延びるストライプ状パターンとなる。
【0074】
次に、図9(a)に示すように、ゲート電極103及び埋め込み絶縁膜114からなるストライプ状パターンをマスクとして、例えば、半導体基板101の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板101にイオン注入することにより、半導体基板101のストライプ状パターンから露出する領域にビット線となる拡散層106を形成する。続いて、LPCVD法により、半導体基板101上にゲート電極103及び埋め込み絶縁膜114を含む全面にわたって膜厚が100nmのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極103及び埋め込み絶縁膜114からなるストライプ状パターンの各側面上に、側壁絶縁膜107をそれぞれ形成する。続いて、半導体基板101の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各ゲート電極103及び各拡散層106の上部にのみシリサイド層108を形成する。
【0075】
次に、図9(b)に示すように、行列状に配置されたゲート電極103のうち拡散層106と交差する方向、すなわち行方向に並ぶ複数のゲート電極103に例えばタングステン(W)からなるコンタクトプラグ109を形成し、行方向に並ぶゲート電極103同士をワード線110によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【0076】
第2の実施形態によると、ゲート絶縁膜102にONO膜を用いて電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層106を金属により確実にシリサイド化できるため、拡散層(ビット線)106の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。その上、図8(b)に示した1種類の埋め込み絶縁膜114を最後まで用いるため、製造工程を簡略化できるので、製造コストを低減することができる。
【0077】
(第2の実施形態の一変形例)
以下、本発明の第2の実施形態の一変形例について図面を参照しながら説明する。
【0078】
図10は本発明の第2の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図10において、図1及び図4に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0079】
図10に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極103の上面にシリサイド層108を設ける代わりに、窒化シリコンからなるキャップ層121を設けている。さらに、側壁絶縁膜117の組成を酸化シリコンに代えて窒化シリコンとしている。
【0080】
これにより、各ゲート電極103は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層106と電気的な接続を取るビット線コンタクト122を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置の微細化を実現できる。
【0081】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0082】
図11(a)〜図11(c)及び図12(a)〜図12(c)は本発明の第2の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0083】
まず、図11(a)に示すように、第1の実施形態と同様にして、半導体基板101の主面上に、膜厚が7nmの酸化シリコンからなる下層絶縁膜102aと、膜厚が15nmの窒化シリコンからなる中層絶縁膜102bと、膜厚が7nmの上層絶縁膜102cとを順次成膜して、ONO構造を持つゲート絶縁膜102を形成する。その後、LPCVD法により、ゲート絶縁膜102の上に、膜厚が200nmの多結晶シリコンからなるゲート電極形成膜を堆積する。その後、リソグラフィ法により、堆積したゲート電極形成膜の上に行方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、ゲート電極形成膜に対して塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、ゲート電極形成膜から、行方向に延びるストライプ状パターンを有するゲート電極形成膜103Bが形成される。
【0084】
次に、図11(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板101の上にゲート電極形成膜103Bからなるストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、ゲート電極形成膜103Bにおけるストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜114を残存させる。
【0085】
次に、図11(c)に示すように、LPCVD法により、ストライプ状パターンを有するゲート電極形成膜103Bとその空隙を埋める埋め込み絶縁膜114の上に、膜厚が100nmの窒化シリコンからなるキャップ層121を全面的に堆積する。
【0086】
次に、キャップ層121の上に、リソグラフィ法により、ゲート電極形成膜103Bのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、まず、窒化シリコンからなるキャップ層121をドライエッチングし、その後、多結晶シリコンからなるゲート電極形成膜103B及び酸化シリコンからなる埋め込み絶縁膜114に対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件でゲート電極形成膜103B及び埋め込み絶縁膜114を同時にエッチングしてもよい。また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件でゲート電極形成膜103Bと埋め込み絶縁膜114とを順次エッチングしてもよい。このドライエッチングにより、図12(a)に示すように、ストライプ状のゲート電極形成膜103Bから、行列状に配置され且つ孤立した複数のゲート電極103を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、隣接するストライプ状パターンから露出した酸化シリコンからなる上層絶縁膜102cを除去する。続いて、ドライエッチング法により、中層絶縁膜102b及び下層絶縁膜102aを順次除去することにより、半導体基板101の主面における行方向に隣接するゲート電極103同士の間の領域を露出する。これにより、行列状に配置された複数のゲート電極103は、列方向に隣接するゲート電極103同士の間を埋め込み絶縁膜114により埋め込まれ、さらにその上面にキャップ層121が連続して形成された状態の列方向に延びるストライプ状パターンとなる。
【0087】
次に、図12(b)に示すように、キャップ層121を含むストライプ状パターンをマスクとして、例えば、半導体基板101の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板101にイオン注入することにより、半導体基板101のストライプ状パターンから露出する領域にビット線となる拡散層106を形成する。続いて、LPCVD法により、半導体基板101上にキャップ層121及び埋め込み絶縁膜114を含む全面にわたって膜厚が100nmのシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、キャップ層121、ゲート電極103及び埋め込み絶縁膜114からなるストライプ状パターンの各側面上に、側壁絶縁膜117をそれぞれ形成する。続いて、半導体基板101の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層106の上部にのみシリサイド層108を形成する。
【0088】
次に、図12(c)に示すように、行列状に配置されたゲート電極103のうち拡散層106と交差する方向、すなわち行方向に並ぶ複数のゲート電極103にコンタクトプラグ109を形成し、行方向に並ぶゲート電極103同士をワード線110によってそれぞれ電気的に接続する。続いて、各拡散層106の上にシリサイド層108を介在させてビット線コンタクト122を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【0089】
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
【0090】
図13は本発明の第3の実施形態に係る不揮発性半導体記憶装置を示している。図13に示すように、例えばp型シリコン(Si)からなる半導体基板201の主面上には、それぞれ不純物がドープされた多結晶シリコンからなり、孤立して形成された複数のゲート電極構造体216が行列状に配置されている。
【0091】
各ゲート電極構造体216と半導体基板201との間には、ゲート絶縁膜であって、トンネル効果を生じさせるトンネル絶縁膜213が形成されている。
【0092】
ゲート電極構造体216は、下から順次形成された浮遊ゲート電極214、容量絶縁膜202及び制御ゲート電極215により構成されている。
【0093】
容量絶縁膜202は、酸化シリコンからなる下層絶縁膜202aと、窒化シリコンからなる中層絶縁膜202bと、酸化シリコンからなる上層絶縁膜202cとにより構成されている。
【0094】
複数のゲート電極構造体216のうち列方向に隣接するゲート電極構造体216同士の間には、窒化シリコンからなる第1の埋め込み絶縁膜(ゲート間絶縁膜)204が形成されている。従って、複数のゲート電極構造体216は第1の埋め込み絶縁膜204を含め列方向に延びるストライプ状パターンとして形成されている。
【0095】
半導体基板201におけるストライプ状パターンから露出する部分には、それぞれ不純物イオンが導入され、ビット線(ビットライン)として機能する複数の拡散層206が形成されている。ストライプ状パターンの拡散層206側の各側面上には、酸化シリコンからなる側壁絶縁膜207がそれぞれ形成されている。
【0096】
側壁絶縁膜207が形成されたストライプ状パターンから露出する各拡散層206の上部及び各ゲート電極構造体216の上部は、例えばコバルト(Co)によるシリサイド層208がそれぞれ形成されている。
【0097】
複数のゲート電極構造体216のうち行方向に隣接するゲート電極構造体216の上部に含まれる制御ゲート電極215は、その上方を行方向に延びるように設けられた配線であるワード線210に対して、それぞれシリサイド層208及び該シリサイド層208の上に形成されたコンタクトプラグ209を介して電気的に接続されている。なお、図示はしていないが、残りのゲート電極構造体216に対しても同様に、行方向に隣接する一群のゲート電極構造体216は図示したワード線210とは異なる他のワード線とそれぞれ接続されている。
【0098】
このように、第3の実施形態においては、ビット線である拡散層206及びゲート電極構造体216における制御ゲート電極215、特に拡散層206をシリサイド化しているため、ビット線を低抵抗化できることにより、データの読み出し動作の高速化を実現できる。
【0099】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0100】
図14(a)〜図14(d)及び図15(a)〜図15(c)は本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0101】
まず、図14(a)に示すように、半導体基板201を温度が900℃の酸化雰囲気で熱処理することにより、半導体基板101の主面の全面にわたって膜厚が5nmの酸化シリコンからなるトンネル絶縁膜213を形成する。続いて、基板温度を600℃とするLPCVD法により、トンネル絶縁膜213の上に、膜厚が100nmの多結晶シリコンからなる浮遊ゲート形成膜を堆積する。続いて、浮遊ゲート形成膜の上に、基板温度を800℃とするLPCVD法により、膜厚が7nmの酸化シリコンからなる下層絶縁膜202aを形成する。続いて、下層絶縁膜102aの上に、基板温度を700℃とするLPCVD法により、膜厚が15nmの窒化シリコンからなる中層絶縁膜202bと、該中層絶縁膜202bの上に、基板温度が800℃とするLPCVD法により、膜厚が7nmの上層絶縁膜202cを形成する。これにより、下層絶縁膜202a、中層絶縁膜202b及び上層絶縁膜202cにより構成された、いわゆるONO膜である容量絶縁膜202が形成される。続いて、基板温度を600℃とするLPCVD法により、容量絶縁膜202の上に、膜厚が100nmの多結晶シリコンからなる制御ゲート形成膜を堆積する。続いて、リソグラフィ法により、堆積した制御ゲート形成膜の上に列方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、制御ゲート形成膜及び浮遊ゲート形成膜に対しては塩素を主成分とし、容量絶縁膜202に対してはフッ化炭素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、制御ゲート形成膜、容量絶縁膜202及び浮遊ゲート形成膜から、列方向に延びるストライプ状パターンを有する制御ゲート形成膜215A、容量絶縁膜202及び浮遊ゲート形成膜214Aが形成される。なお、ここでは、ストライプ状パターンを形成する際に、トンネル絶縁膜213を除去していないが、浮遊ゲート形成膜214Aのエッチングに続いて、トンネル絶縁膜213を除去してもよい。
【0102】
次に、図14(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板201の上にストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜214A、容量絶縁膜202及び制御ゲート形成膜215Aを含むストライプ状パターンの各空隙に酸化シリコンからなる第2の埋め込み絶縁膜205を残存させる。
【0103】
次に、ストライプ状パターンとその空隙を埋める第2の埋め込み絶縁膜205の上に、リソグラフィ法により、制御ゲート形成膜215Aのストライプ方向と交差する方向、すなわち行方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、制御ゲート形成膜215A、容量絶縁膜202及び浮遊ゲート電極214Aを順次ドライエッチングする。このドライエッチングにより、いずれも多結晶シリコンからなる制御ゲート形成膜215A及び浮遊ゲート形成膜214Aが主としてエッチングされるため、図14(c)に示すように、ストライプ状の制御ゲート形成膜215A、容量絶縁膜202及び浮遊ゲート形成膜214Aから、行列状に配置され且つ孤立した複数のゲート電極構造体216を得ることができる。なお、容量絶縁膜202に対するドライエッチング時に、ONO膜である容量絶縁膜202は酸化シリコンからなる第2の埋め込み絶縁膜205に対してエッチング選択比が小さい場合もあるが、第2の埋め込み絶縁膜205の膜厚は容量絶縁膜202の膜厚と比べて十分に大きいため不具合はない。
【0104】
次に、図14(d)に示すように、第2のマスクパターンを除去した後、LPCVD法により、半導体基板201の上にゲート電極構造体216及び第2の埋め込み絶縁膜205を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、行方向に隣接するゲート電極構造体216同士の間の領域にそれぞれ窒化シリコンからなる第1の埋め込み絶縁膜204が充填される。
【0105】
次に、図15(a)に示すように、第1の埋め込み絶縁膜204が形成された状態で、第2の埋め込み絶縁膜205に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第2の埋め込み酸化膜205及びその下のトンネル絶縁膜213を除去する。これにより、行列状に配置された複数のゲート電極構造体216は、列方向に隣接するゲート電極構造体216同士の間を第1の埋め込み絶縁膜204により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。
【0106】
次に、図15(b)に示すように、ゲート電極構造体216及び第1の埋め込み絶縁膜204からなるストライプ状パターンをマスクとして、例えば、半導体基板201の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板201にイオン注入することにより、半導体基板201のストライプ状パターンから露出する領域にビット線となる拡散層206を形成する。続いて、LPCVD法により、半導体基板201上にゲート電極構造体216及び第1の埋め込み絶縁膜204を含む全面にわたって膜厚が100nmのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極構造体216及び第1の埋め込み絶縁膜204からなるストライプ状パターンの各側面上に、側壁絶縁膜207をそれぞれ形成する。続いて、半導体基板201の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各ゲート電極構造体216及び各拡散層206の上部にのみシリサイド層208を形成する。
【0107】
次に、図15(c)に示すように、行列状に配置されたゲート電極構造体216のうち拡散層206と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体216に例えばタングステン(W)からなるコンタクトプラグ209を形成し、行方向に並ぶゲート電極構造体216同士をワード線210によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【0108】
第3の実施形態によると、浮遊ゲート電極214に電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層206を金属により確実にシリサイド化できるため、拡散層(ビット線)206の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。
【0109】
また、拡散層206を形成した後の熱負荷(サーマルバジェット)が小さいため、拡散層206における熱拡散も抑制されるので、さらなる微細化をも実現可能となる。
【0110】
また、ONO膜をゲート電極構造体216における容量絶縁膜202に用いたが、これに限られない。例えば、容量絶縁膜202を、酸化シリコンからなる下層絶縁膜202aと窒化シリコンからなる中層絶縁膜202bとにより構成するON膜等を用いてもよい。また、酸化シリコン又は窒化シリコンからなる単層膜であってもよい。
【0111】
また、第3の実施形態においては、ビット線である拡散層206を隣接するメモリセル(ビット)と共用する、いわゆる仮想接地型のアレイ構造としたが、これに限られず、隣接するビットとは共用しない、いわゆるAND型アレイ構造を採ることもできる。
【0112】
また、第3の実施形態においては、シリサイド層208を形成する金属材料にコバルトを用いたが、チタン(Ti)又はニッケル(Ni)等の他の金属材料を用いることができる。
【0113】
また、第1の埋め込み絶縁膜204及び第2の埋め込み絶縁膜205の形成にエッチバック法を用いたが、化学機械的研磨(CMP)法を用いることもできる。
【0114】
(第3の実施形態の一変形例)
以下、本発明の第3の実施形態の一変形例について図面を参照しながら説明する。
【0115】
図16は本発明の第3の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図16において、図13に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0116】
図16に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極構造体216の上面にシリサイド層208を設ける代わりに、窒化シリコンからなるキャップ層221を設けている。さらに、側壁絶縁膜217の組成を酸化シリコンに代えて窒化シリコンとしている。
【0117】
これにより、各ゲート電極構造体216は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層206と電気的な接続を取るビット線コンタクト222を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置のより一層の微細化を実現できる。
【0118】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0119】
図17(a)〜図17(d)及び図18(a)〜図18(c)は本発明の第3の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0120】
まず、図17(a)に示すように、第3の実施形態と同様にして、半導体基板201の主面上に、膜厚が5nmの酸化シリコンからなるトンネル絶縁膜213と、膜厚が100nmの多結晶シリコンからなる浮遊ゲート形成膜、膜厚が7nmの酸化シリコンからなる下層絶縁膜202a、膜厚が15nmの窒化シリコンからなる中層絶縁膜202bと、膜厚が7nmの上層絶縁膜202cとを含むONO構造を持つ容量絶縁膜202と、膜厚が100nmの多結晶シリコンからなる制御ゲート形成膜を順次成膜する。続いて、LPCVD法により、浮遊ゲート形成膜の上に、膜厚が100nmの窒化シリコンからなるキャップ層221を堆積する。その後、リソグラフィ法により、堆積したキャップ層221の上に列方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、キャップ層221、容量絶縁膜202及びトンネル絶縁膜213に対してはフッ化炭素を主成分とするエッチングガスにより、制御ゲート形成膜及び浮遊ゲート電極に対しては塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、上面にキャップ層121を有する制御ゲート形成膜、容量絶縁膜202及び浮遊ゲート形成膜から、列方向に延びるストライプ状パターンを有するキャップ層221、制御ゲート形成膜215A、容量絶縁膜202及び浮遊ゲート形成膜214Aが形成される。なお、ここでは、トンネル絶縁膜213は除去せずに残しておいてもよい。
【0121】
次に、図17(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板201の上にキャップ層221を有するストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜214A、容量絶縁膜202、制御ゲート形成膜215A及びキャップ層221を含むストライプ状パターンの各空隙に酸化シリコンからなる第2の埋め込み絶縁膜205を残存させる。
【0122】
次に、キャップ層221を含むストライプ状パターンと該ストライプ状パターンの空隙を埋める第2の埋め込み絶縁膜205との上に、リソグラフィ法により、行方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、キャップ層221に対してはフッ化炭素を主成分とするエッチングガスにより、ドライエッチングを行なう。続いて、制御ゲート形成膜215A、容量絶縁膜202及び浮遊ゲート電極214Aを順次ドライエッチングする。このドライエッチングにより、いずれも多結晶シリコンからなる制御ゲート形成膜215A及び浮遊ゲート形成膜214Aが主としてエッチングされるため、図17(c)に示すように、ストライプ状の制御ゲート形成膜215A、容量絶縁膜202及び浮遊ゲート形成膜214Aから、行列状に配置され且つ孤立した複数のゲート電極構造体216を得ることができる。なお、キャップ層221及び容量絶縁膜202に対するドライエッチング時において、窒化シリコンからなるキャップ層221及びONO膜である容量絶縁膜202は酸化シリコンからなる第2の埋め込み絶縁膜205に対してエッチング選択比が小さい場合もあるが、第2の埋め込み絶縁膜205の膜厚はキャップ層221及び容量絶縁膜202の膜厚と比べて十分に大きいため不具合はない。
【0123】
次に、図17(d)に示すように、第2のマスクパターンを除去した後、LPCVD法により、半導体基板201の上にキャップ層221及び第2の埋め込み絶縁膜205を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、行方向に隣接するゲート電極構造体216同士の間の領域にそれぞれ窒化シリコンからなる第1の埋め込み絶縁膜204が充填される。
【0124】
次に、図18(a)に示すように、第1の埋め込み絶縁膜204が形成された状態で、第2の埋め込み絶縁膜205に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第2の埋め込み酸化膜205を除去する。これにより、行列状に配置された複数のゲート電極構造体216は、列方向に隣接するゲート電極構造体216同士の間を第1の埋め込み絶縁膜204により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。なお、図17(a)に示すストライプ状パターン形成工程において、トンネル絶縁膜213を除去しなかった場合には、この工程において第2の埋め込み酸化膜205に続いてその下のトンネル絶縁膜213をも除去する。
【0125】
次に、図18(b)に示すように、ゲート電極構造体216及び第1の埋め込み絶縁膜204からなるストライプ状パターンをマスクとして、例えば、半導体基板201の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板201にイオン注入することにより、半導体基板201のストライプ状パターンから露出する領域にビット線となる拡散層206を形成する。続いて、LPCVD法により、半導体基板201上にゲート電極構造体216及び第1の埋め込み絶縁膜204を含む全面にわたって膜厚が100nmのシリコン窒化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極構造体216及び第1の埋め込み絶縁膜204からなるストライプ状パターンの各側面上に、窒化シリコンからなる側壁絶縁膜207をそれぞれ形成する。続いて、半導体基板201の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層206の上部にのみシリサイド層208を形成する。
【0126】
次に、図18(c)に示すように、行列状に配置されたゲート電極構造体216のうち拡散層206と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体216に例えばタングステン(W)からなるコンタクトプラグ209を形成し、行方向に並ぶゲート電極構造体216同士をワード線210によってそれぞれ電気的に接続する。続いて、各拡散層206の上にシリサイド層208を介在させてビット線コンタクト222を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【0127】
(第4の実施形態)
以下、本発明の第4の実施形態ついて図面を参照しながら説明する。
【0128】
図19は本発明の第4の実施形態に係る不揮発性半導体記憶装置を示している。図19において、図13に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0129】
図19に示すように、第4の実施形態に係る不揮発性半導体記憶装置は、複数のゲート電極構造体216のうち列方向(拡散層206が延びる方向)に隣接するゲート電極構造体216同士の間に埋め込む埋め込み絶縁膜(ゲート間絶縁膜)224を窒化シリコンに代えて酸化シリコンとしている。これにより、不揮発性半導体記憶装置の製造プロセスを第3の実施形態と比べて簡略化することができる。
【0130】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0131】
図20(a)〜図20(c)、図21(a)及び図21(b)は本発明の第4の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0132】
まず、図20(a)に示すように、第3の実施形態と同様にして、半導体基板201の主面上に、膜厚が5nmの酸化シリコンからなるトンネル絶縁膜213と、膜厚が100nmの多結晶シリコンからなる浮遊ゲート形成膜、膜厚が7nmの酸化シリコンからなる下層絶縁膜202a、膜厚が15nmの窒化シリコンからなる中層絶縁膜202bと、膜厚が7nmの上層絶縁膜202cとを含むONO構造を持つ容量絶縁膜202と、膜厚が100nmの多結晶シリコンからなる制御ゲート形成膜を順次成膜する。その後、リソグラフィ法により、堆積した制御ゲート形成膜の上に行方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、制御ゲート形成膜及び浮遊ゲート電極に対しては塩素を主成分とするエッチングガスにより、容量絶縁膜202に対してはフッ化炭素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、制御ゲート形成膜、容量絶縁膜202及び浮遊ゲート形成膜から、行方向に延びるストライプ状パターンを有する制御ゲート形成膜215B、容量絶縁膜202及び浮遊ゲート形成膜214Bが形成される。なお、浮遊ゲート形成膜214Bのエッチングに続いてトンネル絶縁膜213を除去してもよい。
【0133】
次に、図20(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板201の上にストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜214B、容量絶縁膜202及び制御ゲート形成膜215Bを含むストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜224を残存させる。
【0134】
次に、制御ゲート形成膜215Bを有するストライプ状パターンとその空隙を埋める埋め込み絶縁膜224の上に、リソグラフィ法により、制御ゲート形成膜215Bのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、多結晶シリコンからなる制御ゲート形成膜215B、ONO膜である容量絶縁膜202及び多結晶シリコンからなる浮遊ゲート形成膜214Bと、酸化シリコンからなる埋め込み絶縁膜224とに対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件で、制御ゲート形成膜215B及び浮遊ゲート形成膜214Bと埋め込み絶縁膜224とを同時にエッチングしてもよい。また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件で順次エッチングしてもよい。なお、制御ゲート形成膜215B等と埋め込み絶縁膜224とを別々にエッチングする場合にその順序は問われない。このドライエッチングにより、図20(c)に示すように、ストライプ状の制御ゲート形成膜215B、容量絶縁膜202及び浮遊ゲート形成膜214Bから、行列状に配置され且つ孤立した複数のゲート電極構造体216を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、ストライプ状パターンから露出した酸化シリコンからなるトンネル絶縁膜213を除去する。以上の工程により、行列状に配置された複数のゲート電極構造体216は、列方向に隣接するゲート電極構造体216同士の間を埋め込み絶縁膜224により埋め込まれた状態の列方向に延びるストライプ状パターンとなる。
【0135】
次に、図21(a)に示すように、ゲート電極構造体216及び埋め込み絶縁膜224からなるストライプ状パターンをマスクとして、例えば、半導体基板201の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板201にイオン注入することにより、半導体基板201のストライプ状パターンから露出する領域にビット線となる拡散層206を形成する。続いて、LPCVD法により、半導体基板201上にゲート電極構造体216及び埋め込み絶縁膜224を含む全面にわたって膜厚が100nmのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極構造体216及び埋め込み絶縁膜224からなるストライプ状パターンの各側面上に、側壁絶縁膜207をそれぞれ形成する。続いて、半導体基板201の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各ゲート電極構造体216及び各拡散層206の上部にのみシリサイド層208を形成する。
【0136】
次に、図21(b)に示すように、行列状に配置されたゲート電極構造体216のうち拡散層206と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体216に例えばタングステン(W)からなるコンタクトプラグ209を形成し、行方向に並ぶゲート電極構造体216同士をワード線210によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【0137】
第4の実施形態によると、ゲート電極構造体216を構成する浮遊ゲート電極214に電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層206を金属により確実にシリサイド化できるため、拡散層(ビット線)206の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。その上、図20(b)に示した1種類の埋め込み絶縁膜224を最後まで用いるため、製造工程を簡略化できるので、製造コストを低減することができる。
【0138】
(第4の実施形態の一変形例)
図22は本発明の第4の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図22において、図13及び図16に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0139】
図22に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極構造体216の上面にシリサイド層208を設ける代わりに、窒化シリコンからなるキャップ層221を設けている。さらに、側壁絶縁膜217の組成を酸化シリコンに代えて窒化シリコンとしている。
【0140】
これにより、各ゲート電極構造体216は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層206と電気的な接続を取るビット線コンタクト222を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置の微細化を実現できる。
【0141】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【0142】
図23(a)〜図23(c)及び図24(a)〜図24(c)は本発明の第4の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【0143】
まず、図23(a)に示すように、第3の実施形態と同様にして、半導体基板201の主面上に、膜厚が5nmの酸化シリコンからなるトンネル絶縁膜213と、膜厚が100nmの多結晶シリコンからなる浮遊ゲート形成膜、膜厚が7nmの酸化シリコンからなる下層絶縁膜202a、膜厚が15nmの窒化シリコンからなる中層絶縁膜202bと、膜厚が7nmの上層絶縁膜202cとを含むONO構造を持つ容量絶縁膜202と、膜厚が100nmの多結晶シリコンからなる制御ゲート形成膜を順次成膜する。その後、リソグラフィ法により、堆積した制御ゲート形成膜の上に行方向に延びるストライプ状の開口パターンを有する第1のマスクパターン(図示せず)を形成し、形成した第1のマスクパターンを用いて、制御ゲート形成膜及び浮遊ゲート電極に対しては塩素を主成分とするエッチングガスにより、容量絶縁膜202に対してはフッ化炭素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、制御ゲート形成膜、容量絶縁膜202及び浮遊ゲート形成膜から、行方向に延びるストライプ状パターンを有する制御ゲート形成膜215B、容量絶縁膜202及び浮遊ゲート形成膜214Bが形成される。なお、ここで、トンネル絶縁膜213を除去してもよい。
【0144】
次に、図23(b)に示すように、第1のマスクパターンを除去した後、LPCVD法により、半導体基板201の上にストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜214B、容量絶縁膜202及び制御ゲート形成膜215Bを含むストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜224を残存させる。
【0145】
次に、図23(c)に示すように、LPCVD法により、制御ゲート形成膜215Bを含むストライプ状パターンとその空隙を埋める埋め込み絶縁膜224の上に、膜厚が100nmの窒化シリコンからなるキャップ層221を全面的に堆積する。
【0146】
次に、キャップ層221の上に、リソグラフィ法により、制御ゲート形成膜215Bのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第2のマスクパターン(図示せず)を形成し、形成した第2のマスクパターンを用いて、まず、窒化シリコンからなるキャップ層221をドライエッチングし、その後、多結晶シリコンからなる制御ゲート形成膜215B、ONO膜である容量絶縁膜202及び多結晶シリコンからなる浮遊ゲート形成膜214Bと、酸化シリコンからなる埋め込み絶縁膜214とに対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件で、制御ゲート形成膜215B及び浮遊ゲート形成膜214Bと埋め込み絶縁膜224とを同時にエッチングしてもよい。また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件で順次エッチングしてもよい。このドライエッチングにより、図24(a)に示すように、ストライプ状の制御ゲート形成膜215B、容量絶縁膜202及び浮遊ゲート形成膜214Bから、行列状に配置され且つ孤立した複数のゲート電極構造体216を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、ストライプ状パターンから露出した酸化シリコンからなるトンネル絶縁膜213を除去する。以上の工程により、行列状に配置された複数のゲート電極構造体216は、列方向に隣接するゲート電極構造体216同士の間を埋め込み絶縁膜224により埋め込まれ、さらにその上面にキャップ層221が連続して形成された状態の列方向に延びるストライプ状パターンとしてパターニングされる。
【0147】
次に、図24(b)に示すように、キャップ層221を含むストライプ状パターンをマスクとして、例えば、半導体基板201の主面に対して垂直な方向に、注入エネルギーを30KeVとし、且つドーズ量を3×1015atoms/cm-2とする注入条件で、ヒ素(As)イオンを半導体基板201にイオン注入することにより、半導体基板201のストライプ状パターンから露出する領域にビット線となる拡散層206を形成する。続いて、LPCVD法により、半導体基板201上にゲート電極構造体216及び埋め込み絶縁膜224を含む全面にわたって膜厚が100nmのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、キャップ層221、ゲート電極構造体216及び埋め込み絶縁膜224からなるストライプ状パターンの各側面上に、側壁絶縁膜207をそれぞれ形成する。続いて、半導体基板201の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層206の上部にのみシリサイド層208を形成する。
【0148】
次に、図21(b)に示すように、行列状に配置されたゲート電極構造体216のうち拡散層206と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体216に例えばタングステン(W)からなるコンタクトプラグ209を形成し、行方向に並ぶゲート電極構造体216同士をワード線210によってそれぞれ電気的に接続する。続いて、各拡散層206の上にシリサイド層208を介在させてビット線コンタクト222を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【産業上の利用可能性】
【0149】
本発明に係る不揮発性半導体記憶装置及びその製造方法は、ビット線を構成する拡散層の低抵抗化による読み出し動作の高速化及び半導体素子の微細化による高集積化を同時に実現でき、その上、メモリ部とロジック部とを1チップ上に混載する製造プロセスにおいて、該プロセスの共通化が容易であり、安定したプロセスを低コストで実現できるという効果を有し、拡散層をビットラインに持つ不揮発性半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【0150】
【図1】本発明の第1の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図2】(a)〜(d)は本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図3】(a)〜(c)は本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図4】本発明の第1の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図5】(a)〜(d)は本発明の第1の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図6】(a)〜(c)は本発明の第1の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図7】本発明の第2の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図8】(a)〜(c)は本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図9】(a)及び(b)は本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図10】本発明の第2の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図11】(a)〜(c)は本発明の第2の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図12】(a)〜(c)は本発明の第2の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図13】本発明の第3の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図14】(a)〜(d)は本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図15】(a)〜(c)は本発明の第3の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図16】本発明の第3の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図17】(a)〜(d)は本発明の第3の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図18】(a)〜(c)は本発明の第3の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図19】本発明の第4の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図20】(a)〜(c)は本発明の第4の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図21】(a)及び(b)は本発明の第4の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図22】本発明の第4の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図23】(a)〜(c)は本発明の第4の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図24】(a)〜(c)は本発明の第4の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図25】従来の不揮発性半導体記憶装置を示す断面断面図である。
【符号の説明】
【0151】
101 半導体基板(半導体領域)
102 ゲート絶縁膜
102a 下層絶縁膜
102b 中層絶縁膜
102c 上層絶縁膜
103 ゲート電極(ゲート電極構造体)
103A ゲート電極形成膜
103B ゲート電極形成膜
104 第1の埋め込み絶縁膜(ゲート間絶縁膜:窒化膜)
105 第2の埋め込み絶縁膜(酸化膜)
106 拡散層(ビット線)
107 側壁絶縁膜(酸化膜)
108 シリサイド層
109 コンタクトプラグ
110 ワード線
114 埋め込み絶縁膜(ゲート間絶縁膜:酸化膜)
117 側壁絶縁膜(窒化膜)
121 キャップ層
122 ビット線コンタクト
201 半導体基板(半導体領域)
202 容量絶縁膜
202a 下層絶縁膜
202b 中層絶縁膜
202c 上層絶縁膜
204 第1の埋め込み絶縁膜(ゲート間絶縁膜:窒化膜)
205 第2の埋め込み絶縁膜(酸化膜)
206 拡散層(ビット線)
207 側壁絶縁膜(酸化膜)
208 シリサイド層
209 コンタクトプラグ
210 ワード線
213 トンネル絶縁膜(ゲート絶縁膜)
214 浮遊ゲート電極
214A 浮遊ゲート形成膜
214B 浮遊ゲート形成膜
215 制御ゲート電極
215A 制御ゲート形成膜
215B 制御ゲート形成膜
216 ゲート電極構造体
217 側壁絶縁膜(窒化膜)
221 キャップ層
222 ビット線コンタクト
224 埋め込み絶縁膜(ゲート間絶縁膜:酸化膜)




 

 


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