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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5639(P2007−5639A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−185314(P2005−185314)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 三河 巧 / 那須 徹
要約 課題
誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、上部電極のセルプレートの配線遅延を防止し、高集積で且つ高速動作が可能な立体スタック型構造の誘電体メモリを提供する。

解決手段
半導体装置は、半導体基板(10)上に形成された第1の凹部(15a)を有する絶縁膜(14)と、第1の凹部(15a)の壁部及び底部に形成された第2の凹部(15b)を有する容量下部電極(16)、第2の凹部(15b)の壁部及び底部に形成された第3の凹部(15c)を有する誘電体膜よりなる容量絶縁膜(17)、並びに第3の凹部(15c)の壁部及び底部に形成された容量上部電極(18A)からなる複数の容量素子とを備える。複数の容量素子を構成する容量上部電極(18A)の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように形成された、容量上部電極(18A)の抵抗よりも低い抵抗を有する低抵抗導電層(19A)を備える。
特許請求の範囲
【請求項1】
半導体基板上に形成された第1の凹部を有する絶縁膜と、
前記第1の凹部の壁部及び底部に形成された第2の凹部を有する容量下部電極、前記第2の凹部の壁部及び底部に形成された第3の凹部を有する誘電体膜よりなる容量絶縁膜、並びに前記第3の凹部の壁部及び底部に形成された容量上部電極からなる複数の容量素子と、
前記複数の容量素子を構成する前記容量上部電極の少なくとも一部を被覆し、且つ、前記複数の容量素子に跨るように形成された、前記容量上部電極の抵抗よりも低い抵抗を有する導電層とを備えていることを特徴とする半導体装置。
【請求項2】
前記容量上部電極は、前記第3の凹部の内部に埋め込まれて形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記容量上部電極の平面形状と前記導電層の平面形状とは、ほぼ同一であることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記容量上部電極は、第4の凹部を有しており、
前記導電層は、前記第4の凹部の外部に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記導電層は、セルプレート線であることを特徴とする請求項1に記載の半導体装置。
【請求項6】
半導体基板上に、凹部を有する絶縁膜を形成する工程と、
前記凹部に、容量下部電極、誘電体膜よりなる容量絶縁膜、及び容量上部電極がこの順に形成されてなる容量素子を複数形成する工程と、
前記複数の容量素子を構成する前記容量上部電極の少なくとも一部を被覆し、且つ、前記複数の容量素子に跨るように、前記容量上部電極の抵抗よりも低い抵抗を有する導電層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、誘電体材料よりなる誘電体膜を容量絶縁膜に用いると共に立体スタック型構造を有する容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【0002】
強誘電体メモリの開発において、プレーナ型構造を採用した1〜64kbitの小容量の強誘電体メモリが量産され始め、最近ではスタック型構造を採用した256kbit〜4Mbitの大容量の強誘電体メモリが開発の中心となってきている。スタック型構造を有する強誘電体メモリでは、容量下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置することにより、セルサイズを縮小して集積度の向上を図っている。
【0003】
今後、強誘電体メモリの微細化傾向が進展するのに伴って、平面型の容量素子では、メモリ動作に必要な電荷量を確保することが困難になるので、いわゆる立体型の容量素子を備える立体スタック型構造の容量素子が必要になる。立体スタック型構造を有する容量素子を実現するためには、段差形状を有する表面積を大きくした容量下部電極の上に誘電体膜及び容量上部電極をカバレッジよく形成する必要がある。従来においては、CVD法を用いてコンケイブ型のホール内に、容量下部電極、誘電体膜及び容量上部電極を形成することにより、立体スタック型構造を有する容量素子を実現していた(例えば、特許文献1参照)。
【0004】
以下に、従来の立体スタック型構造を有する容量素子を備えた半導体装置の構造について、図10を参照しながら説明する。
【0005】
図10に示すように、半導体基板100上に、酸化膜101と窒化膜(SiON膜)よりなる第1の反射防止膜102とからなる第1の層間絶縁膜103が形成されている。該第1の層間絶縁膜103には、半導体基板100の活性領域(図示せず)に到達するストレージコンタクト孔の下部に形成されたポリシリコン膜104と、該ポリシリコン膜104の上であってストレージコンタクト孔の上部に形成された第1及び第2のバリアメタル膜105及び106とが配置されている。なお、ポリシリコン膜104は化学気相蒸着法(CVD法)により形成されている。また、第1及び第2のバリアメタル膜105及び106は、酸素雰囲気下で高温の熱処理を行なう際に、酸素がストレージ電極を介して拡散することにより、ポリシリコン膜104よりなるポリシリコンプラグとストレージ電極との界面でポリシリコン酸化を誘発することを防止する役割を有している。
【0006】
また、第1の層間絶縁膜103の上には、エッチングストッパー膜107、酸化膜108及び第2の反射防止膜109よりなる第2の層間絶縁膜110が形成されている。第2の層間絶縁膜110には、ストレージノード孔に形成された、CVD法により成膜され膜厚が5〜50 nmである容量下部電極111、ALD(atomic layer deposition) 法により成膜された第1のBST薄膜112、CVD法により成膜された第2のBST薄膜113、及びCVD法又はスパッタ法により成膜された容量上部電極114が順に配置されている。なお、容量上部電極114及び容量下部電極111によりストレージ電極が構成されている。
【0007】
このように、従来の半導体装置は、コンケイブ型の立体形状を有する立体スタック型構造の容量素子を備えることにより、微細であって且つ集積度の高い誘電体メモリを実現している。
【特許文献1】特開2003−7859号公報(第8頁 図5)
【発明の開示】
【発明が解決しようとする課題】
【0008】
前述の従来例において、第1及び第2のBST薄膜112及び113よりなる誘電体膜の結晶化のために熱処理を行なうと、容量上部電極114におけるコンケイブ型のホールの底部付近であって段差被覆性が最も悪い箇所において、材料の選択いかんによっては、上部電極114が断線するという課題が発生していた。また、第1及び第2のBST膜112及び113等の誘電体膜に対する相性の良さから用いられている白金膜よりなる容量上部電極114は、延性に富んでいるので、ストレスマイグレーションが発生しやすい。このため、熱的なストレスマイグレーションによって、容量上部電極114において断線が多発することは明白である。
【0009】
また、高誘電体膜である第1及び第2のBST膜112及び113の結晶化温度は500〜700℃であり、比較的低温の部類に属する結晶化温度であるが、強誘電体膜としてのSBT膜に代表されるように、結晶化温度が800℃に到達する強誘電体膜もある。このため、結晶化温度の高温化及び結晶化時間の長時間化が進行すると、断線等の不良が発生する確率は極端に増加すると予想される。
【0010】
ところで、純粋な金属に比べてストレスマイグレーションが生じにくいIrOx 又はRuOx 等の酸化物材料が電極材料として検討されている。これらの酸化物材料は高誘電体膜又は強誘電体膜の結晶化時に反応することがないので、その点で、コンケイブ型のホール内部に形成されるキャパシタを構成する電極材料として、酸化物材料を用いることは望ましい。
【0011】
しかしながら、酸化物材料の抵抗は、金属材料に比べて高い。特に、容量上部電極は誘電体メモリのセルプレートとして機能するので、該容量上部電極を構成する材料の抵抗はセルプレートの動作に影響を与える。すなわち、容量上部電極に用いる酸化物材料としてより高抵抗な材料を選択すると、セルプレート駆動時の立ち上がりが遅れる配線遅延が発生して、メモリセルの高速動作が阻害される。
【0012】
前記に鑑み、本発明の目的は、誘電体材料及び容量上部電極に用いる材料に依存することなく、容量上部電極のセルプレートの配線遅延を防止し、高集積で且つ高速動作が可能な立体スタック型構造の誘電体メモリを提供することである。
【課題を解決するための手段】
【0013】
前記の課題を解決するために、本発明の一側面に係る半導体装置は、半導体基板上に形成された第1の凹部を有する絶縁膜と、第1の凹部の壁部及び底部に形成された第2の凹部を有する容量下部電極、第2の凹部の壁部及び底部に形成された第3の凹部を有する誘電体膜よりなる容量絶縁膜、並びに第3の凹部の壁部及び底部に形成された容量上部電極からなる複数の容量素子と、複数の容量素子を構成する容量上部電極の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように形成された、容量上部電極の抵抗よりも低い抵抗を有する導電層(以下、低抵抗導電層という)とを備えている。
【0014】
本発明の一側面に係る半導体装置によると、熱処理時のストレスマイグレーションによる断線を防止する目的で、酸化物等の抵抗率の高い材料を電極材料として容量上部電極に用いた場合であっても、容量上部電極の上に低抵抗導電層を設けたため、セルプレート駆動時の立ち上がりが遅延することなく、配線遅延を防止することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、配線遅延の発生しないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【0015】
本発明の一側面に係る半導体装置において、容量上部電極は、第3の凹部の内部に埋め込まれて形成されていることが好ましい。
【0016】
このようにすると、第3の凹部の内部で容量上部電極は屈曲部を有さないため、上記効果に加えて、容量上部電極において断線が発生しないコンケイブ型の高集積な半導体装置を実現できる。また、コンケイブ構造による凹部の影響を受けることなく、すなわち、低抵抗導電層を形成する際に堆積するレジスト膜の凹部周辺での膜厚均一性等を考慮すること等なく、所望のマスクを用いて低抵抗導電層の形成が可能な構造を有する半導体装置を実現できる。
【0017】
本発明の一側面に係る半導体装置において、容量上部電極の平面形状と導電層の平面形状とは、ほぼ同一であることが好ましい。
【0018】
このようにすると、容量上部電極と低抵抗導電層とを同一のマスクを用いてパターニングすることが可能となるため、それぞれ別々のマスクを用いる場合に比べて、マスクの重ね合わせマージンを考慮する必要がなくなるので、セルのより一層の微細化が可能な半導体装置を実現できる。また、マスク回数が低減するので、量産性の面において優れた構造を有する半導体装置を実現できる。
【0019】
本発明の一側面に係る半導体装置において、容量上部電極は、第4の凹部を有しており、導電層は、第4の凹部の外部に形成されていることが好ましい。
【0020】
このようにすると、コンケイブ構造による凹部の影響を受けることなく、すなわち、低抵抗導電層を形成する際に堆積するレジスト膜の凹部周辺での膜厚均一性等を考慮すること等なく、所望のマスクを用いて低抵抗導電層の形成が可能な構造を有する半導体装置を実現できる。
【0021】
本発明の一側面に係る半導体装置において、導電層は、セルプレート線である。
【0022】
本発明の一側面に係る半導体装置の製造方法は、半導体基板上に、凹部を有する絶縁膜を形成する工程と、凹部に、容量下部電極、誘電体膜よりなる容量絶縁膜、及び容量上部電極がこの順に形成されてなる複数の容量素子を形成する工程と、複数の容量素子を構成する容量上部電極の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように、容量上部電極の抵抗よりも低い抵抗を有する導電層を形成する工程とを備える。
【0023】
本発明の一側面に係る半導体装置の製造方法によると、熱処理時のストレスマイグレーションによる断線を防止する目的で、酸化物等の抵抗率の高い材料を電極材料として容量上部電極に用いた場合であっても、セルプレート駆動時の立ち上がりが遅延することなく、配線遅延を防止できる半導体装置を製造することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、配線遅延の発生しないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【発明の効果】
【0024】
本発明に係る半導体装置及びその製造方法によると、容量上部電極の上部に、該容量上部電極の抵抗よりも低い抵抗を有する導電層を形成することにより、誘電体膜との相性、熱処理時の断線防止、埋め込み特性等その他の理由から容量上部電極として高抵抗の材料を用いる場合であっても、セルプレート駆動時の配線遅延を発生することなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0025】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【0026】
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体装置の構造について、図1(a) 及び(b) を参照しながら説明する。
【0027】
図1(a) は、本発明の第1の実施形態に係る半導体装置の構造を示しており、図1(b) のIa-Ia 線における断面図であり、図1(b) は、本発明の第1の実施形態に係る半導体装置の構造を示す平面図である。
【0028】
図1(a) に示すように、半導体基板10の上には、300〜800nm の膜厚を有するシリコン酸化膜よりなる第1の層間絶縁膜11が形成されている。第1の層間絶縁膜11には、該第1の層間絶縁膜11を貫通して延びると共に半導体基板10の活性領域(図示せず)に到達する、タングステン膜又はポリシリコン膜よりなるストレージノードコンタクト12が形成されている。第1の層間絶縁膜11の上には、ストレージノードコンタクト12の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜13が形成されている。酸素バリア膜13は、該酸素バリア膜13の上部に形成される誘電体膜を結晶化する際に、ストレージノードコンタクト12が酸化されることを防止する役割を有している。
【0029】
第1の層間絶縁膜11の上には、酸素バリア膜13の側面を覆うと共に第1の凹部15aを備えた300〜800nmの膜厚を有するシリコン酸化膜よりなる第2の層間絶縁膜14が形成されている。第1の凹部15aは、第2の層間絶縁膜14を貫通して形成されていると共にストレージノードコンタクト毎に形成される後述する容量素子の形成口となっている。また、第1の凹部15aは、ホール型の形状を有している。ここで、第1の凹部15aが有するホール型の形状とは、図1(b) に示すように、ストレージノードコンタクト12毎に形成された開口部のことをいう。これにより、後述する容量上部電極18Aにおいて断線が生じないコンケイブ型の高集積な半導体装置を実現することができる。
【0030】
第1の層間絶縁膜14の上部並びに第1の凹部15aの壁部及び底部には、第2の凹部15bを有すると共に5〜50nm の膜厚を有する酸化イリジウムよりなる容量下部電極16が形成されている。容量下部電極16の上部並びに第2の凹部15bの壁部及び底部には、第3の凹部15cを有すると共に5〜100nmの膜厚を有する誘電体膜としてのSBT膜よりなる容量絶縁膜17が形成されている。容量絶縁膜17の上部並びに第3の凹部15cの壁部及び底部には、酸化イリジウムよりなる容量上部電極18Aが形成されている。上述のように、容量上部電極18A及び容量下部電極16を構成する電極材料として酸化物材料を用いた理由は、容量上部電極18A及び容量下部電極16として延性の大きい貴金属材料よりなる電極を採用する場合に比べて、第1の凹部15aに形成される容量下部電極16の膜厚の最も薄い部分、又は第3の凹部15cに形成される容量上部電極16の膜厚の最も薄い部分に集中して発生する熱ストレスマイグレーションによる断線を防止することができるからである。
【0031】
さらに、第2の層間絶縁膜14の上部、容量上部電極18Aの上部、並びに第4の凹部15dの底部及び壁部には、容量上部電極18Aの抵抗よりも低い抵抗を有する白金膜よりなる導電層19A(以下、低抵抗導電層19Aという)が形成されている。ここでは、容量上部電極18Aとして酸化イリジウム(112Ω・m, 0℃)を使用したために、低抵抗導電層19Aとしては、酸化イリジウムの抵抗よりも低い抵抗を有する白金(9.81Ω・m, 0℃)を採用した。また、低抵抗導電層19Aの上部に形成される配線との密着性及び層間絶縁膜(SiO2 )との密着性を向上させることを考慮する場合には、低抵抗導電層19Aとしてイリジウム(4.7Ω・m, 0℃)を使用することも可能である。さらに、例えば、強誘電体膜の結晶化が低抵抗導電層19Aの形成前に終了している場合など耐熱性の点で高い水準が要求されない場合には、タングステン(4.9Ω・m, 0℃)、アルミニウム(2.5Ω・m, 0℃)、銅(1.55Ω・m, 0℃)を使用してもよい。このようにすると、メモリ動作のより高速化が可能になる。
【0032】
なお、以上で説明した第1の実施形態に係る半導体装置の構造において、容量絶縁膜17及び容量上部電極18Aは、同一のマスクを用いて、断面図方向(図1(b) の紙面に向かって縦方向)にパターニングすることによって形成されているが、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等を考慮して、別々のマスクを用いて容量絶縁膜17及び容量上部電極18Aを形成してもよい。
【0033】
また、容量上部電極18Aは、図1(b) の紙面に向かって横方向に、各ストレージノードコンタクト12毎に形成されているが、各ストレージノードコンタクト12に共通するように形成してもかまわない。また、ストレージノードコンタクト12の上に酸素バリア膜13を形成しているが、SBT系の材料の他に、PZT系、BLT系又はBST系等の金属酸化物からなる誘電体膜を結晶化する際の温度(例えば低温)又は雰囲気(例えば窒素雰囲気)いかんによっては、酸素バリア膜13を形成しなくてもかまわない。
【0034】
以上のように、本発明の第1の実施形態に係る半導体装置によると、容量上部電極18Aの上部にセルプレートとなる低抵抗導電層19Aが形成されているので、熱処理時の断線防止等の理由から容量上部電極18Aとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【0035】
また、本発明の第1の実施形態に係る半導体装置では、容量絶縁膜17の結晶化のために行なう800℃の熱処理が施されても、容量上部電極18Aにおける断線を防止することができる。
【0036】
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について、図2(a) 〜(d) 及び図3(a) 〜(c) を参照しながら説明する。
【0037】
まず、図2(a) に示すように、半導体基板10の上に、300〜800nmの膜厚を有するシリコン酸化膜よりなる第1の層間絶縁膜11を形成する。次に、第1の層間絶縁膜11に、半導体基板10の活性領域(図示せず)の表面を露出させるストレージノードコンタクト孔を形成した後、該ストレージノードコンタクト孔にタングステン膜又はポリシリコン膜を充填することにより、第1の層間絶縁膜11を貫通して延びると共に半導体基板10の活性領域に到達するストレージノードコンタクト12を形成する。
【0038】
次に、第1の層間絶縁膜11の上に、ストレージノードコンタクト12の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜13を形成する。酸素バリア膜13は、該酸素バリア膜13の上部に形成する誘電体膜を結晶化する際に、ストレージノードコンタクト12が酸化されることを防止する役割を有している。
【0039】
次に、第1の層間絶縁膜11の上に、酸素バリア膜13を覆うように、300〜800nmの膜厚を有するシリコン酸化膜よりなる第2の層間絶縁膜14を形成する。
【0040】
次に、第2の層間絶縁膜14に対して、所望のマスクを用いたパターニングにより、第2の層間絶縁膜14を貫通して酸素バリア膜13又はストレージノードコンタクト12への電気的接続を可能とする第1の凹部15aを形成する。ここで、第2の層間絶縁膜14に形成された第1の凹部15aはホール型の形状を有している。なお、ホール型の形状とは、前述と同様に、前記図1(b) に示すように、ストレージノードコンタクト12毎に形成された開口部のことをいう。
【0041】
次に、図2(b) に示すように、第2の層間絶縁膜14の上部並びに第1の凹部15aの壁部及び底部に、第2の凹部15bを有すると共に5〜50nm の膜厚を有する酸化イリジウムよりなる第1の導電膜を成膜した後、該第1の導電膜に対して、少なくとも各ストレージノードコンタクト12の間を電気的に分離するように、所望のマスクを用いたパターニング、メッキ法、若しくはスパッタ法とCMP法との組み合わせ、又は例えばサイドウォール形成法のような自己整合的な方法により、第2の凹部15bを有する容量下部電極16を形成する。
【0042】
次に、図2(c) に示すように、CVD法を用いて、第2の層間絶縁膜14の上部、容量下部電極16の上部並び第2の凹部15bの壁部及び底部に、第3の凹部15cを有すると共に5〜100nmの膜厚を有する誘電体膜としてのSBT膜17aを成膜する。
【0043】
次に、図2(d) に示すように、SBT膜17aの上部並び第3の凹部15cの壁部及び底部に、第4の凹部15dを有すると共に50〜300nm の膜厚を有する酸化イリジウムよりなる第2の導電膜18aを成膜する。
【0044】
次に、図3(a) に示すように、第2の導電膜18a及びSBT膜17aに対して、所望のマスクを用いたパターニングを行なうことにより、第2の導電膜18aよりなる容量上部電極18A、及びSBT膜17aよりなる容量絶縁膜17を形成する。
【0045】
なお、ここでは、容量絶縁膜17及び容量上部電極18を形成する際に、同じマスクを用いてパターニングを行なう場合について説明したが、前述と同様に、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等を考慮して、同一のマスクを用いなくてもよい。
【0046】
また、前述と同様に、容量上部電極18は、各ストレージノードコンタクト12毎に形成されているが、各ストレージノードコンタクト12に共通するように形成してもかまわない。また、ストレージコンタクト12の上に酸素バリア膜13を形成しているが、前述したSBT系の他に、PZT系、BLT系又はBST系等の金属酸化物からなる誘電体膜を結晶化する際の温度(例えば低温)又は雰囲気(例えば窒素雰囲気)いかんによっては、酸素バリア膜13を形成しなくてもかまわない。
【0047】
次に、図3(b) に示すように、第2の層間絶縁膜14の上、容量上部電極18Aの上部、並びに第4の凹部15dの壁部及び底部に、白金よりなる第3の導電膜19aを成膜する。
【0048】
次に、図3(c) に示すように、第3の導電膜19aに対して、所望のマスクを用いたパターニングを行なうことにより、第3の導電膜19aよりなる低抵抗導電層19を形成する。
【0049】
以上のように、本発明の第1の実施形態に係る半導体装置の製造方法によると、容量上部電極18Aの上部にセルプレートとなる低抵抗導電層19Aを形成することにより、熱処理時の断線防止の理由から容量上部電極18Aとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【0050】
なお、低抵抗導電層19Aをセルプレートとせず、低抵抗導電層19A上に、さらに低抵抗な導電材料よりなる、セルプレートを設けた構成にしても良い。
【0051】
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置の構造について、図4(a) 及び(b)を参照しながら説明する。
【0052】
図4(a) は、本発明の第2の実施形態に係る半導体装置の構造を示しており、図4(b) のIVa-IVa 線における断面図であり、図4(b) は、本発明の第2の実施形態に係る半導体装置の構造を示す平面図である。
【0053】
図4(a) 及び(b) に示す第2の実施形態に係る半導体装置の構造が、前述の図1(a) 及び(b) に示した第1の実施形態に係る半導体装置の構造と相違する点は、図4(a) に示すように、容量上部電極18Bが第3の凹部15cの内部を完全に充填するように埋め込まれている点である。ここで、容量上部電極18Bに用いる電極材料としては、埋め込み特性に優れた材料を用いることが好ましいことから、メッキ技術によって第3の凹部15cの内部を完全に充填することが可能な白金膜を用いている。このように、容量上部電極18Bは、第3の凹部15cの内部に白金膜が完全に充填されてなるので、凹部内に形成される電極の膜厚が最も小さい部分に集中して発生する熱ストレスマイグレーションによる断線を原理的に防止することができる。
【0054】
さらに、容量上部電極18Bの上部には、容量上部電極18Bの抵抗よりも低い抵抗を有するイリジウムよりなる導電層19B(以下、低抵抗導電層19Bという)が形成されている。ここで、第1の実施形態における第4の凹部15dを有する容量上部電極18Aとは異なり、本実施形態における容量上部電極18Bは凹部を有していない。したがって、容量上部電極18Bの上に形成された低抵抗の導電層(後述の第3の導電膜19b)をパターニングして低抵抗導電層19Bを形成する際に、コンケイブ構造の影響を受けることがない。すなわち、第1の実施形態の場合、低抵抗導電層19Aを形成する際に堆積するレジスト膜には、第4の凹部15dの周囲にて膜厚むらが生じるので、レジストパターンの寸法精度の低下が発生するが、本実施形態では、上述のように、容量上部電極18Bには凹部が形成されていないので、レジストパターンの寸法制度の低下を考慮することなく、所望のマスクを用いて低抵抗導電層19Bを形成することができる。
【0055】
以上のように、本発明の第2の実施形態に係る半導体装置によると、容量上部電極18Bが第3の凹部15c内に完全に埋め込まれているので、熱処理時における断線の発生を原理的に防止することができる。また、このような構成により、容量絶縁膜17を結晶化するために行なう800℃の熱処理が施されても、容量上部電極18Bにおける断線の発生を確実に防止することができる。さらに、容量上部電極18Bの上部には低抵抗導電層19Bが形成されているので、第1の実施形態と同様に、容量上部電極18Bを構成する電極材料の埋め込み特性を考慮して、容量上部電極18Bを構成する電極材料として高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【0056】
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、図5(a) 〜(d) 及び図6(a) 〜(c) を参照しながら説明する。
【0057】
まず、図5(a) 〜(c) の工程は、上述した図2(a) 〜(c) を用いた説明と同様である。
【0058】
次に、図5(d) に示すように、SBT膜17aの上に、第3の凹部15cが埋め込まれるまで、メッキ技術等を用いて、50〜300nm の膜厚を有する白金膜よりなる第2の導電膜18bを成膜する。
【0059】
次に、図6(a) に示すように、第2の導電膜18bが所望の膜厚になるように、エッチバック又はCMPを行なう。
【0060】
次に、図6(b) に示すように、第2の導電膜18bの上に、イリジウムよりなる第3の導電膜19bを成膜する。
【0061】
次に、図6(c) に示すように、第3の導電膜19b、第2の導電膜18b、SBT膜17aに対して、所望のマスクを用いたパターニングを行なうことにより、第3の導電膜19bよりなる低抵抗導電層19B、第2の導電膜18bよりなる容量上部電極18B、SBT膜17aよりなる容量絶縁膜17を形成する。
【0062】
なお、ここでは、容量絶縁膜17、容量上部電極18B及び低抵抗導電層19Bを形成する際に、同じマスクを用いてパターニングを行なう場合について説明したが、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等を考慮して、同一のマスクを用いなくてもよい。
【0063】
また、第1の実施形態と同様に、容量上部電極18Bは、各ストレージノードコンタクト12毎に形成されているが、各ストレージノードコンタクト12に共通するように形成してもかまわない。また、ストレージコンタクト12の上に酸素バリア膜13を形成しているが、前述したSBT系の他に、PZT系、BLT系又はBST系等の金属酸化物からなる誘電体膜を結晶化する際の温度(例えば低温)又は雰囲気(例えば窒素雰囲気)いかんによっては、酸素バリア膜13を形成しなくてもかまわない。
【0064】
以上のように、本発明の第2の実施形態に係る半導体装置の製造方法によると、第1の実施形態と同様に、容量上部電極18Bの上部に低抵抗導電層19Bを形成するので、セルプレートの配線遅延を発生することがなく、高速動作が可能な誘電体メモリとしての半導体装置を提供することができる。また、容量上部電極18Bが第3の凹部15cの内部に充填されていることにより、ストレスが局所的に集中する事態を回避して、熱ストレスマイグレーションの影響を低減し、容量上部電極18Bにおける断線の発生を原理的に防止することができる。したがって、容量絶縁膜17に用いる材料及び容量上部電極18Bに用いる材料に依存することなく、容量上部電極18Bの断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【0065】
(第3の実施形態)
以下に、本発明の第3の実施形態に係る半導体装置の構造について、図7(a) 及び(b)を参照しながら説明する。
【0066】
図7(a) は、本発明の第3の実施形態に係る半導体装置の構造を示しており、図7(b) のVIIa-VIIa 線における断面図であり、図7(b) は、本発明の第3の実施形態に係る半導体装置の構造を示す平面図である。
【0067】
図7(a) 及び(b) に示す第3の実施形態に係る半導体装置の構造が、前述の図1(a) 及び(b) に示した第1の実施形態に係る半導体装置の構造と相違する点は、図7(a) 及び(b) に示すように、本実施形態における容量上部電極18Cと低抵抗導電層19Cとが、ほぼ同一の形状を有している点である。
【0068】
そして、容量絶縁膜17の上部並びに第3の凹部15cの壁部及び底部には、酸化イリジウムよりなる容量上部電極18Cが形成されている。さらに、容量上部電極18Cの上部並びに第4の凹部15dの壁部及び底部には、容量上部電極18Cの抵抗よりも低い抵抗を有する白金膜よりなる低抵抗導電層19Cが形成されている。
【0069】
以上で説明した本発明の第3の実施形態に係る半導体装置の構造において、容量絶縁膜17、容量上部電極18C及び低抵抗導電層19Cは、同一のマスクを用いてパターニングすることによって形成されている。すなわち、各ストレージノードコンタクト12に共通するように形成されている。
【0070】
このように、同じマスクを用いてパターニングすると、それぞれ別々のマスクを用いてパターニングする場合に比べて、マスクの重ね合わせマージンを考慮する必要がなくなるので、セルのより一層の微細化を実現することができる。また、マスク回数が減少するので、量産性の面において優れている。
【0071】
以上のように、本発明の第3の実施形態に係る半導体装置によると、容量上部電極18Cの上部に低抵抗導電層19Cが形成されているので、第1及び第2の実施形態と同様に、熱処理時の断線防止等の理由から容量上部電極18Cとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。さらに、容量絶縁膜17、容量上部電極18C、及び低抵抗導電層19Cがほぼ同一の平面形状を有しているので、微細化及び量産性の面で優れた半導体装置を提供することができる。
【0072】
(第4の実施形態)
以下に、本発明の第4の実施形態に係る半導体装置の構造について、図8(a) 及び(b)を参照しながら説明する。
【0073】
図8(a) は、本発明の第4の実施形態に係る半導体装置の構造を示しており、図8(b) のVIIIa-VIIIa 線における断面図であり、図8(b) は、本発明の第4の実施形態に係る半導体装置の構造を示す平面図である。
【0074】
図8(a) 及び(b) に示す第4の実施形態に係る半導体装置の構造が、前述の図1(a) 及び(b) に示した第1の実施形態に係る半導体装置の構造と相違する点は、図8(a) 及び(b) に示すように、本実施形態における低抵抗導電層19Dが、容量上部電極18Aの第4の凹部15dの外部に形成されている点である。
【0075】
具体的には、容量絶縁膜17の上部並びに第3の凹部15cの壁部及び底部には、第4の凹部15dを有する酸化イリジウムよりなる容量上部電極18Aが形成されている。また、第2の層間絶縁膜14の上、並びに容量上部電極18Aの上部の平坦部の一部(但し、第4の凹部15dの内部を被覆しない状態で)には、容量上部電極18Aの抵抗よりも低い抵抗を有する白金膜よりなる導電層19D(以下、低抵抗導電層19Dという)が形成されている。。なお、容量上部電極は、第2の実施形態と同じように、第3の凹部15cを埋め込んだ構成でも構わない。
【0076】
このような構成により、段差形状である第4の凹部15dの影響を受けることがないので、すなわち、低抵抗導電層19Dを形成する際に堆積するレジスト膜における第4の凹部15dの周囲での膜厚の均一性等を考慮すること等がなくなるので、所望のマスクを用いて低抵抗導電層19Dを形成することができる。
【0077】
また、低抵抗導電層19Dを第2の層間絶縁膜14上の平坦部に形成するので、下地の段差の影響を受けることなく、抵抗の安定したセルプレートを実現することができる。
【0078】
以上のように、本発明の第4の実施形態に係る半導体装置によると、容量上部電極18Aの上の一部に低抵抗導電層19Dが形成されているので、第1〜第3の実施形態と同様に、熱処理時の断線防止等の理由から容量上部電極18Aとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【0079】
ここで、図9(a) 〜(f) は、前述した第1〜第4の実施形態に係る半導体装置における容量上部電極18(18A、18B、18C)と低抵抗導電層19(19A〜19D)との平面的な配置の関係図を示している。特に、複数の容量上部電極18が配列されていた場合における取り得る構造のバリエーションについて示している。
【0080】
図9(a) は、複数の容量上部電極18がストレージノードコンタクト12毎に形成されており、低抵抗導電層19が複数の容量上部電極18を全体的に被覆するように形成された構造を示している。図9(a) に示す構造は、セルプレートの全面を同電位として使用する場合、又はセルプレートの一部を同電位として使用する場合に好適である。なお、本構造は、第1及び第2の実施形態に適用可能な構造である。
【0081】
図9(b) は、複数の容量上部電極18がストレージノードコンタクト12毎に形成されており、低抵抗導電層19が複数の容量上部電極18を列毎に被覆するように形成された構造を示している。図9(b) に示す構造は、セルプレートを列方向に同電位として使用する場合に好適である。なお、本構造は、第1及び第2の実施形態に適用可能な構造である。
【0082】
図9(c) は、容量上部電極18及び低抵抗導電層19のそれぞれが、複数のストレージノードコンタクト12に共通し且つ同一の形状となるように形成されている。図9(c) に示す構造は、マスク回数を低減し、セルプレートを列方向に同電位として使用する場合に好適である。なお、本構造が第3の実施形態の構造に該当する。
【0083】
図9(d) 〜図9(f) に示す各構造は、第4の実施形態のバリエーションを示している。図9(d) は、低抵抗導電層19が容量上部電極18の上部であって且つ第4の凹部15dの外部に形成された構造を示しており、セルプレートを列方向に同電位として使用する場合に好適な構造である。また、図9(e) は、低抵抗導電層19が、容量上部電極18の第4の凹部15dの外部に形成され、且つ容量上部電極18の隣り合う縦の列同士を共通に束ねるように形成された構造を示しており、セルプレートを列方向に同電位として使用する場合に好適な構造である。また、図9(a)と電位的に同じ構成であるが、低抵抗導電層を列間に設けるだけであるため、セルの微細化が可能である。図9(f) は、図9(d) に示した構造に比べて、低抵抗導電層19と容量上部電極18とが接触する面積を増加した構造を示している。この構造では、接触抵抗を減少させることにより、配線遅延をより効果的に防止することができる。
【産業上の利用可能性】
【0084】
本発明の半導体装置及びその製造方法は、容量上部電極上に低抵抗導電層を形成することにより、セルプレートの配線遅延を防止することができるので、立体スタック型構造を有し且つ高速動作が必要な強誘電体メモリ又は高誘電体メモリ及びそれらの製造方法に有用である。
【図面の簡単な説明】
【0085】
【図1】(a) は、本発明の第1の実施形態に係る半導体装置の構造を示す断面図であり、(b) は、本発明の第1の実施形態に係る半導体装置の構造を示す平面図である。
【図2】(a) 〜(d) は、本発明の第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図3】(a) 〜(c) は、本発明の第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図4】(a) は、本発明の第2の実施形態に係る半導体装置の構造を示す断面図であり、(b)は、本発明の第2の実施形態に係る半導体装置の構造を示す平面図である。
【図5】(a) 〜(d) は、本発明の第2の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図6】(a) 〜(c) は、本発明の第2の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図7】(a) は、本発明の第3の実施形態に係る半導体装置の構造を示す断面図であり、(b) は、本発明の第3の実施形態に係る半導体装置の構造を示す平面図である。
【図8】(a) は、本発明の第4の実施形態に係る半導体装置の構造を示す断面図であり、(b) は、本発明の第4の実施形態に係る半導体装置の構造を示す平面図である。
【図9】本発明の第1〜第4の実施形態に係る半導体装置の構造における容量上部電極と低抵抗導電層との配置の平面的な関係図である。
【図10】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【0086】
10 半導体基板
11 第1の層間絶縁膜
12 ストレージコンタクト
13 酸素バリア膜
14 第2の層間絶縁膜
15a 第1の凹部
15b 第2の凹部
15c 第3の凹部
15d 第4の凹部
16 容量下部電極
16a 第1の導電膜
17 容量絶縁膜
17a 誘電体膜
18、18A、18B、18C 容量上部電極
18a、18b 第2の導電膜
19、19A、19B、19C、19D 低抵抗導電層(容量上部電極の抵抗よりも抵抗が低い導電層)
19a、19b 第3の導電膜




 

 


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