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半導体装置及びその製造方法 - 松下電器産業株式会社
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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5578(P2007−5578A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−184310(P2005−184310)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100097445
【弁理士】
【氏名又は名称】岩橋 文雄
発明者 武田 友胤
要約 課題
製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供する。

解決手段
半導体基板11からなる活性領域上にゲート絶縁膜13a、13bを介してゲート電極14a、14bを形成する。その後、ゲート電極14a、14bの側面上にサイドウォール16a、16bを形成する。そして、半導体基板11上の全面に、絶縁膜17を形成した後、絶縁膜17にソース・ドレイン形成領域に到達するコンタクトホール18a、18b、18cを形成する。その後、絶縁膜17及びサイドウォール16a、16bをマスクにして、N型不純物のイオン注入を行い、N型ソース領域19a、19c及びN型ドレイン領域19bを形成する。そして、コンタクトホール18a、18b、18c内にコンタクトプラグ20a、20b、20cを形成する。
特許請求の範囲
【請求項1】
半導体基板上に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、
前記活性領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側方下に位置する前記活性領域に形成されたソース・ドレイン領域と、
前記半導体基板上に形成された絶縁膜と、
前記ソース・ドレイン領域に到達するように、前記絶縁膜に形成されたコンタクトホールとを備え、
前記コンタクトホールのゲート幅方向の幅は、前記活性領域のゲート幅方向の幅と同等以上の幅を有していることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記ソース・ドレイン領域は、前記コンタクトホールに対して自己整合的に形成されていることを特徴とする半導体装置。
【請求項3】
請求項1又は2記載の半導体装置において、
前記コンタクトホール内の前記絶縁膜の側面上にサイドウォールが形成されていることを特徴とする半導体装置。
【請求項4】
請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記コンタクトホール内に前記ソース・ドレイン領域に接続されたコンタクトプラグが形成されていることを特徴とする半導体装置。
【請求項5】
請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記ソース・ドレイン領域は、ゲート長方向に位置する前記素子分離領域から離間していることを特徴とする半導体装置。
【請求項6】
半導体基板上に素子分離領域を形成する工程(a)と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域上にゲート絶縁膜を介してゲート電極を形成する工程(b)と、
前記工程(b)の後に、前記半導体基板上に絶縁膜を形成する工程(c)と、
前記絶縁膜に前記活性領域に到達するコンタクトホールを形成する工程(d)と、
前記コンタクトホール内に露出する前記活性領域にソース・ドレイン領域を形成する工程(e)とを備え、
前記工程(d)では、前記コンタクトホールのゲート幅方向の幅を、前記活性領域のゲート幅方向の幅と同等以上の幅で形成することを特徴とする半導体装置の製造方法。
【請求項7】
請求項6記載の半導体装置の製造方法において、
前記工程(d)の後で前記工程(e)の前に、前記コンタクトホール内の前記絶縁膜の側面上にサイドウォールを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項8】
請求項6又は7記載の半導体装置の製造方法において、
前記工程(e)では、前記絶縁膜をマスクにして、前記コンタクトホール内に露出する前記活性領域に不純物をイオン注入することにより前記ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、
前記工程(e)の後に、前記コンタクトホール内にコンタクトプラグを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項10】
請求項6又は7記載の半導体装置の製造方法において、
前記工程(e)では、前記コンタクトホール内に不純物を含むコンタクトプラグを形成した後、前記コンタクトプラグ中の前記不純物を前記活性領域に熱拡散させることにより前記ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特にコンタクトホールに対して自己整合的に形成されたソース・ドレイン領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、システムLSIの更なる高性能化、低消費電力化には、微細CMOSプロセスのトランジスタ特性及びライブラリーとの互換性を持ち、かつ大容量メモリが1チップ内に搭載可能なDRAM混載プロセスを用いる技術が提案されている(例えば、特許文献1参照)。
【0003】
DRAM混載の半導体装置は、ASICと外付けメモリ・チップ間のI/O信号が不要になるため、データ転送速度を大幅に改善できる。しかしながら、DRAMを混載するために必要な追加プロセス・ステップがコスト高を招くという短所を有している。
【0004】
以下、従来のDRAM混載の半導体装置の製造方法について、図面を参照しながら説明する。図6(a)〜(d)は、従来の半導体装置の製造工程を示す断面図である。
【0005】
まず、図6(a)に示すように、半導体基板101に溝型素子分離領域102を形成した後、半導体基板101にPウエルからなるP型半導体領域(図示せず)を形成する。その後、溝型素子分離領域102によって囲まれた半導体基板101からなる活性領域上にゲート絶縁膜103a、103bを介してゲート電極104a、104bを形成する。その後、ゲート電極104a、104bの側面上に絶縁性のサイドウォール105a、105bを形成する。
【0006】
次に、図6(b)に示すように、半導体基板101上に、メモリトランジスタを形成するメモリ形成領域の活性領域上に開口を有し、ロジックトランジスタなどを形成する非メモリ形成領域上を覆うレジスト106を形成する。その後、ゲート電極104a、104b、サイドウォール105a、105b及びレジスト106をマスクにして、メモリ形成領域の活性領域にN型不純物のイオン注入を行って、N型ソース領域107a、107c及びN型ドレイン領域107bを形成する。その後、レジスト106を除去する。
【0007】
次に、図6(c)に示すように、半導体基板101上の全面に、絶縁膜108を形成した後、CMP法によって表面の平坦化を行う。その後、絶縁膜108に、N型ソース領域107a、107c及びドレイン領域107bに到達するコンタクトホール109a、109b、109cを形成する。
【0008】
次に、図6(d)に示すように、半導体基板101上の全面にポリシリコン膜を形成する。その後、CMP法を用いて絶縁膜108上のポリシリコン膜を研磨除去することにより、コンタクトホール109a、109b、109c内にコンタクトプラグ110a、110b、110cを形成する。
【0009】
その後、コンタクトプラグ110a、110b、110cが形成された絶縁膜108上に層間絶縁膜を形成した後、層間絶縁膜にコンタクトプラグ110a、110cに到達するキャパシタ形成用溝を形成する。その後、キャパシタ形成用溝内に下部電極と容量絶縁膜と上部電極からなるキャパシタを形成する。
【0010】
以上の構成により、コンタクトプラグ110a、110cを介してソース領域107a、107cに接続されたキャパシタを有するDRAM混載の半導体装置を製造することができる。
【特許文献1】特開2001−53252号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、上記のようなDRAM混載プロセスでは、製造工程が多くなり、製造コストが高くなってしまうという課題があった。
【0012】
すなわち、従来の製造方法では、ロジックトランジスタの形成プロセスとは別に、メモリトランジスタのソース・ドレイン領域を形成するための工程、キャパシタとソース・ドレイン領域を接続するコンタクトプラグを形成するための工程、キャパシタを形成するための工程などが必要となる。そのため、DRAM混載プロセスでは、製造工程を簡素化し、製造コストの低減を図ることが重要になってきている。
【0013】
本発明の目的は、製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0014】
本発明の半導体装置は、半導体基板上に形成された素子分離領域と、素子分離領域に囲まれた半導体基板からなる活性領域と、活性領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側方下に位置する活性領域に形成されたソース・ドレイン領域と、半導体基板上に形成された絶縁膜と、ソース・ドレイン領域に到達するように、絶縁膜に形成されたコンタクトホールを備え、コンタクトホールのゲート幅方向の幅は、活性領域のゲート幅方向の幅と同等以上の幅を有している。
【0015】
上記半導体装置において、ソース・ドレイン領域は、コンタクトホールに対して自己整合的に形成されている。
【0016】
上記半導体装置において、コンタクトホール内の絶縁膜の側面上にサイドウォールが形成されている。
【0017】
上記半導体装置において、コンタクトホール内にソース・ドレイン領域に接続されたコンタクトプラグが形成されている。
【0018】
上記半導体装置において、ソース・ドレイン領域は、ゲート長方向に位置する素子分離領域から離間している。
【0019】
本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程(a)と、素子分離領域に囲まれた半導体基板からなる活性領域上にゲート絶縁膜を介してゲート電極を形成する工程(b)と、工程(b)の後に、半導体基板上に絶縁膜を形成する工程(c)と、絶縁膜に活性領域に到達するコンタクトホールを形成する工程(d)と、コンタクトホール内に露出する活性領域にソース・ドレイン領域を形成する工程(e)とを備え、工程(d)では、コンタクトホールのゲート幅方向の幅を、活性領域のゲート幅方向の幅と同等以上の幅で形成する。
【0020】
上記半導体装置の製造方法において、工程(d)の後で工程(e)の前に、コンタクトホール内の絶縁膜の側面上にサイドウォールを形成する工程を有する。
【0021】
上記半導体装置の製造方法において、工程(e)では、絶縁膜をマスクにして、コンタクトホール内に露出する活性領域に不純物をイオン注入することによりソース・ドレイン領域を形成する。
【0022】
上記半導体装置の製造方法において、工程(e)の後に、コンタクトホール内にコンタクトプラグを形成する工程を有する。
【0023】
上記半導体装置の製造方法において、工程(e)では、コンタクトホール内に不純物を含むコンタクトプラグを形成した後、コンタクトプラグ中の不純物を活性領域に熱拡散させることによりソース・ドレイン領域を形成する。
【発明の効果】
【0024】
本発明に係る半導体装置及びその製造方法によれば、コンタクトホール形成後にソース・ドレイン領域を形成することができる。これにより、ソース・ドレイン領域を形成するための注入マスク形成工程を削減することができ、製造工程の簡素化及び製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【0025】
(第1の実施形態)
以下、本発明の第1の実施形態に係るDRAM混載の半導体装置の製造方法について、図面を参照しながら説明する。図1(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【0026】
まず、図1(a)に示すように、シリコンからなる半導体基板11に溝型素子分離領域12を形成した後、半導体基板11にPウエルからなるP型半導体領域(図示せず)を形成する。その後、溝型素子分離領域12によって囲まれた半導体基板11からなる活性領域上にゲート絶縁膜13a、13bを介してゲート電極14a、14bを形成する。ここで、活性領域上には、ゲート絶縁膜13a及びゲート電極14aからなる第1のゲート部15aと、ゲート絶縁膜13b及びゲート電極14bからなる第2のゲート部15bが形成される。その後、ゲート電極14a、14bの側面上に絶縁性の厚さ10nmのサイドウォール16a、16bを形成する。
【0027】
次に、図1(b)に示すように、半導体基板11上の全面に、BPSG膜のような酸化膜からなる絶縁膜17を形成した後、CMP法によって表面の平坦化を行う。その後、絶縁膜17に、ソース・ドレイン形成領域に到達するコンタクトホール18a、18b、18cを形成する。このとき、図2(a)の平面図に示すように、コンタクトホール18a、18b、18cのゲート幅方向の開口幅Aは、半導体基板11からなる活性領域のゲート幅方向の幅Bよりも広く、活性領域の両側の溝型素子分離領域12の一部に跨るように形成されている。また、コンタクトホール18a、18cは、ゲート長方向の開口幅C1、C3が、溝型素子分離領域12の端部12Aとサイドウォール16a、16bの端部との間に位置する活性領域のゲート長方向の幅D1、D3よりも狭く、サイドウォール16a、16bの端部が露出するように形成されている。また、コンタクトホール18bは、ゲート長方向の開口幅C2が、サイドウォール16aとサイドウォール16bとの間に位置する活性領域のゲート長方向の幅D2と同等以上であり、サイドウォール16a、16bの端部が露出するように形成されている。従って、第1のゲート電極14a上には、ゲート電極14aと両側のサイドウォール16aの合計幅よりもパターン幅の狭い絶縁膜17が形成され、ゲート電極14b上には、ゲート電極14bと両側のサイドウォール16bの合計幅よりもパターン幅の狭い絶縁膜17が形成される。その後、絶縁膜17及びサイドウォール16a、16bをマスクにして、N型不純物であるリン(P)をドーズ量2×1013ions/cm2、注入エネルギー20keVのイオン注入を行い、N型ソース領域19a、19c及びN型ドレイン領域19bを形成する。このとき、N型ソース領域19a、19c及びN型ドレイン領域19bは、コンタクトホール18a、18b、18cに対して自己整合的に形成される。
【0028】
次に、図1(c)に示すように、半導体基板11上の全面にN型ドープドポリシリコン膜を形成する。その後、CMP法を用いて絶縁膜17上のN型ドープドポリシリコン膜を研磨除去することにより、コンタクトホール18a、18b、18c内にコンタクトプラグ20a、20b、20cを形成する。このとき、図2(b)の平面図に示すように、コンタクトプラグ20a、20b、20cは、ゲート幅方向において、活性領域及び活性領域の両側の溝型素子分離領域12の端部12A近傍に跨るように形成される。
【0029】
次に、図1(d)に示すように、コンタクトプラグ20a、20b、20cが形成された絶縁膜17上に層間絶縁膜21を形成した後、層間絶縁膜21にコンタクトプラグ20a、20cに到達するキャパシタ形成用溝21aを形成する。その後、キャパシタ形成用溝21a内に表面が粗面化された下部電極22と容量絶縁膜23と上部電極24からなるキャパシタ25を形成する。
【0030】
なお、本実施形態におけるN型ソース領域19a、19c及びN型ドレイン領域19bの不純物は、コンタクトプラグ20a、20b、20c形成工程におけるアニール、又は、キャパシタ25形成工程におけるアニールによって活性化することが望ましい。
【0031】
本実施形態によれば、絶縁膜17にコンタクトホール18a、18b、18cを形成した後、絶縁膜17及びサイドウォール16a、16bをマスクにしてコンタクトホール18a、18b、18c内に露出する半導体基板11にN型不純物をイオン注入することによって、N型ソース領域19a、19c及びN型ドレイン領域19bを形成する。従って、従来のようなソース・ドレイン領域を形成するためのイオン注入マスクが不要となるため、注入マスク形成工程を簡略化することができ、製造コストの低減を図ることができる。
【0032】
(第1の実施形態の変形例)
第1の実施形態では、図1(b)に示すように、コンタクトホール18a、18b、18cを形成した後、イオン注入によってN型ソース領域19a、19c及びN型ドレイン領域19bを形成している。これに対して、本変形例では、コンタクトプラグから不純物を熱拡散することによりソース領域及びドレイン領域を形成することを特徴とするものである。
【0033】
以下、本発明の第1の実施形態の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。図3(a)〜(c)は、本発明の第1の実施形態の変形例に係る半導体装置の製造工程を示す断面図である。
【0034】
まず、図3(a)に示すように、図1(a)及び図1(b)と同様な工程によって、絶縁膜17に半導体基板11のソース・ドレイン形成領域に到達するコンタクトホール18a、18b、18cを形成する。
【0035】
次に、図3(b)に示すように、半導体基板11上の全面に、N型ドープドポリシリコン膜を形成する。このとき、N型ドープドポリシリコン膜の不純物濃度は、4×1023/cm3程度にする。その後、CMP法を用いて絶縁膜17上のN型ドープドポリシリコン膜を研磨除去することにより、コンタクトホール18a、18b、18c内にコンタクトプラグ20a、20b、20cを形成する。このとき、図2(b)の平面図に示すように、コンタクトプラグ20a、20b、20cは、ゲート幅方向において、活性領域及び活性領域の両側の溝型素子分離領域12の端部12A近傍に跨るように形成される。
【0036】
次に、図3(c)に示すように、コンタクトプラグ20a、20b、20cが形成された半導体基板11に対して熱処理(例えば、900℃程度)を行い、コンタクトプラグ20a、20b、20cから半導体基板11中にN型不純物を熱拡散させることにより、N型ソース領域19a、19c及びN型ドレイン領域19bを形成する。
【0037】
その後は、図1(d)と同様な工程によって、コンタクトプラグ20a、20cに接続するキャパシタ25を形成する。
【0038】
この変形例では、第1の実施形態と同様な効果を得ることができる。さらに、コンタクトプラグ20a、20b、20cから半導体基板11中にN型不純物を熱拡散させることによりN型ソース領域19a、19c及びN型ドレイン領域19bを形成するため、高濃度で接合深さの浅いN型ソース領域19a、19c及びN型ドレイン領域19bを形成することができる。
【0039】
(第2の実施形態)
以下、本発明の第2の実施形態に係るDRAM混載の半導体装置の製造方法について、図面を参照しながら説明する。図4(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【0040】
まず、図4(a)に示すように、シリコンからなる半導体基板11に溝型素子分離領域12を形成した後、半導体基板11にPウエルからなるP型半導体領域(図示せず)を形成する。その後、溝型素子分離領域12によって囲まれた半導体基板11からなる活性領域上にゲート絶縁膜13a、13bを介してゲート電極14a、14bを形成する。ここで、活性領域上には、ゲート絶縁膜13a及びゲート電極14aからなる第1のゲート部15aと、ゲート絶縁膜13b及びゲート電極14bからなる第2のゲート部15bが形成される。その後、ゲート電極14a、14bの側面上に絶縁性の厚さ10nmのサイドウォール16a、16bを形成する。
【0041】
次に、図4(b)に示すように、半導体基板11上の全面に、BPSG膜のような酸化膜からなる絶縁膜17を形成した後、CMP法によって表面の平坦化を行う。その後、絶縁膜17に、半導体基板11のソース・ドレイン形成領域に到達するコンタクトホール26a、26b、26cを形成する。その後、半導体基板11上の全面に、酸化膜を形成した後、酸化膜をエッチバックしてコンタクトホール26a、26b、26c内の絶縁膜17の側面上にサイドウォール27a、27b、27cを形成する。このとき、図5(a)の平面図に示すように、コンタクトホール26a、26b、26cのゲート幅方向の開口幅Aは、後工程で形成するサイドウォール27a、27b、27cが活性領域上にオーバーラップするように、半導体基板11からなる活性領域のゲート幅方向の幅と同等程度に形成する。また、コンタクトホール26a、26cは、ゲート長方向の開口幅C1、C3が、溝型素子分離領域12の端部12Aとサイドウォール16a、16bの端部との間に位置する活性領域のゲート長方向の幅D1、D3よりも狭く、サイドウォール16a、16bの端部が露出するように形成されている。また、コンタクトホール26bは、ゲート長方向の開口幅C2が、サイドウォール16aとサイドウォール16bとの間に位置する活性領域のゲート長方向の幅D2と同等以上であり、サイドウォール16a、16bの端部が露出するように形成されている。
【0042】
次に、図4(c)に示すように、絶縁膜17及びサイドウォール27a、27b、27cをマスクにして、N型不純物であるリン(P)をドーズ量2×1013ions/cm2、注入エネルギー20keVのイオン注入を行い、N型ソース領域28a、28c及びN型ドレイン領域28bを形成する。その後、半導体基板11上の全面にN型ドープドポリシリコン膜を形成した後、CMP法を用いて絶縁膜17上のN型ドープドポリシリコン膜を研磨除去することにより、コンタクトホール26a、26b、26c内にコンタクトプラグ29a、29b、29cを形成する。このとき、図5(b)の平面図に示すように、コンタクトプラグ29a、29b、29cは、活性領域上のみに形成される。
【0043】
次に、図4(d)に示すように、コンタクトプラグ29a、29b、29cが形成された絶縁膜17上に層間絶縁膜21を形成した後、層間絶縁膜21にコンタクトプラグ29a、29cに到達するキャパシタ形成用溝21aを形成する。その後、キャパシタ形成用溝21a内に表面が粗面化された下部電極22と容量絶縁膜23と上部電極24からなるキャパシタ25を形成する。
【0044】
本実施形態におけるN型ソース領域28a、28c及びN型ドレイン領域28bの不純物は、コンタクトプラグ29a、29b、29c形成工程におけるアニール、又は、キャパシタ25形成工程におけるアニールによって活性化することが望ましい。
【0045】
本実施形態によれば、絶縁膜17にコンタクトホール26a、26b、26c及びサイドウォール27a、27b、27cを形成した後、絶縁膜17及びサイドウォール27a、27b、27cをマスクにしてコンタクトホール26a、26b、26c内に露出する半導体基板11にN型不純物をイオン注入することによって、N型ソース領域28a、28c及びN型ドレイン領域28bを形成する。従って、従来のようなソース・ドレイン領域を形成するためのイオン注入マスクが不要となるため、注入マスク形成工程を簡略化することができ、製造コストの低減を図ることができる。さらに、溝型素子分離領域12に隣接する活性領域の端部上にはサイドウォール27a、27b、27cが形成されており、コンタクトプラグ29a、29b、29cは活性領域上のみに形成されるため、溝型素子分離領域12との境界近傍で生じるリーク電流の低減を図ることができる。
【0046】
なお、本実施形態では、N型ソース領域28a、28c及びN型ドレイン領域28bの形成にイオン注入を用いて説明したが、第1の実施形態の変形例と同様に、コンタクトプラグ29a、29b、29cからの熱拡散によって形成しても良い。
【0047】
さらに、本実施形態では、ゲート電極14a、14bの側面上にサイドウォール16a、16bを形成した構成で説明したが、必ずしもサイドウォール16a、16bを形成する必要はなく、サイドウォール27a、27b、27cだけであってもよい。
【産業上の利用可能性】
【0048】
本発明は、ソース・ドレイン領域上にコンタクトプラグを有する半導体装置の製造等に有用である。
【図面の簡単な説明】
【0049】
【図1】(a)〜(d)は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図
【図2】(a)は図1(b)に示す工程における平面図、(b)は図1(c)に示す工程における平面図
【図3】(a)〜(c)は、本発明の第1の実施形態の変形例に係る半導体装置の製造工程を示す断面図
【図4】(a)〜(d)は、本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図
【図5】(a)は図4(b)に示す工程における平面図、(b)は図4(c)に示す工程における平面図
【図6】(a)〜(d)は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【0050】
11 半導体基板
12 溝型素子分離領域
12A 端部
13a、13b ゲート絶縁膜
14a、14b ゲート電極
15a 第1のゲート部
15b 第2のゲート部
16a、16b サイドウォール
17 絶縁膜
18a、18b、18c コンタクトホール
19a、19c N型ソース領域
19b N型ドレイン領域
20a、20b、20c コンタクトプラグ
21 層間絶縁膜
21a キャパシタ形成用溝
22 下部電極
23 容量絶縁膜
24 上部電極
25 キャパシタ
26a、26b、26c コンタクトホール
27a、27b、27c サイドウォール
28a、28c N型ソース領域
28b N型ドレイン領域
29a、29b、29c コンタクトプラグ




 

 


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