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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5510(P2007−5510A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−182845(P2005−182845)
出願日 平成17年6月23日(2005.6.23)
代理人 【識別番号】100076174
【弁理士】
【氏名又は名称】宮井 暎夫
発明者 橋本 由紀子
要約 課題
現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止する。

解決手段
基板上に、複数の半導体素子を集積して形成する。次に、複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に犠牲剥離パターン313を形成する。次に、溝部上を覆うように、素子形成領域上に表面保護膜314を形成する。ここで、表面保護膜を形成する際には、表面保護膜は犠牲剥離パターンの内部に空孔部を有するように犠牲剥離パターン内を埋め込む。これにより、ダイシング時あるいは樹脂封止時にこの犠牲剥離パターンが犠牲剥離領域となり、膜剥離を防止する。
特許請求の範囲
【請求項1】
複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、
前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、
前記表面保護膜は、前記犠牲剥離パターンの内部に空孔部を有するように前記犠牲剥離パターン内を埋め込んでいることを特徴とする半導体装置。
【請求項2】
複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、
前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、
前記表面保護膜は、前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆っていることを特徴とする半導体装置。
【請求項3】
前記犠牲剥離パターンが形成された前記絶縁膜層はLow−k膜からなる請求項1または2記載の半導体装置。
【請求項4】
前記Low−k膜の比誘電率は3.9未満である請求項3記載の半導体装置。
【請求項5】
前記犠牲剥離パターンは、前記素子形成領域の周縁部全体に形成されている請求項1,2,3または4記載の半導体装置。
【請求項6】
前記犠牲剥離パターンは、前記素子形成領域の周縁部の角部およびその近傍に形成されている請求項1,2,3または4記載の半導体装置。
【請求項7】
前記犠牲剥離パターンは、複数個のコンタクト孔の集合体からなる請求項1,2,3または4記載の半導体装置。
【請求項8】
前記犠牲剥離パターンは、複数個のミシン目状の溝の集合体からなる請求項1,2,3または4記載の半導体装置。
【請求項9】
前記犠牲剥離パターンは、平行して並ぶ複数本の溝からなる請求項1,2,3または4記載の半導体装置。
【請求項10】
基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、
前記複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記複数の絶縁層膜のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、
前記犠牲剥離パターン上を覆うように、前記素子形成領域上に表面保護膜を形成する工程とを含み、
前記表面保護膜を形成する工程は、前記犠牲剥離パターンの内部に空孔部を有するように前記表面保護膜を前記犠牲剥離パターン内に埋め込むことを特徴とする半導体装置の製造方法。
【請求項11】
基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、
前記複数の半導体素子が集積して形成された領域の周縁部の少なくとも一部において、
前記複数の絶縁膜層のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、
前記犠牲剥離パターン上を覆うように、前記複数の半導体素子が集積して形成された領域上に表面保護膜を形成する工程とを含み、
前記表面保護膜を形成する工程は、前記表面保護膜を前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆うことを特徴とする半導体装置の製造方法。
【請求項12】
前記犠牲剥離パターンを化学的エッチング手法により形成する請求項10または11記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、低誘電率(Low−k)膜を備える半導体装置およびその製造方法に関し、特に、Low−k膜を層間膜に用いた大規模集積回路(LSI)についての半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
現在LSIは産業の各分野において多用されているが、今後、更に膨大な情報を高速に処理することが要求されるようになってくる。これまではトランジスタの小型化がLSIの性能を決めていたが、近年は回路内の抵抗や容量(RC:Resistance、Capacitance)における遅延が問題となり、微細化だけでなく、個々のトランジスタを相互に接続する配線の抵抗と配線間の絶縁材料の容量とが問題となってきているのが現状である。
【0003】
この問題に対応すべく、配線はアルミニウム(Al)から銅(Cu)へ、絶縁材料はシリコン酸化膜から、Low−k膜へと変更してきている。
【0004】
しかしながら、一般に、Low−k膜は膜密度が低いため、下層材料との密着強度が弱く、半導体チップのダイシングの際、また、樹脂封止時における樹脂が硬化収縮する際に、剥離しやすい。その結果、この層間膜剥離は周辺の配線を断線させ、配線不良を引き起こし、歩留まりを低下させる問題が起きている。
【0005】
一方、従来、上記問題点を解決するため以下の2つの対応策が行われてきた。
【0006】
第1の対策は、Low−k膜中にプラグなどの強度の高いものを埋め込むことにより、膜剥離を防止する方法である(例えば、特許文献1参照)。実際、この方法は工程の追加がなく、現在多用されている。
【0007】
第2の対策は、Low−k膜との密着性が高い材料を用いて、製造工程中の膜剥離を防止する方法である。この対策法については現在開発段階にある。
【特許文献1】特開2001−267323号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、上記した第1の対策法では、CMP時において膜剥離を引き起こす問題がある。また、製造工程の最終段階において追加できるものではない。また、第2の対策法では、Low−k膜との密着性が高い材料を開発することに関して様々な試みがなされているが、現在はまだ、樹脂封止の際の膜剥離を防止するには至っていない。
【0009】
したがって、本発明の目的は、上記課題に鑑み、現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止することが可能な、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明の請求項1記載の半導体装置は、複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、前記表面保護膜は、前記犠牲剥離パターンの内部に空孔部を有するように前記犠牲剥離パターン内を埋め込んでいる。
【0011】
請求項2記載の半導体装置は、複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、前記表面保護膜は、前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆っている。
【0012】
請求項3記載の半導体装置は、請求項1または2記載の半導体装置において、前記犠牲剥離パターンが形成された前記絶縁膜層はLow−k膜からなる。
【0013】
請求項4記載の半導体装置は、請求項3記載の半導体装置において、前記Low−k膜の比誘電率は3.9未満である。
【0014】
請求項5記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記犠牲剥離パターンは、前記素子形成領域の周縁部全体に形成されている。
【0015】
請求項6記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記犠牲剥離パターンは、前記素子形成領域の周縁部の角部およびその近傍に形成されている。
【0016】
請求項7記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記犠牲剥離パターンは、複数個のコンタクト孔の集合体からなる。
【0017】
請求項8記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記犠牲剥離パターンは、複数個のミシン目状の溝の集合体からなる。
【0018】
請求項9記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記犠牲剥離パターンは、平行して並ぶ複数本の溝からなる。
【0019】
請求項10記載の半導体装置の製造方法は、基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、前記複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記複数の絶縁層膜のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、前記犠牲剥離パターン上を覆うように、前記素子形成領域上に表面保護膜を形成する工程とを含み、前記表面保護膜を形成する工程は、前記犠牲剥離パターンの内部に空孔部を有するように前記表面保護膜を前記犠牲剥離パターン内に埋め込む。
【0020】
請求項11記載の半導体装置の製造方法は、基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、前記複数の半導体素子が集積して形成された領域の周縁部の少なくとも一部において、前記複数の絶縁膜層のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、前記犠牲剥離パターン上を覆うように、前記複数の半導体素子が集積して形成された領域上に表面保護膜を形成する工程とを含み、前記表面保護膜を形成する工程は、前記表面保護膜を前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆う。
【0021】
請求項12記載の半導体装置の製造方法は、請求項10または11記載の半導体装置の製造方法において、前記犠牲剥離パターンを化学的エッチング手法により形成する。
【発明の効果】
【0022】
本発明の請求項1記載の半導体装置によれば、表面保護膜は、犠牲剥離パターンの内部に空孔部を有するように犠牲剥離パターン内を埋め込んでいるので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。このため、現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止することが可能となる。
【0023】
本発明の請求項2記載の半導体装置によれば、表面保護膜は、犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆っているので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができ、請求項1と同様の効果が得られる。
【0024】
請求項3,4では、犠牲剥離パターンが形成された絶縁膜層はLow−k膜からなるので、回路内の抵抗や容量における遅延の問題を解消できる。また、Low−k膜は膜密度が低いため、下層材料との密着強度が弱く、半導体チップのダイシングの際、樹脂封止時における樹脂が硬化収縮する際に、剥離しやすいので有効である。また、Low−k膜の比誘電率は3.9未満であることが好ましい。
【0025】
請求項5では、犠牲剥離パターンは、素子形成領域の周縁部全体に形成されているので、ダイシング時、樹脂封止時の応力による膜剥離を素子形成領域の周縁部全体で防ぐことができる。
【0026】
請求項6では、犠牲剥離パターンは、前記素子形成領域の周縁部の角部およびその近傍に形成されているので、ダイシング時、樹脂封止時の応力による膜剥離を素子形成領域の周縁部の角部およびその近傍で防ぐことができる。
【0027】
請求項7〜9では、請求項1,2,3または4記載の半導体装置において、犠牲剥離パターンは、複数個のコンタクト孔の集合体、複数個のミシン目状の溝の集合体または平行して並ぶ複数本の溝からなることが好ましい。この場合、請求項1における犠牲剥離パターンとして、表面保護膜が溝部の底部まで届かない高アスペクト比の微細コンタクトもしくは微細ラインを設け、請求項2における犠牲剥離パターンとして、表面保護膜が溝部の底部まで届かないアスペクト比の微細コンタクトもしくは微細ラインを設ける。
【0028】
本発明の請求項10記載の半導体装置の製造方法によれば、表面保護膜を形成する工程は、犠牲剥離パターンの内部に空孔部を有するように表面保護膜を犠牲剥離パターン内に埋め込むので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。このため、現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止することが可能となる。
【0029】
請求項11では、表面保護膜を形成する工程は、表面保護膜を犠牲剥離パターンの内面に沿うように犠牲剥離パターン内を覆うので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができ、請求項10と同様の効果が得られる。
【0030】
請求項12では、請求項10または11記載の半導体装置の製造方法において、犠牲剥離パターンを化学的エッチング手法により形成することが好ましい。
【発明を実施するための最良の形態】
【0031】
(第1の実施形態)
以下に、本発明の第1の実施形態の半導体装置およびその製造方法について、図1〜図3に基づいて説明する。
【0032】
図1は、本発明の第1の実施形態において半導体チップ内の犠牲剥離領域形成部分を示す平面図を、図2はその各犠牲剥離領域における犠牲剥離パターンの平面図を示している。図3は、本実施形態における半導体装置の製造方法を示す工程断面図である。
【0033】
図1及び図2において、101,201は半導体素子が形成された素子形成領域、102,202は犠牲剥離領域、103はダイシングライン領域である。
【0034】
図1および図3に示すように、複数の半導体素子が集積して形成された素子形成領域101の周縁部の少なくとも一部において、素子形成領域101に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターン313と、犠牲剥離パターン313上を覆うように、素子形成領域101上に形成された表面保護膜314とを備えている。表面保護膜314は、犠牲剥離パターン313の内部に空孔部を有するように犠牲剥離パターン313内を埋め込んでいる。
【0035】
この場合、図1(a)においては、半導体チップの外周全体に、図1(b)においては、半導体チップのコーナー部に、図1(c)においては、半導体チップの外周及びコーナー部に、それぞれ犠牲剥離領域102を設けている。
【0036】
また、各犠牲剥離領域において、図2(b)に示すような、複数個のコンタクト形状の犠牲剥離パターン203、図2(c)に示すような、複数本のミシン目状のライン形状の犠牲剥離パターン204、または図2(d)に示すような、複数本のライン形状の犠牲剥離パターン205をそれぞれ設けている。
【0037】
このような各犠牲剥離領域および各犠牲剥離パターン313は、図3(b)に示す半導体チップの断面図からわかるように、半導体チップの複数層303,304を跨ぐ溝形状に形成されている。さらに、図3(c)に示すように、この溝部の内壁の一部を表面保護膜314が覆っている。
【0038】
次に、本実施形態における半導体装置の製造方法について、図面を参照しながら説明する。
【0039】
ここで、本実施形態では、Siなどの基板301上に、SiOなどの層間膜302、F添加SiOなどのlow−k層間膜303,304、配線306〜308、コンタクト309〜311、Pad312、犠牲剥離パターン313、パッシベーション膜314(表面保護膜)で形成されている。Low−k層間膜の比誘電率は3.9未満であることが望ましい。
【0040】
まず、図3(a)に示すように、半導体チップとして素子形成領域を表面保護膜形成前の最上層までを作製する。次に、図3(b)に示すように、例えば、ドライエッチング等の化学的エッチング手法により、半導体チップの周辺の所定領域に、複数層の層間絶縁膜303,304を貫通し、low−k膜でない層間膜302に到達する深さまでの溝部を形成し、犠牲剥離領域とする。次に、図3(c)に示すように、素子形成領域を含む半導体チップ全体に表面保護膜314を形成する。このとき、犠牲剥離領域においては、犠牲剥離パターン313として表面保護膜が溝部の底部まで届かない高アスペクト比の微細コンタクトもしくは微細ラインを設けておく。このようにすることで、表面保護膜314は犠牲剥離パターン313の溝内部全体を埋め込まず、微細シームが形成される。
【0041】
この、犠牲剥離領域を設けることにより、ダイシング時、樹脂封止時の応力がかかると、開口パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。
【0042】
本実施形態においては、複数層の層間絶縁膜303,304を貫通し、low−k膜でない層間膜302に到達する深さまでの溝部を形成し、犠牲剥離領域としたが、これに限定されるものではなく、少なくとも1層の層間絶縁膜を貫通する溝部を形成すれば、犠牲剥離領域としての機能を果たすことができる。
【0043】
なお、犠牲剥離パターン313の溝内部を部分的に埋める表面保護膜314を設けることにより、パッシベーション膜の防湿効果を維持しながら、犠牲剥離領域を少ない面積で作成することができる。
【0044】
また、表面保護膜314が溝内部全体を埋め込んでいないことにより、ダイシング時、樹脂封止時の応力がかかった際に、より容易に開口パターンを剥離させることができる。
【0045】
なお、本発明は故意に犠牲剥離領域を設けることにより、チップ本体への剥離を防止することを特徴としており、犠牲剥離領域の形状や、犠牲領域パターンについては、本実施形態に限定されるものではない。
(第2の実施形態)
以下に、本発明の第2の実施形態の半導体装置およびその製造方法について、図4に基づいて説明する。
【0046】
本実施形態における犠牲剥離領域および犠牲剥離パターンの平面形状は、図1、図2に示す第1の実施形態と同様であるため説明を省略する。
【0047】
このような各犠牲剥離領域および各犠牲剥離パターン414は、図4(b)に示す半導体チップの断面図からわかるように、半導体チップの複数層403,404を跨ぐ溝形状に形成されている。さらに、図4(c)に示すように、この溝部の内壁に沿うように表面保護膜414が覆っている。
【0048】
次に、本実施形態における半導体装置の製造方法について、図面を参照しながら説明する。
【0049】
図4は、本実施形態における半導体装置の製造方法を示す工程断面図である。
【0050】
ここで、本実施形態では、Siなどの基板401上に、SiOなどの層間膜402、F添加SiOなどのlow−k層間膜403,404、配線406〜408、コンタクト409〜411、Pad412、犠牲剥離パターン413、パッシベーション膜(表面保護膜)414で形成されている。Low−k層間膜の比誘電率は3.9未満であることが望ましい。
【0051】
まず、図4(a)に示すように、半導体チップとして素子形成領域を表面保護膜形成前の最上層までを作製する。次に、図4(b)に示すように、例えば、ドライエッチング等の化学的エッチング手法により、半導体チップの周辺の所定領域に、複数層の層間絶縁膜403,404を貫通し、low−k膜でない層間膜402に到達する深さまでの溝部を形成し、犠牲剥離領域とする。次に、図4(c)に示すように、素子形成領域を含む半導体チップ全体に表面保護膜414を形成する。このとき、犠牲剥離領域においては、犠牲剥離パターン413として表面保護膜414が溝部の底部まで届くアスペクト比の微細コンタクトもしくは微細ラインを設けておく。このようにすることで、表面保護膜414は犠牲剥離パターン413の溝内部の壁面に沿うように、かつ、溝部内を埋め込まないように、溝部の内壁全体を覆う形状に形成される。
【0052】
この、犠牲剥離領域を設けることにより、ダイシング時、樹脂封止時の応力がかかると、開口パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。
【0053】
本実施形態においては、複数層の層間絶縁膜403,404を貫通し、low−k膜でない層間膜402に到達する深さまでの溝部を形成し、犠牲剥離領域としたが、これに限定されるものではなく、少なくとも1層の層間絶縁膜を貫通する溝部を形成すれば、犠牲剥離領域としての機能を果たすことができる。
【0054】
なお、犠牲剥離パターン413の溝内部の壁面に沿うように、かつ、溝部内を埋め込まないように、溝部の内壁全体を覆う形状に表面保護膜414を設けることにより、第1の実施形態より面積は多く必要となるものの、第1の実施形態と比較し、容易にかつ、確実にパッシベーション膜の防湿効果を得ることができる。
【0055】
また、表面保護膜414が溝内部全体を埋め込んでいないことにより、ダイシング時、樹脂封止時の応力がかかった際に、より容易に開口パターンを剥離させることができる。
【0056】
なお、本発明は故意に犠牲剥離領域を設けることにより、チップ本体への剥離を防止することを特徴としており、犠牲剥離領域の形状や、犠牲領域パターンについては、本実施形態に限定されるものではない。
【産業上の利用可能性】
【0057】
本発明の半導体装置およびその製造方法は、ダイシングおよび樹脂封止の際の膜剥離を防止することができるものであり、特に、Low−k膜を層間膜に用いた大規模集積回路(LSI)の製造等に有用である。
【図面の簡単な説明】
【0058】
【図1】(a)〜(c)は本発明の第1および第2の実施形態における犠牲剥離領域の例を示す平面図である。
【図2】(a)は本発明の第1および第2の実施形態における犠牲剥離領域を示す平面図、(b)〜(d)はその犠牲剥離パターンの例を示す平面図である。
【図3】本発明の第1の実施形態における犠牲剥離領域を形成するための工程断面図である。
【図4】本発明の第2の実施形態における犠牲剥離領域を形成するための工程断面図である。
【符号の説明】
【0059】
101 素子形成領域
102 犠牲剥離領域
103 ダイシングライン領域
201 素子形成領域
202 犠牲剥離領域
301 基板
302 層間膜
303 low−k層間膜
304 low−k層間膜
305 配線
306 配線
307 配線
308 配線
309 コンタクト
310 コンタクト
311 コンタクト
312 Pad
313 犠牲剥離パターン
314 パッシベーション膜
401 基板
402 層間膜
403 low−k層間膜
404 low−k層間膜
405 配線
406 配線
407 配線
408 配線
409 コンタクト
410 コンタクト
411 コンタクト
412 Pad
413 犠牲剥離パターン
414 パッシベーション膜




 

 


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