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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5441(P2007−5441A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−181800(P2005−181800)
出願日 平成17年6月22日(2005.6.22)
代理人 【識別番号】100076174
【弁理士】
【氏名又は名称】宮井 暎夫
発明者 栗山 寛明 / 安藤 三善
要約 課題
拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置を実現する。

解決手段
トランジスタは、ゲート電極2、ゲート絶縁膜4および拡散ビット線5を構成する拡散層とからなる。拡散ビット線5上にはビット線絶縁膜3が形成されている。ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜6を有する。トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨るように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および基板とによって構成されるMOS型ダイオードと接続されている。ここで、ゲート保護用絶縁膜の耐圧は、ゲート絶縁膜の耐圧よりも低い。
特許請求の範囲
【請求項1】
半導体基板中に形成された拡散ビット線とこれに交差するワード線とを備えたトランジスタアレイを構成し、前記トランジスタは、ゲート電極、ゲート絶縁膜および前記拡散ビット線を構成する拡散層からなり、前記トランジスタと前記ゲート電極で接続したMOS型ダイオードを有する半導体装置であって、
前記拡散ビット線上にビット線絶縁膜が形成され、
前記ゲート絶縁膜と同一の絶縁膜を介して、前記ビット線絶縁膜と平行に前記拡散ビット線方向に配置されたゲート保護用絶縁膜を有し、
前記トランジスタのゲート電極は、前記ゲート絶縁膜上、前記ビット線絶縁膜上、前記ゲート絶縁膜と同一の絶縁膜上および前記ゲート保護用絶縁膜上に跨がるように延伸して配置されることによって前記ワード線を構成するとともに、前記ゲート電極、前記ゲート保護用絶縁膜および前記半導体基板により前記MOS型ダイオードが構成されていることを特徴とする半導体装置。
【請求項2】
前記ゲート保護用絶縁膜の耐圧は、前記ゲート絶縁膜の耐圧より低い請求項1記載の半導体装置。
【請求項3】
前記ゲート保護用絶縁膜下に前記拡散ビット線が形成されている請求項1または2記載の半導体装置。
【請求項4】
前記ゲート保護用絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも薄い請求項1,2または3記載の半導体装置。
【請求項5】
前記ゲート絶縁膜の膜厚は20nm以上であり、前記ゲート保護用絶縁膜の膜厚は10〜15nmの範囲である請求項4記載の半導体装置。
【請求項6】
前記ゲート絶縁膜は、電荷蓄積機能を有する絶縁膜を含む請求項1,2,3,4または5記載の半導体装置。
【請求項7】
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の第1の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第1の開口部を設ける工程と、
前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、
前記第1の絶縁膜の第2の所定領域を選択的に除去して、前記ビット線に平行して前記一方向に延伸する第2の開口部を設ける工程と、
前記ビット線上および前記第2の開口部に露出した前記半導体基板上を熱酸化して、前記ビット線上にビット線絶縁膜を形成するとともに、前記第2の開口部に露出した前記半導体基板上に第2の絶縁膜を形成する工程と、
前記第1および第2の絶縁膜上および前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、
前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第1の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記第2の絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードを形成する工程とを含む半導体装置の製造方法。
【請求項8】
前記第2の開口部を熱酸化する前に、前記第2の開口部から前記半導体基板中に窒素を導入する請求項7記載の半導体装置の製造方法。
【請求項9】
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の第1の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第1の開口部を設ける工程と、
前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、
前記ビット線上を熱酸化して、前記ビット線上にビット線絶縁膜を形成する工程と、
複数の前記ビット線絶縁膜のうちの少なくとも1つに対し、その上層をエッチング除去して薄膜化されたビット線絶縁膜を形成する工程と、
前記第1の絶縁膜上、薄膜化されたビット線絶縁膜上およびそれ以外の前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、
前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第1の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記薄膜化されたビット線絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードを形成する工程とを含む半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路に用いられる半導体装置、特に拡散ビット線とこれに交差するワード線を備えたトランジスタアレイを構成する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来、トランジスタのゲート保護素子としてMOS型ダイオード素子が使用されてきた。具体的には、トランジスタとMOS型ダイオードをゲート電極で接続することにより、ドライエッチング工程等において基板とウエハ上方の対向電極との間に高電圧が印加された時、ゲート電極に蓄積された電荷を、MOS型ダイオードを介して基板へ放出することによって、MOS型ダイオードがゲート保護素子として機能する。
【0003】
図5は、従来のトランジスタとこのトランジスタのゲート保護素子として機能するMOS型ダイオード素子の要部断面図であり、1は半導体基板、2はゲート電極、4はトランジスタのゲート酸化膜、8は素子分離絶縁膜、9はMOSダイオードのゲート酸化膜である(例えば、特許文献1参照)。
【特許文献1】特開平2−67777号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の技術では、図5より明らかなように、トランジスタとは別にMOS型ダイオード素子を形成する必要があり、半導体装置の大きさが増大してしまう。また、トランジスタとMOS型ダイオード素子の2種類の膜厚のゲート酸化膜を形成する必要があり、製造方法が煩雑となる問題がある。
【0005】
したがって、本発明の目的は、上記の課題に鑑みて、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明の請求項1記載の半導体装置は、半導体基板中に形成された拡散ビット線とこれに交差するワード線とを備えたトランジスタアレイを構成し、前記トランジスタは、ゲート電極、ゲート絶縁膜および前記拡散ビット線を構成する拡散層からなり、前記トランジスタと前記ゲート電極で接続したMOS型ダイオードを有する半導体装置であって、前記拡散ビット線上にビット線絶縁膜が形成され、前記ゲート絶縁膜と同一の絶縁膜を介して、前記ビット線絶縁膜と平行に前記拡散ビット線方向に配置されたゲート保護用絶縁膜を有し、前記トランジスタのゲート電極は、前記ゲート絶縁膜上、前記ビット線絶縁膜上、前記ゲート絶縁膜と同一の絶縁膜上および前記ゲート保護用絶縁膜上に跨がるように延伸して配置されることによって前記ワード線を構成するとともに、前記ゲート電極、前記ゲート保護用絶縁膜および前記半導体基板により前記MOS型ダイオードが構成されている。
【0007】
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記ゲート保護用絶縁膜の耐圧は、前記ゲート絶縁膜の耐圧より低くした。
【0008】
請求項3記載の半導体装置は、請求項1または2記載の半導体装置において、前記ゲート保護用絶縁膜下に前記拡散ビット線が形成されている。
【0009】
請求項4記載の半導体装置は、請求項1,2または3記載の半導体装置において、前記ゲート保護用絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも薄い。
【0010】
請求項5記載の半導体装置は、請求項4記載の半導体装置において、前記ゲート絶縁膜の膜厚は20nm以上であり、前記ゲート保護用絶縁膜の膜厚は10〜15nmの範囲である。
【0011】
請求項6記載の半導体装置は、請求項1,2,3,4または5記載の半導体装置において、前記ゲート絶縁膜は、電荷蓄積機能を有する絶縁膜を含む。
【0012】
請求項7記載の半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の第1の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第1の開口部を設ける工程と、前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、前記第1の絶縁膜の第2の所定領域を選択的に除去して、前記ビット線に平行して前記一方向に延伸する第2の開口部を設ける工程と、前記ビット線上および前記第2の開口部に露出した前記半導体基板上を熱酸化して、前記ビット線上にビット線絶縁膜を形成するとともに、前記第2の開口部に露出した前記半導体基板上に第2の絶縁膜を形成する工程と、前記第1および第2の絶縁膜上および前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第1の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記第2の絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードを形成する工程とを含む。
【0013】
請求項8記載の半導体装置の製造方法は、請求項7記載の半導体装置の製造方法において、前記第2の開口部を熱酸化する前に、前記第2の開口部から前記半導体基板中に窒素を導入する。
【0014】
請求項9記載の半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の第1の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第1の開口部を設ける工程と、前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、前記ビット線上を熱酸化して、前記ビット線上にビット線絶縁膜を形成する工程と、複数の前記ビット線絶縁膜のうちの少なくとも1つに対し、その上層をエッチング除去して薄膜化されたビット線絶縁膜を形成する工程と、前記第1の絶縁膜上、薄膜化されたビット線絶縁膜上およびそれ以外の前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第1の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記薄膜化されたビット線絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードを形成する工程とを含む。
【発明の効果】
【0015】
本発明の請求項1,2記載の半導体装置によれば、ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜を有し、トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨がるように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードが構成されているので、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えることができる。また、ゲート保護用絶縁膜の耐圧は、ゲート絶縁膜の耐圧より低くすることが好ましい。
【0016】
請求項3では、ゲート保護用絶縁膜下に拡散ビット線が形成されているので、ビット線上を熱酸化したビット線絶縁膜をゲート保護用絶縁膜とすることができる。
【0017】
請求項4では、ゲート保護用絶縁膜の膜厚はゲート絶縁膜の膜厚よりも薄いので、ゲート保護用絶縁膜の耐圧を、ゲート絶縁膜の耐圧より低くすることができる。
【0018】
請求項5では、ゲート絶縁膜の膜厚は20nm以上であり、ゲート保護用絶縁膜の膜厚は10〜15nmの範囲であるので、ゲート保護用絶縁膜の耐圧を、ゲート絶縁膜の耐圧より低くすることができる。
【0019】
請求項6では、ゲート絶縁膜は、電荷蓄積機能を有する絶縁膜を含むので、不揮発性半導体記憶装置としての機能を有する。
【0020】
本発明の請求項7記載の半導体装置の製造方法によれば、第1の絶縁膜の第2の所定領域を選択的に除去して、ビット線に平行して一方向に延伸する第2の開口部を設け、ビット線上および第2の開口部に露出した半導体基板上を熱酸化して、ビット線上にビット線絶縁膜を形成するとともに、第2の開口部に露出した半導体基板上に第2の絶縁膜を形成し、第2の絶縁膜からゲート保護用絶縁膜を形成することで、ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードを形成するので、トランジスタアレイの一部を簡単なMOS型ダイオード構造に変更してゲート保護素子とすることができる。このため、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えることができる。
【0021】
請求項8では、第2の開口部を熱酸化する前に、第2の開口部から半導体基板中に窒素を導入するので、基板表面の酸化速度を抑制することができる。
【0022】
本発明の請求項9記載の半導体装置の製造方法によれば、複数のビット線絶縁膜のうちの少なくとも1つに対し、その上層をエッチング除去して薄膜化されたビット線絶縁膜を形成し、薄膜化されたビット線絶縁膜からゲート保護用絶縁膜を形成することで、ゲート電極、ゲート保護用絶縁膜および半導体基板によりMOS型ダイオードを形成するので、トランジスタアレイの一部を簡単なMOS型ダイオード構造に変更してゲート保護素子とすることができる。このため、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えることができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の半導体装置およびその製造方法に係る実施形態について、図面を参照しながら説明する。
(第1の実施形態)
本発明の第1の実施形態を図1および図2に基づいて説明する。図1は、本発明の第1の実施形態に係る半導体装置を示す断面図である。
【0024】
この半導体装置は、半導体基板1中に形成されたビット線5とこれに交差するワード線とを備えたトランジスタアレイを構成する。トランジスタは、ゲート電極2、ゲート絶縁膜4およびビット線5を構成する拡散層からなる。また、トランジスタのゲート保護素子として、トランジスタとゲート電極2で接続したMOS型ダイオードを有する。
【0025】
半導体基板1には、上記のように拡散層で形成されたビット線5と、ビット線5の上にはビット線絶縁膜3とが形成され、さらにゲート保護用の絶縁膜6が形成されている。このゲート保護用絶縁膜6は、ゲート絶縁膜4と同一の絶縁膜を介して、ビット線絶縁膜3と平行に拡散ビット線方向に配置されている。また、ビット線絶縁膜3同士の間、およびビット線絶縁膜3とゲート保護用の絶縁膜6の間の半導体基板1上にはゲート絶縁膜4が形成され、ビット線絶縁膜3とゲート保護用の絶縁膜6とゲート絶縁膜4の上部にはゲート電極2が連続して形成されている。このゲート電極2は、ゲート絶縁膜4上、ビット線絶縁膜3上、ゲート絶縁膜4と同一の絶縁膜上およびゲート保護用絶縁膜6上に跨がるように延伸して配置されることによってワード線を構成する。
【0026】
ゲート絶縁膜4の膜厚は20nm程度であり、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したONO膜で構成され、電荷蓄積層としての役割を果たすこともできる。
【0027】
また、ビット線絶縁膜3の膜厚は約40〜60nm程度であり、ゲート保護用の絶縁膜6の膜厚は約10〜15nm程度である。
【0028】
本実施形態においては、基板1とこのゲート保護用の絶縁膜6とこの上に形成されたゲート電極2とでMOS型ダイオードが構成される。
【0029】
図2(A)〜(E)は、本実施形態に係る半導体装置の製造方法を示す工程断面フロー図である。
【0030】
まず、図2(A)に示すように、半導体基板1上にゲート絶縁膜4を形成する。このゲート絶縁膜4としては、通常、シリコン酸化膜が用いられるが、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したONO膜で構成し、電荷蓄積層としての役割を持たすこともできる。
【0031】
次に、図2(B)に示すように、フォトマスク7aを用いて、ゲート絶縁膜4の第1の所定領域を選択的にエッチング除去した後、開口部から不純物注入して拡散層からなるビット線5を形成する。ビット線5形成のための不純物注入は、典型的には1×1015〜1×1016/cm−2、および20〜80keVの条件での砒素注入により形成される。この後フォトマスク7aを除去する。
【0032】
次に、図2(C)に示すように、フォトマスク7bを用いて、ゲート絶縁膜4の第2の所定領域を選択的にエッチングする。この後フォトマスク7bを除去する。
【0033】
次に、図2(D)に示すように、先に選択的にゲート絶縁膜4がエッチング除去された第1および第2の所定領域上に、熱酸化により、それぞれビット線酸化膜3及びシリコン酸化膜6を形成する。このとき、ゲート絶縁膜4の存在する部分は酸化速度が遅く、ビット線5が下方に形成されている第1の所定領域では、基板1表面には増速酸化により、膜厚が厚いビット線酸化膜3が例えば50nmの厚みで形成される。また、ビット線5が下方に形成されていない第2の所定領域では、基板1表面には通常の酸化により、ビット線酸化膜3よりは膜厚が薄いシリコン酸化膜6が例えば15nmの厚みで形成される。これは、下方に拡散層のないシリコン酸化膜6の酸化速度が、下方に拡散層のあるビット線酸化膜3の酸化速度よりも遅いことによる。
【0034】
次に、図2(E)に示すように、ゲート電極2を形成すれば、本実施形態のトランジスタアレイ(不揮発性半導体記憶装置)が完成する。
【0035】
なお、本実施形態の製造方法においては、図2(C)に示すゲート絶縁膜4の第2の所定領域を選択的にエッチングする工程において、窒素注入を行うことで酸化速度をさらに抑制することが可能である。
【0036】
以上のように構成された本実施形態の半導体装置について、以下その動作を説明する。
上記のようにゲート絶縁膜4をONO膜で構成し、電荷蓄積層として使用する場合、ゲート電圧は約10V、ドレイン電圧は3〜6V程度を印加して電荷をシリコン窒化膜中に導入することができる。
【0037】
一方、ドライエッチング工程等において、ゲート電極2と基板1の間には15V程度の電圧がかかり、これによっても電荷がシリコン窒化膜中に導入され、トランジスタの閾値電圧を変動させる要因となる。
【0038】
しかし、図1に示すような構造にすることで、ゲート電極2と基板1の間に15V程度の電圧がかかった場合は、メモリセル本体を構成するトランジスタよりも先に、ゲート保護用の絶縁膜6を有するMOS型ダイオードにおいて、ゲート保護用の絶縁膜6中をF−N電流が流れ、ゲート電極2に蓄積された電荷を基板1へ放出するため、メモリセル本体を構成するトランジスタの閾値電圧が変動することを防止できる。
【0039】
一方、通常動作時に10Vの電圧がゲート電極2に印加された場合には、メモリセル本体を構成するトランジスタはもちろんのこと、ゲート保護用の絶縁膜6を有するMOS型ダイオードにおいても、ゲート保護用の絶縁膜6中をF−N電流が流れることはなく、メモリセル本体を構成するトランジスタは、通常の動作が可能となる。
【0040】
以上のように、本実施形態では、トランジスタアレイの一部を簡単なMOS型ダイオード構造に変更してゲート保護素子とするため、従来技術のようなトランジスタに隣接してMOS型ダイオードを設ける場合に比べ、アレイ面積の増大を大幅に抑制することができ、また、その製造方法においても、若干の工程増加のみで達成することが可能であるため、複雑な製造工程の追加が必要なく、コスト増加も少ない簡便な製造方法を提供できる。
(第2の実施形態)
本発明の第2の実施形態を図3および図4に基づいて説明する。図3は、本発明の第2の実施形態に係る半導体装置の一例を示す断面図である。なお、第1の実施形態と同一部分の説明は省略する。
【0041】
半導体基板1には、拡散層で形成されたビット線5と、ビット線5の上にはビット線絶縁膜3が形成されている。また、ビット線絶縁膜3同士の間にはゲート絶縁膜4が形成され、ビット線絶縁膜3の上部にはゲート電極2が連続して形成されている。
【0042】
ゲート絶縁膜4の膜厚は20nm程度であり、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したONO膜で構成され、電荷蓄積層としての役割を果たすこともできる。
【0043】
また、ビット線絶縁膜3の膜厚は約40〜60nm程度であり、ゲート保護のために利用されるビット線絶縁膜3の膜厚は10〜15nm程度である。
【0044】
本実施形態においては、基板1とこの薄膜化されたビット線酸化膜3とこの上に形成されたゲート電極2とでMOS型ダイオードが構成される。
【0045】
図4(A)〜(E)は、本実施形態に係る半導体装置の製造方法を示す工程断面フロー図である。
【0046】
まず、図4(A)に示すように、半導体基板1上にゲート絶縁膜4を形成する。このゲート絶縁膜4としては、通常、シリコン酸化膜が用いられるが、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したONO膜で構成し、電荷蓄積層としての役割を持たすこともできる。
【0047】
次に、図4(B)に示すように、フォトマスク7aを用いて、ゲート絶縁膜4の第1の所定領域を選択的にエッチング除去した後、開口部から不純物注入して拡散層からなるビット線5を形成する。ビット線5形成のための不純物注入は、典型的には1×1015〜1×1016/cm−2、および20〜80keVの条件での砒素注入により形成される。この後フォトマスク7aを除去する。
【0048】
次に、図4(C)に示すように、先に選択的にゲート絶縁膜4がエッチング除去された第1の所定領域上に、熱酸化により、ビット線酸化膜3を形成する。このとき、ゲート絶縁膜4の存在する部分は酸化速度が遅く、ビット線5が下方に形成されている第1の所定領域では、基板1表面には増速酸化により、膜厚が厚いビット線酸化膜3が例えば50nmの厚みで形成される。
【0049】
次に、図4(D)に示すように、特定のビット線絶縁膜3である第2の所定領域を、フォトマスク7bを用いて選択的にエッチングする。このとき、第2の所定領域では、ビット線絶縁膜3の膜厚が例えば15nmの厚みだけ残存するようにエッチングする。
【0050】
次に、図4(E)に示すように、ゲート電極2を形成すれば、本実施形態の不揮発性半導体記憶装置が完成する。
【0051】
本実施形態の製造方法においては、図4(D)に示すビット線絶縁膜3の第2の所定領域を選択的にエッチングする工程において、一旦、この領域のビット線絶縁膜3を完全に除去した後、再度熱酸化することにより、この領域に例えば15nmの厚みのビット線絶縁膜3を形成する方法を用いても構わない。
【0052】
以上のように構成された本実施形態の半導体装置について、以下その動作を説明する。
【0053】
上記のようにゲート絶縁膜4をONO膜で構成し、電荷蓄積層として使用する場合、ゲート電圧は約10V、ドレイン電圧は3〜6V程度を印加して電荷をシリコン窒化膜中に導入することができる。
【0054】
一方、ドライエッチング工程等において、ゲート電極2と基板の間には15V程度の電圧がかかり、これによっても電荷がシリコン窒化膜中に導入され、トランジスタの閾値電圧を変動させる要因となる。
【0055】
しかし、図3に示すような構造にすることで、ゲート電極2と基板1の間に15V程度の電圧がかかった場合は、メモリセル本体を構成するトランジスタよりも先に、薄膜化されたビット線絶縁膜3を有するMOS型ダイオードにおいて、薄膜化されたビット線絶縁膜3中をF−N電流が流れ、ゲート電極2に蓄積された電荷を基板へ放出するため、メモリセル本体を構成するトランジスタの閾値電圧が変動することを防止できる。
【0056】
一方、通常動作時に10Vの電圧がゲート電極に印加された場合には、メモリセル本体を構成するトランジスタはもちろんのこと、薄膜化されたビット線絶縁膜3を有するMOS型ダイオードにおいても、薄膜化されたビット線絶縁膜3中をF−N電流が流れることはなく、メモリセル本体を構成するトランジスタは、通常の動作が可能となる。
【0057】
以上のように、本実施形態では、トランジスタアレイの一部を簡単なMOS型ダイオード構造に変更してゲート保護素子とするため、従来技術のようなトランジスタに隣接してMOS型ダイオードを設ける場合に比べ、アレイ面積の増大を大幅に抑制することができ、また、その製造方法においても、若干の工程増加のみで達成することが可能であるため、複雑な製造工程の追加が必要なく、コスト増加も少ない簡便な製造方法を提供できる。
【産業上の利用可能性】
【0058】
本発明の半導体装置およびその製造方法は、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置とその簡便な製造方法を提供するものであり、特に、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイおよびその製造方法等に有用である。
【図面の簡単な説明】
【0059】
【図1】本発明の第1の実施形態における半導体装置を示す断面図である。
【図2】本発明の第1の実施形態における半導体装置の製造方法を示す工程断面フロー図である。
【図3】本発明の第2の実施形態における半導体装置を示す断面図である。
【図4】本発明の第2の実施形態における半導体装置の製造方法を示す工程断面フロー図である。
【図5】従来の半導体装置を示す断面図である。
【符号の説明】
【0060】
1 半導体基板
2 ゲート電極
3 ビット線絶縁膜
4 ゲート絶縁膜
5 ビット線
6 ゲート保護用の絶縁膜
7a,7b フォトレジスト
8 素子分離絶縁膜
9 MOSダイオードの絶縁膜




 

 


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