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発明の名称 誘電体メモリ及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5409(P2007−5409A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−181168(P2005−181168)
出願日 平成17年6月21日(2005.6.21)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 夏目 進也 / 伊東 豊二
要約 課題
COB構造を有する誘電体メモリにおいて、スタックコンタクトにおける下部コンタクトプラグのコンタクト抵抗の安定化を図る。

解決手段
不純物拡散層104に接続する第1のコンタクトプラグ108の上方に形成された配線109を覆う第2の絶縁膜110を形成する工程と、第2の絶縁膜110上に第3の絶縁膜111を形成する工程と、第3の絶縁膜111上に第1の水素バリア膜112を形成する工程と、第1の水素バリア膜112上にキャパシタ118を形成する工程と、第1の水素バリア膜112における第1のコンタクトプラグ108の上方に存在している部分を選択的に除去した後、キャパシタ108に対して熱処理を行う工程とを備える。これにより、熱処理時に、第1のコンタクトプラグ108の上面が第2の絶縁膜110及び第3の絶縁膜111によって覆われているので、第1のコンタクトプラグ108の酸化及び消失を防止することができる。
特許請求の範囲
【請求項1】
半導体基板上に、第1の絶縁膜を形成する工程(A)と、
前記第1の絶縁膜に、前記半導体基板に到達する第1のコンタクトプラグを形成する工程(B)と、
前記第1の絶縁膜上に、前記第1のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程(C)と、
前記第1の絶縁膜上に、前記配線を覆うように第2の絶縁膜を形成する工程(D)と、
前記第2の絶縁膜上に、第3の絶縁膜を形成する工程(E)と、
前記第3の絶縁膜上に、第1の水素バリア膜を形成する工程(F)と、
前記第1の絶縁膜、前記第2の絶縁膜、前記第3の絶縁膜及び前記第1の水素バリア膜に、前記半導体基板に到達する第2のコンタクトプラグを形成する工程(G)と、
前記第1の水素バリア膜上に、前記第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程(H)と、
前記第1の水素バリア膜における前記第1のコンタクトプラグの上方に存在している部分を選択的に除去する工程(I)と、
前記キャパシタに対して熱処理を行う工程(J)とを備えることを特徴とする誘電体メモリの製造方法。
【請求項2】
前記工程(J)の後に、
前記第3の絶縁膜上に、前記キャパシタを覆うように第4の絶縁膜を形成する工程(K)と、
前記第2の絶縁膜、前記第3の絶縁膜及び前記第4の絶縁膜に、前記第1のコンタクトプラグに到達する第3のコンタクトプラグを形成する工程(L)とを更に備えることを特徴とする請求項1に記載の誘電体メモリの製造方法。
【請求項3】
前記工程(J)よりも後であって且つ前記工程(K)よりも前に、
前記第3の絶縁膜上に、前記キャパシタを覆い且つ前記第1の水素バリア膜と接合する、第2の水素バリア膜を形成する工程(X)を更に備え、
前記工程(K)は、前記第3の絶縁膜上に、前記第2の水素バリア膜を覆うように前記第4の絶縁膜を形成する工程であることを特徴とする請求項2に記載の誘電体メモリの製造方法。
【請求項4】
前記工程(H)よりも後であって且つ前記工程(J)よりも前に、
前記第1の水素バリア膜上に、前記キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることを特徴とする請求項3に記載の誘電体メモリの製造方法。
【請求項5】
半導体基板上に、第1の絶縁膜を形成する工程(A)と、
前記第1の絶縁膜に、前記半導体基板に到達する第1のコンタクトプラグを形成する工程(B)と、
前記第1の絶縁膜上に、前記第1のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程(C)と、
前記第1の絶縁膜上に、前記配線を覆うように第2の絶縁膜を形成する工程(D)と、
前記第2の絶縁膜上に、第1の水素バリア膜を形成する工程(E)と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記第1の水素バリア膜に、前記半導体基板に到達する第2のコンタクトプラグを形成する工程(F)と、
前記第1の水素バリア膜上に、前記第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程(G)と、
少なくとも前記キャパシタ及び前記第1のコンタクトプラグの上方をマスクで覆い、前記第1の水素バリア膜における所望の領域を選択的に除去する工程(H)と、
前記キャパシタに対して熱処理を行う工程(I)とを備えることを特徴とする誘電体メモリの製造方法。
【請求項6】
前記工程(I)の後に、
前記第2の絶縁膜及び前記第1の水素バリア膜上に、前記キャパシタを覆うように第3の絶縁膜を形成する工程(J)と、
前記第2の絶縁膜、前記第1の水素バリア膜及び前記第3の絶縁膜に、前記第1のコンタクトプラグに到達する第3のコンタクトプラグを形成する工程(K)とを更に備えることを特徴とする請求項5に記載の誘電体メモリの製造方法。
【請求項7】
前記工程(I)よりも後であって且つ前記工程(J)よりも前に、
前記第2の絶縁膜上に、前記キャパシタを覆い且つ前記第1の水素バリア膜と接合する、第2の水素バリア膜を形成する工程(X)を更に備え、
前記工程(J)は、前記第2の水素バリア膜及び前記第1の水素バリア膜上に、前記第3の絶縁膜を形成する工程であることを特徴とする請求項5に記載の誘電体メモリの製造方法。
【請求項8】
前記工程(G)よりも後であって且つ前記工程(I)よりも前に、
前記第1の水素バリア膜上に、前記キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることを特徴とする請求項7に記載の誘電体メモリの製造方法。
【請求項9】
前記第2の絶縁膜及び前記第3の絶縁膜は、同一の材料よりなることを特徴とする請求項1に記載の誘電体メモリの製造方法。
【請求項10】
前記工程(D)は、CMP法により、前記第2の絶縁膜を平坦にする工程を含むことを特徴とする請求項1又は5に記載の誘電体メモリの製造方法。
【請求項11】
前記第1の水素バリア膜は、窒化シリコンよりなることを特徴とする請求項1又は5に記載の誘電体メモリの製造方法。
【請求項12】
半導体基板上に形成された、トランジスタと、
前記半導体基板上に、前記トランジスタを覆うように形成された第1の絶縁膜と、
前記第1の絶縁膜に形成され、前記トランジスタを構成する一方の拡散層と接続する第1のコンタクトプラグと、
前記第1の絶縁膜上に形成され、前記第1のコンタクトプラグのうちの一部と電気的に接続する配線と、
前記第1の絶縁膜上に、前記配線を覆うように形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された、第3の絶縁膜と、
前記第3の絶縁膜上に形成された、第1の水素バリア膜と、
前記第1の絶縁膜、前記第2の絶縁膜、前記第3の絶縁膜及び前記第1の水素バリア膜に形成され、前記トランジスタを構成する他方の拡散層と接続する第2のコンタクトプラグと、
前記第1の水素バリア膜上に形成され、前記第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、
前記第3の絶縁膜上に、前記キャパシタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、第2の水素バリア膜と、
前記第2の水素バリア膜上に、前記キャパシタを覆うように形成された第4の絶縁膜と、
前記第2の絶縁膜、前記第3の絶縁膜及び前記第4の絶縁膜に形成され、前記第1のコンタクトプラグに到達する第3のコンタクトプラグとを備えることを特徴とする誘電体メモリ。
【請求項13】
半導体基板上に形成された、トランジスタと、
前記半導体基板上に、前記トランジスタを覆うように形成された第1の絶縁膜と、
前記第1の絶縁膜に形成され、前記トランジスタを構成する一方の拡散層と接続する第1のコンタクトプラグと、
前記第1の絶縁膜上に形成され、前記第1のコンタクトプラグのうちの一部と電気的に接続する配線と、
前記第1の絶縁膜上に、前記配線を覆うように形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された、第1の水素バリア膜と、
前記第1の絶縁膜、前記第2の絶縁膜及び前記第1の水素バリア膜に形成され、前記トランジスタを構成する他方の拡散層と接続する第2のコンタクトプラグと、
前記第1の水素バリア膜上に形成され、前記第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、
前記第2の絶縁膜上に、前記キャパシタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、第2の水素バリア膜と、
前記第2の水素バリア膜上に、前記キャパシタを覆うように形成された第3の絶縁膜と、
前記第2の絶縁膜、前記第1の水素バリア膜及び前記第3の絶縁膜に形成され、前記第1のコンタクトプラグに到達する第3のコンタクトプラグとを備えることを特徴とする誘電体メモリ。
発明の詳細な説明
【技術分野】
【0001】
本発明は、誘電体メモリ及びその製造方法に関し、特に、COB構造を有する誘電体メモリ及びその製造方法に関する。
【背景技術】
【0002】
キャパシタの下方にビット配線が配置された、いわゆる、COB構造の誘電体メモリでは、誘電体キャパシタの上方に位置する配線と半導体基板とを接続するコンタクトプラグのホール深さが大きくなるので、エッチングによるコンタクトホールの形成が非常に困難であると共に、該コンタクトホール内へのコンタクトプラグ材料の埋め込みが非常に困難である。このため、COB構造を有する誘電体メモリでは、コンタクトプラグが積層されたスタック構造(以下、スタックコンタクトと記す)が採用されている。これにより、積層されたコンタクトプラグにおける、各コンタクトホールのアスペクト比を小さくすることができるので、各コンタクトホール内にコンタクトプラグ材料を容易に埋め込むことができる(例えば、特許文献1を参照)。
【0003】
以下に、従来例に係るCOB構造を有する誘電体メモリの製造方法について、図12(a) 〜(d) 及び図13(a) 〜(c) を参照しながら説明する。図12(a) 〜(d) 及び図13(a) 〜(c) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【0004】
まず、図12(a) に示すように、半導体基板300におけるSTI分離領域301によって区画された素子形成領域において、半導体基板300上にゲート絶縁膜302を介してゲート電極303を形成すると共に、半導体基板300におけるゲート絶縁膜302の両側方に位置する領域に不純物拡散層304を形成する。このようにして、半導体基板300における素子形成領域に、ゲート電極303、ゲート絶縁膜302及び不純物拡散層304よりなるトランジスタを形成する。
【0005】
続いて、半導体基板300の上に、トランジスタを覆うように、第1の絶縁膜305を形成した後、CMP法を用いて、第1の絶縁膜305の平坦化を行う。続いて、第1の絶縁膜305を貫通すると共に下端が不純物拡散層304と接続する第1のコンタクトプラグ306を形成する。
【0006】
続いて、第1の絶縁膜305の上に、第1のコンタクトプラグ306と電気的に接続するビット配線307を形成する。続いて、第1の絶縁膜305の上に、ビット配線307を覆うように、第2の絶縁膜308を形成した後、CMP法を用いて、第2の絶縁膜308の平坦化を行う。
【0007】
次に、図12(b) に示すように、第2の絶縁膜308の上に、第1の水素バリア膜309を形成した後、第1の絶縁膜305、第2の絶縁膜308及び第1の水素バリア膜309を貫通すると共に下端が不純物拡散層304と接続する第2のコンタクトプラグ310を形成する。
【0008】
続いて、図12(b) に示すように、第1の水素バリア膜309の上に、第2のコンタクトプラグ310と電気的に接続する、下部電極311、誘電体膜312及び上部電極313よりなるキャパシタ314を形成する。続いて、図12(c) に示すように、第1の水素バリア膜309の上に、キャパシタ314を覆うように、層間絶縁膜315を形成する。
【0009】
次に、図12(d) に示すように、層間絶縁膜315の上に形成された所望のパターンを有するマスク(図示せず)を用いて、層間絶縁膜315及び第1の水素バリア膜309に対して選択的にエッチングを行う。これにより、層間絶縁膜315及び第1の水素バリア膜309における第1のコンタクトプラグ306の上方に存在している部分を選択的に除去することにより、複数のキャパシタ314よりなるメモリセルアレイを形成する。
【0010】
次に、図12(d) に示すように、高温の酸素雰囲気下において、キャパシタ314に対して熱処理を行うことにより、誘電体膜312を結晶化させる。次に、図13(a) に示すように、第2の絶縁膜308の上に、層間絶縁膜315を覆う第2の水素バリア膜316を形成する。これにより、キャパシタ314が第1の水素バリア膜309及び第2の水素バリア膜316によって囲われた構造とすることができる。
【0011】
次に、図13(b) に示すように、第2の水素バリア膜316をパターニングした後、第2の絶縁膜308の上に、第2の水素バリア膜316を覆うように第3の絶縁膜317を形成する。続いて、第2の絶縁膜308及び第3の絶縁膜317に、第1のコンタクトプラグ306の上端に到達する第3のコンタクトホール318を形成する。
【0012】
次に、図13(c) に示すように、第3の絶縁膜317の上に、第3のコンタクトホール318内を埋め込むように、導電膜を形成した後、CMP法を用いて、第3の絶縁膜317の表面が露出するまで、第3のコンタクトホール318からはみ出した導電膜を除去する。これにより、第2の絶縁膜308及び第3の絶縁膜317を貫通すると共に下端が第1のコンタクトプラグ306の上端と接続する第3のコンタクトプラグ319を形成する。このようにして、第1のコンタクトプラグ(下部コンタクトプラグ)306及び第3のコンタクトプラグ(上部コンタクトプラグ)319が積層されてなるスタックコンタクトを形成する。
【特許文献1】特開平11−251559号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、従来例に係るCOB構造を有する誘電体メモリの製造方法では、以下のような問題があった。該問題点について、図14(a) 〜(c) を参照しながら説明する。
【0014】
従来例に係る誘電体メモリの製造方法では、第2の絶縁膜308の形成工程(前述した図12(a) に相当)の際に、第2の絶縁膜308中に、第1のコンタクトプラグ306を構成する材料に由来するデガス(例えば、水、水素、フッ素及び水酸化物等)が発生するので、第2の絶縁膜308中にデガスによるホールが発生することがあった。そのため、図14(a) に示すように、CMP法による第2の絶縁膜308の研磨工程(前述した図12(a) に相当)の際に、第2の絶縁膜308の表面にホール400aが露出したり、スクラッチ401がホール400b内に達する場合があった。このため、キャパシタ314の熱処理工程(前述した図12(d) に相当)の際に、ホール400a又はホール400bを通じて、第1のコンタクトプラグ306内に酸素が侵入し、図14(b) に示すように、第1のコンタクトプラグ306が酸化されるので、第1のコンタクトプラグ406におけるコンタクト抵抗が高くなるという問題があった。
【0015】
また、図14(c) に示すように、CMP法による導電膜の研磨工程(前述した図13(c) に相当)の際に、研磨スラリー中に含まれる薬液(例えば、過酸化水素水等)によって、酸化された第1のコンタクトプラグ406がエッチングされて消失し、スタックコンタクトがオープン不良となるという問題もあった。
【0016】
前記に鑑み、本発明の目的は、COB構造を有する誘電体メモリにおいて、スタックコンタクトの下部コンタクトプラグの酸化を防止することにより、下部コンタクトプラグにおけるコンタクト抵抗の安定化を図ると共に、下部コンタクトプラグの消失を防止することである。
【課題を解決するための手段】
【0017】
前記の課題を解決するために、本発明に係る第1の誘電体メモリの製造方法は、半導体基板上に、第1の絶縁膜を形成する工程(A)と、第1の絶縁膜に、半導体基板に到達する第1のコンタクトプラグを形成する工程(B)と、第1の絶縁膜上に、第1のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程(C)と、第1の絶縁膜上に、配線を覆うように第2の絶縁膜を形成する工程(D)と、第2の絶縁膜上に、第3の絶縁膜を形成する工程(E)と、第3の絶縁膜上に、第1の水素バリア膜を形成する工程(F)と、第1の絶縁膜、第2の絶縁膜、第3の絶縁膜及び第1の水素バリア膜に、半導体基板に到達する第2のコンタクトプラグを形成する工程(G)と、第1の水素バリア膜上に、第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程(H)と、第1の水素バリア膜における第1のコンタクトプラグの上方に存在している部分を選択的に除去する工程(I)と、キャパシタに対して熱処理を行う工程(J)とを備えることを特徴とする。
【0018】
このように、本発明に係る第1の誘電体メモリの製造方法によると、第2の絶縁膜の形成工程の後に、第2の絶縁膜上に、第3の絶縁膜を形成する工程を行う。これにより、第2の絶縁膜の形成工程の際に、第2の絶縁膜中に発生し、且つ第2の絶縁膜の表面に露出したホールを第3の絶縁膜によって、塞ぐ又は埋め込むことができる。更に、第2の絶縁膜に対して施される研磨によって発生したスクラッチが、第2の絶縁膜中に発生したホール内に達することがあっても、第3の絶縁膜によって、該スクラッチを埋め込むことができる。したがって、キャパシタの熱処理工程の際に、第2の絶縁膜に形成されたホール又はスクラッチを通じて、第1のコンタクトプラグ内に酸素が侵入することを阻止することができるので、第1のコンタクトプラグが酸化されることを防止することができ、第1のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。また、該スクラッチを通じて、第1の絶縁膜上に形成された配線内に酸素が侵入することを阻止することができるので、配線が酸化されることを防止することもできる。
【0019】
また、本発明に係る第1の誘電体メモリの製造方法によると、第2の絶縁膜上に、第3の絶縁膜を介して、第1の水素バリア膜を形成する工程を行う。このため、第2の絶縁膜の表面に第1の水素バリア膜を直接形成することがないので、第2の絶縁膜及び第1の水素バリア膜にかかるストレスを第3の絶縁膜によって緩和することができる。
【0020】
更に、上記第1の誘電体メモリの製造方法において、工程(J)の後に、第3の絶縁膜上に、キャパシタを覆うように第4の絶縁膜を形成する工程(K)と、第2の絶縁膜、第3の絶縁膜及び第4の絶縁膜に、第1のコンタクトプラグに到達する第3のコンタクトプラグを形成する工程(L)とを更に備えることが好ましい。
【0021】
このように、前述したように、キャパシタの熱処理工程の際に、第1のコンタクトプラグは酸化されないので、第2の絶縁膜、第3の絶縁膜及び第4の絶縁膜に、第1のコンタクトプラグに到達するコンタクト抵抗の安定した第3のコンタクトプラグを形成することができる。更に、第1のコンタクトプラグは酸化されないので、第3のコンタクトプラグの形成工程において用いられる薬液(例えば、過酸化水素水等)によって、第1のコンタクトプラグがエッチングされ、消失することを防止することができる。したがって、第1のコンタクトプラグが消失して、第1のコンタクトプラグ及び第3のコンタクトプラグが積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【0022】
更に、上記第1の誘電体メモリの製造方法において、工程(J)よりも後であって且つ工程(K)よりも前に、第3の絶縁膜上に、キャパシタを覆い且つ第1の水素バリア膜と接合する、第2の水素バリア膜を形成する工程(X)を更に備え、工程(K)は、第3の絶縁膜上に、第2の水素バリア膜を覆うように第4の絶縁膜を形成する工程であることが好ましい。このように、キャパシタの熱処理工程の後に、第2の水素バリア膜を形成する工程を行うので、キャパシタが第1の水素バリア膜及び第2の水素バリア膜によって囲われた構造とすることができる。したがって、キャパシタの熱処理工程の後に、キャパシタ内に水素が侵入することにより、キャパシタの特性が劣化することを防止することができる。
【0023】
更に、上記第1の誘電体メモリの製造方法において、工程(H)よりも後であって且つ工程(J)よりも前に、第1の水素バリア膜上に、キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることが好ましい。このように、キャパシタと第2の水素バリア膜との間に、キャパシタを覆うように形成された層間絶縁膜を介在させることができるので、第2の水素バリア膜のカバレッジの向上を図ることができる。
【0024】
上記第1の誘電体メモリの製造方法において、第2の絶縁膜及び第3の絶縁膜は、同一の材料よりなることが好ましい。このようにすると、第2の絶縁膜に対して施されるエッチングの条件、及び第3の絶縁膜に対して施されるエッチングの条件を適宜調整することなく、第2の絶縁膜及び第3の絶縁膜に対してエッチングを行うことができる。このため、第2のコンタクトプラグの形成工程における、エッチングによる第2のコンタクトホールの形成の際に、第2の絶縁膜及び第3の絶縁膜に対して容易にエッチングを行うことができる。同様に、第3のコンタクトプラグの形成工程における、エッチングによる第3のコンタクトホールの形成の際に、第2の絶縁膜及び第3の絶縁膜に対して容易にエッチングを行うことができる。
【0025】
前記の課題を解決するために、本発明に係る第2の誘電体メモリの製造方法は、半導体基板上に、第1の絶縁膜を形成する工程(A)と、第1の絶縁膜に、半導体基板に到達する第1のコンタクトプラグを形成する工程(B)と、第1の絶縁膜上に、第1のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程(C)と、第1の絶縁膜上に、配線を覆うように第2の絶縁膜を形成する工程(D)と、第2の絶縁膜上に、第1の水素バリア膜を形成する工程(E)と、第1の絶縁膜、第2の絶縁膜及び第1の水素バリア膜に、半導体基板に到達する第2のコンタクトプラグを形成する工程(F)と、第1の水素バリア膜上に、第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程(G)と、少なくともキャパシタ及び第1のコンタクトプラグの上方をマスクで覆い、第1の水素バリア膜における所望の領域を選択的に除去する工程(H)と、キャパシタに対して熱処理を行う工程(I)とを備えることを特徴とする。
【0026】
このように、本発明に係る第2の誘電体メモリの製造方法によると、第2の絶縁膜における第1のコンタクトプラグの上方に存在している部分の上に、第1の水素バリア膜が残存するように、第1の水素バリア膜を除去した後、キャパシタに対して熱処理を行う。そのため、第2の絶縁膜の形成工程の際に、第2の絶縁膜中に発生し、且つ第2の絶縁膜の表面に露出したホールを第1の水素バリア膜によって、塞ぐ又は埋め込むことができる。更に、第2の絶縁膜に対して施される研磨によって発生したスクラッチが、第2の絶縁膜中に発生したホール内に達することがあっても、第1の水素バリア膜によって、該スクラッチを埋め込むことができる。したがって、キャパシタの熱処理工程の際に、第2の絶縁膜に形成されたホール又はスクラッチを通じて、第1のコンタクトプラグ内に酸素が侵入することを阻止することができるので、第1のコンタクトプラグが酸化されることを防止することができ、第1のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。また、該スクラッチを通じて、第1の絶縁膜上に形成された配線内に酸素が侵入することを阻止することができるので、配線が酸化されることを防止することもできる。
【0027】
更に、上記第2の誘電体メモリの製造方法において、工程(I)の後に、第2の絶縁膜及び第1の水素バリア膜上に、キャパシタを覆うように第3の絶縁膜を形成する工程(J)と、第2の絶縁膜、第1の水素バリア膜及び第3の絶縁膜に、第1のコンタクトプラグに到達する第3のコンタクトプラグを形成する工程(K)とを更に備えることが好ましい。
【0028】
このように、前述したように、キャパシタの熱処理工程の際に、第1のコンタクトプラグは酸化されないので、第2の絶縁膜、第1の水素バリア膜及び第3の絶縁膜に、第1のコンタクトプラグに到達する、コンタクト抵抗の安定した第3のコンタクトプラグを形成することができる。更に、第1のコンタクトプラグは酸化されないので、第3のコンタクトプラグの形成工程において用いられる薬液(例えば、過酸化水素水等)によって、第1のコンタクトプラグがエッチングされ、消失することを防止することができる。したがって、第1のコンタクトプラグが消失して、第1のコンタクトプラグ及び第3のコンタクトプラグが積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【0029】
更に、上記第2の誘電体メモリの製造方法において、工程(I)よりも後であって且つ工程(J)よりも前に、第2の絶縁膜上に、キャパシタを覆い且つ第1の水素バリア膜と接合する、第2の水素バリア膜を形成する工程(X)を更に備え、工程(J)は、第2の水素バリア膜及び第1の水素バリア膜上に、第3の絶縁膜を形成する工程であることが好ましい。このように、キャパシタの熱処理工程の後に、第2の水素バリア膜を形成する工程を行うので、キャパシタが第1の水素バリア膜及び第2の水素バリア膜によって囲われた構造とすることができる。したがって、キャパシタの熱処理工程の後に、キャパシタ内に水素が侵入することにより、キャパシタの特性が劣化することを防止することができる。
【0030】
更に、上記第2の誘電体メモリの製造方法において、工程(G)よりも後であって且つ工程(I)よりも前に、第1の水素バリア膜上に、キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることが好ましい。このように、キャパシタと第2の水素バリア膜との間に、キャパシタを覆うように形成された層間絶縁膜を介在させることができるので、第2の水素バリア膜のカバレッジの向上を図ることができる。
【0031】
上記第1及び第2の誘電体メモリの製造方法において、第1の水素バリア膜は、窒化シリコンよりなることが好ましい。このように、窒化シリコン(SiN)は水素バリア性が高いので、SiNよりなる第1の水素バリア膜の膜厚を薄く形成することができる。このため、次工程である第2のコンタクトプラグの形成工程における、第2のコンタクトホールの形成の際に、第1の水素バリア膜を容易に除去することができるので、第2のコンタクトプラグの形成の容易化を図ることができる。更には、SiNは一般的な半導体材料であるため、SiNよりなる第1の水素バリア膜の加工は容易であるので、第2のコンタクトプラグの形成の容易化をより一層図ることができる。
【0032】
前記の課題を解決するために、本発明に係る第1の誘電体メモリは、半導体基板上に形成された、トランジスタと、半導体基板上に、トランジスタを覆うように形成された第1の絶縁膜と、第1の絶縁膜に形成され、トランジスタを構成する一方の拡散層と接続する第1のコンタクトプラグと、第1の絶縁膜上に形成され、第1のコンタクトプラグのうちの一部と電気的に接続する配線と、第1の絶縁膜上に、配線を覆うように形成された第2の絶縁膜と、第2の絶縁膜上に形成された、第3の絶縁膜と、第3の絶縁膜上に形成された、第1の水素バリア膜と、第1の絶縁膜、第2の絶縁膜、第3の絶縁膜及び第1の水素バリア膜に形成され、トランジスタを構成する他方の拡散層と接続する第2のコンタクトプラグと、第1の水素バリア膜上に形成され、第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、第3の絶縁膜上に、キャパシタを覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された、第2の水素バリア膜と、第2の水素バリア膜上に、キャパシタを覆うように形成された第4の絶縁膜と、第2の絶縁膜、第3の絶縁膜及び第4の絶縁膜に形成され、第1のコンタクトプラグに到達する第3のコンタクトプラグとを備えることを特徴とする。
【0033】
このように、第2の絶縁膜上に第3の絶縁膜が形成されている構成であるため、第3の絶縁膜によって、第2の絶縁膜の表面に露出されたホールの開口を塞ぐ若しくは該ホール内を埋め込む、又は第2の絶縁膜の表面に形成されたスクラッチを埋め込むことができる。したがって、第2の絶縁膜に形成されたホール又はスクラッチを通じて、第1のコンタクトプラグ内に侵入する酸素を阻止することができるので、第1のコンタクトプラグの酸化が防止され、第1のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。更に、第1の絶縁膜上に形成された配線内に、ホール又はスクラッチを通じて侵入する酸素を阻止することができ、配線の酸化を防止することができる。
【0034】
また、本発明に係る第1の誘電体メモリによると、第2の絶縁膜上に、第3の絶縁膜を介して、第1の水素バリア膜が形成されている。このため、第2の絶縁膜の表面に第1の水素バリア膜が直接形成されることがないので、第2の絶縁膜及び第1の水素バリア膜にかかるストレスを第3の絶縁膜によって緩和することができる。
【0035】
前記の課題を解決するために、本発明に係る第2の誘電体メモリは、半導体基板上に形成された、トランジスタと、半導体基板上に、トランジスタを覆うように形成された第1の絶縁膜と、第1の絶縁膜に形成され、トランジスタを構成する一方の拡散層と接続する第1のコンタクトプラグと、第1の絶縁膜上に形成され、第1のコンタクトプラグのうちの一部と電気的に接続する配線と、第1の絶縁膜上に、配線を覆うように形成された第2の絶縁膜と、第2の絶縁膜上に形成された、第1の水素バリア膜と、第1の絶縁膜、第2の絶縁膜及び第1の水素バリア膜に形成され、トランジスタを構成する他方の拡散層と接続する第2のコンタクトプラグと、第1の水素バリア膜上に形成され、第2のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、第2の絶縁膜上に、キャパシタを覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された、第2の水素バリア膜と、第2の水素バリア膜上に、キャパシタを覆うように形成された第3の絶縁膜と、第2の絶縁膜、第1の水素バリア膜及び第3の絶縁膜に形成され、第1のコンタクトプラグに到達する第3のコンタクトプラグとを備えることを特徴とする。
【0036】
このように、第2の絶縁膜における第1のコンタクトプラグの上方に存在している部分上には、第1の水素バリア膜が形成されている。このため、第1の水素バリア膜によって、第2の絶縁膜における第1のコンタクトプラグの上方に存在している部分の表面に露出されたホールの開口を塞ぐ若しくは該ホール内を埋め込む、又は該部分の表面に形成されたスクラッチを埋め込むことができる。したがって、第2の絶縁膜に形成されたホール又はスクラッチを通じて、第1のコンタクトプラグ内に侵入する酸素を阻止することができるので、第1のコンタクトプラグの酸化が防止され、第1のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。
【0037】
更には、上記第1及び第2の誘電体メモリによると、第1のコンタクトプラグは酸化されていないので、薬液(例えば、過酸化水素水等)によって、第1のコンタクトプラグがエッチングされて消失することがなく、第1のコンタクトプラグ及び第3のコンタクトプラグが積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【発明の効果】
【0038】
以上のように、本発明は、キャパシタの熱処理時に、スタックコンタクトにおける下部コンタクトプラグの上面が、積層された絶縁膜によって覆われているので、コンタクトプラグの酸化及び消失を防止し、コンタクト抵抗の安定化を実現することができる。
【発明を実施するための最良の形態】
【0039】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【0040】
(第1の実施形態)
以下に、本発明の第1の実施形態に係る誘電体メモリの製造方法について、図1(a) 〜(d) 、図2(a) 〜(c) 、図3(a) 〜(c) 、図4(a) 〜(c) 、図5(a) 〜(d) 、並びに図6(a) 及び(b) を参照しながら説明する。図1(a) 〜(d) 、図2(a) 〜(c) 、図3(a) 〜(c) 、図4(a) 〜(c) 、図5(a) 〜(d) 、並びに図6(a) 及び(b) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。本発明の第1の実施形態に係る誘電体メモリの製造方法では、DRAM又はFeRAM等の誘電体メモリに本発明を適用した場合を具体例に挙げて説明する。
【0041】
まず、図1(a) に示すように、半導体基板100におけるSTI(Shallow Trench Isolation)分離領域101によって区画された素子形成領域において、半導体基板100上にゲート絶縁膜102を介してゲート電極103を形成すると共に、半導体基板100におけるゲート絶縁膜102の両側方に位置する領域に高濃度不純物拡散層104を形成する。このようにして、半導体基板100における素子形成領域に、ゲート電極103、ゲート絶縁膜102及び高濃度不純物拡散層104よりなるトランジスタを形成する。
【0042】
続いて、CVD法を用いて、半導体基板100の上に、トランジスタを覆うように、例えば、膜厚が0.6μm〜1.2μmであって、BPSG、HDP−NSG又はO3 NSGよりなる第1の絶縁膜105を形成した後、CMP法を用いて、第1の絶縁膜105の膜厚が0.4μm〜0.8μmの膜厚を有するように、第1の絶縁膜105の平坦化を行う。
【0043】
次に、図1(b) に示すように、第1の絶縁膜105の上に所望のパターンを有するレジスト(図示せず)を形成した後、該レジストをマスクとして、第1の絶縁膜105に対してエッチングを行う。これにより、第1の絶縁膜105に、高濃度不純物拡散層104の上面に到達する第1のコンタクトホール106を形成する。
【0044】
次に、図1(c) に示すように、スパッタ法、CVD法又はメッキ法を用いて、第1の絶縁膜105の上に、第1のコンタクトホール106内を埋め込むように、第1の導電膜107を形成する。ここで、第1の導電膜107を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属、又はTi,Ni若しくはCo,Cu等がドーピングされた多結晶シリコンを用いる。
【0045】
次に、図1(d) に示すように、エッチバック法又はCMP法を用いて、第1の絶縁膜105の表面が露出するまで、第1のコンタクトホール106からはみ出した第1の導電膜107を除去する。これにより、第1の絶縁膜105を貫通すると共に下端が高濃度不純物拡散層104と接続する第1のコンタクトプラグ108を形成する。
【0046】
次に、図2(a) に示すように、第1の絶縁膜105の上に、例えば、タングステンよりなる導電膜(図示せず)を形成した後、該導電膜の上に形成された所望のパターンを有するマスク(図示せず)を用いて、該導電膜をパターニングする。これにより、第1の絶縁膜105の上に、図示していない他の第1のコンタクトプラグと電気的に接続するビット配線109を形成する。このとき、ビット配線109の膜厚は、配線抵抗又は設計ルール等により決定され、好ましくは20nm〜150nmである。
【0047】
次に、図2(b) に示すように、第1の絶縁膜105の上に、ビット配線109を覆うように、例えば、膜厚が200nm〜800nmであって、O3 TEOS、BPSG、HDP−NSG又はO3 NSGよりなる第2の絶縁膜110を形成した後、CMP法を用いて、第2の絶縁膜110の平坦化を行う。
【0048】
ここで、第2の絶縁膜110を構成する材料として、O3 TEOSを用いた場合、O3 TEOSよりなる第2の絶縁膜110を形成する際の成膜温度は、比較的低い温度である。そのため、第2の絶縁膜110の形成工程の際に、第2の絶縁膜110中に、第1のコンタクトプラグ108を構成する材料に由来するデガスが発生することを抑制することができるので、第2の絶縁膜110中にデガスによるホール(前述した図14(a):400a及び400b参照)が発生することを抑制することができる。このように、膜中にデガスによるホールが生じ難い膜とは、低い成膜温度を有する膜のことであり、ここで言う低い成膜温度とは、少なくとも450℃以下の温度であって、更には、350℃以下の温度であればより一層好ましい。
【0049】
また、ここで、第2の絶縁膜110を形成する手段として、プラズマCVD法を用いた場合、プラズマCVD法を用いて形成された膜(プラズマCVD膜)は、良好な結晶性を有するので、CMP法による第2の絶縁膜110の研磨工程の際に、第2の絶縁膜110の表面に研磨によるスクラッチ(前述した図14(a):401参照)が形成されることを抑制することができる。このように、膜表面にスクラッチが生じ難い膜とは、良好な結晶性を有する膜のことを言う。
【0050】
次に、図2(c) に示すように、CVD法を用いて、第2の絶縁膜110の上に、例えば、膜厚が0.1μm〜0.5μmであって、O3 TEOS、BPSG、HDP−NSG又はO3 NSGよりなる第3の絶縁膜111を形成する。
【0051】
このように、本実施形態に係る誘電体メモリの製造方法では、第2の絶縁膜110の表面に露出されたホール(前述した図14(a):400a参照)の開口を塞ぐ又はホール内を埋め込むように、第2の絶縁膜110の上に第3の絶縁膜111を形成すると共に、第2の絶縁膜110の表面に形成されたスクラッチ(前述した図14(a):401参照)を埋め込むように、第2の絶縁膜110の上に第3の絶縁膜111を形成することができる。
【0052】
次に、図3(a) に示すように、第3の絶縁膜111の上に、例えば、膜厚が10nm〜200nmであって、SiN、SiON、TiAlOx 又はTiAlON等よりなる第1の水素バリア膜(水素を透過させない膜)112を形成する。
【0053】
このように、本実施形態に係る誘電体メモリの製造方法では、従来のように、第2の絶縁膜110の上に、第1の水素バリア膜112を直接形成するのではなく、第3の絶縁膜111を介して、第1の水素バリア膜112を形成する。このため、第2の絶縁膜110の表面に第1の水素バリア膜112を直接形成することがないので、第2の絶縁膜110及び第1の水素バリア膜112にかかるストレスを第3の絶縁膜111によって緩和することができる。
【0054】
また、第1の水素バリア膜112を構成する材料としてSiNを用いた場合、SiNは水素バリア性が高いので、SiNよりなる第1の水素バリア膜112の膜厚を薄く形成することができる。このため、次工程である第2のコンタクトホール113の形成の際に(図3(b) 参照)、第1の水素バリア膜112を容易に除去することができるので、第2のコンタクトホール113の形成が容易になる。更には、SiNは一般的な半導体材料であるため、SiNよりなる第1の水素バリア膜112の加工は容易であるので、第2のコンタクトホール113の形成がより一層容易になる。
【0055】
次に、図3(b) に示すように、第1の水素バリア膜112の上に、所望のパターンを有するレジスト(図示せず)を形成した後、該レジストをマスクとして、第1の水素バリア膜112、第3の絶縁膜111、第2の絶縁膜110及び第1の絶縁膜105に対してエッチングを行う。これにより、第1の絶縁膜105、第2の絶縁膜110、第3の絶縁膜111及び第1の水素バリア膜112に、高濃度不純物拡散層104に到達する第2のコンタクトホール113を形成する。
【0056】
次に、図3(c) に示すように、スパッタ法、CVD法又はメッキ法を用いて、第1の水素バリア膜112の上に、第2のコンタクトホール113内を埋め込むように、第2の導電膜を形成した後、エッチバック法又はCMP法を用いて、第1の水素バリア膜112の表面が露出するまで、第2のコンタクトホール113からはみ出した第2の導電膜を除去する。これにより、第1の絶縁膜105、第2の絶縁膜110、第3の絶縁膜111及び第1の水素バリア膜112を貫通すると共に下端が高濃度不純物拡散層104と接続する第2のコンタクトプラグ114を形成する。ここで、第2の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属、又はTi,Ni若しくはCo,Cu等がドーピングされた多結晶シリコンを用いる。
【0057】
次に、図4(a) に示すように、第1の水素バリア膜112の上に、下部電極膜115、誘電体膜116及び上部電極膜117を下から順に形成する。ここで、誘電体膜116を構成する材料として、例えば、BST(Bax Sr1-x TiO3 )系誘電体、PZT(Pb(Zrx Ti1-x )O3 )等のPbを含むペロブスカイト系誘電体、又はSBT(SrBi2 Ta2 O9 )等のBiを含むペロブスカイト系誘電体等を用いる。
【0058】
次に、図4(b) に示すように、上部電極膜117の上に形成された所望のパターンを有するマスク(図示せず)を用いて、上部電極膜117、誘電体膜116及び下部電極膜115に対してエッチングを行う。これにより、第1の水素バリア膜112の上に、下部電極膜115の下面が第2のコンタクトプラグ114の上端と接続する、下部電極膜115、誘電体膜116及び上部電極膜117よりなるキャパシタ118を形成する。
【0059】
次に、図4(c) に示すように、第1の水素バリア膜112の上に、キャパシタ118を覆うように、例えば、膜厚が20nm〜200nmである層間絶縁膜119を形成する。これにより、後工程である第2の水素バリア膜120の形成工程(図5(b) 参照)の際に、第2の水素バリア膜120のカバレッジの向上を図ることができる。
【0060】
次に、図5(a) に示すように、層間絶縁膜119の上に形成された所望のパターンを有するマスク(図示せず)を用いて、層間絶縁膜119及び第1の水素バリア膜112に対して選択的にエッチングを行う。具体的には、第1の水素バリア膜112及び層間絶縁膜119における、第1のコンタクトプラグ108の上方に存在している部分を選択的に除去する。これにより、第3の絶縁膜111の上に、複数のキャパシタ118よりなるメモリセルアレイを形成する。
【0061】
このように、本実施形態に係る誘電体メモリの製造方法では、図5(a) に示すように、第3の絶縁膜111を除去することなく、第1の水素バリア膜112及び層間絶縁膜119のみを選択的に除去する。これにより、第2の絶縁膜110に形成されたホール(前述した図14(a):400a参照)又はスクラッチ(前述した図14(a):401参照)が表面に露出されることを防止する。
【0062】
次に、図5(a) に示すように、高温の酸素雰囲気下において、キャパシタ118に対して焼結処理を行うことにより、誘電体膜116を結晶化させる。
【0063】
このように、本実施形態に係る誘電体メモリの製造方法では、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の上に、第3の絶縁膜111が形成された状態の下、キャパシタ118の熱処理工程を行うことができる。したがって、熱処理工程の際に、第2の絶縁膜110に形成されたホール(前述した図14(a):400a参照)又はスクラッチ(前述した図14(a):401参照)が表面に露出していないので、ホール又はスクラッチを通じて、第1のコンタクトプラグ108内に酸素が侵入することを阻止することができる。
【0064】
次に、図5(b) に示すように、第3の絶縁膜111の上に、層間絶縁膜119を覆うと共に第1の水素バリア膜112と接合する、第2の水素バリア膜120を形成する。これにより、キャパシタ118が第1の水素バリア膜112及び第2の水素バリア膜120によって囲われた構造とすることができる。したがって、キャパシタ118の熱処理工程の後に、キャパシタ118内に水素が侵入することにより、キャパシタ118の特性が劣化することを防止することができる。
【0065】
次に、図5(c) に示すように、第2の水素バリア膜120の上に形成された所望のパターンを有するマスク(図示せず)を用いて、第2の水素バリア膜120に対してドライエッチングを行うことにより、第2の水素バリア膜120における第1のコンタクトプラグ108の上方に存在している部分を選択的に除去する。
【0066】
次に、図5(d) に示すように、CVD法を用いて、第3の絶縁膜111の上に、第2の水素バリア膜120を覆うように、例えば、膜厚が700nm〜1500nmであって、BPSG、O3 NSG又はHDP−NSGよりなる第4の絶縁膜121を形成した後、CMP法を用いて、第4の絶縁膜121の平坦化を行う。
【0067】
次に、図6(a) に示すように、第4の絶縁膜121の上に、所望のパターンを有するマスク(図示せず)を形成した後、該マスクを用いて、第4の絶縁膜121、第3の絶縁膜111及び第2の絶縁膜110に対してエッチングを行う。これにより、第2の絶縁膜110、第3の絶縁膜111及び第4の絶縁膜121に、第1のコンタクトプラグ108の上端に到達する第3のコンタクトホール122を形成する。
【0068】
次に、図6(b) に示すように、スパッタ法、CVD法又はメッキ法を用いて、第4の絶縁膜121の上に、第3のコンタクトホール122内を埋め込むように、第3の導電膜を形成した後、CMP法を用いて、第4の絶縁膜121の表面が露出するまで、第3のコンタクトホール122からはみ出した第3の導電膜を除去する。これにより、第2の絶縁膜110、第3の絶縁膜111及び第4の絶縁膜121を貫通すると共に下端が第1のコンタクトプラグ108の上端と接続する第3のコンタクトプラグ123を形成する。ここで、第3の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属等、又はTi,Ni若しくはCo,Cu等がドーピングされた多結晶シリコンを用いる。
【0069】
以上のようにして、第1のコンタクトプラグ(下部コンタクトプラグ)108及び第3のコンタクトプラグ(上部コンタクトプラグ)123が積層されてなるスタックコンタクトを備えたCOB構造を有する誘電体メモリを形成することができる。
【0070】
本実施形態に係る誘電体メモリの製造方法によると、第2の絶縁膜110の形成工程(図2(b) 参照)の後に、第2の絶縁膜110の上に、第3の絶縁膜111を形成する工程(図2(c) 参照)を行う。これにより、第2の絶縁膜110の形成工程の際に、第2の絶縁膜110中に発生したホール(前述した図14(a):400a参照)が研磨によって第2の絶縁膜110の表面に露出することがあっても、第3の絶縁膜111の形成工程の際に、第3の絶縁膜111によって、第2の絶縁膜110の表面に露出されたホールの開口を塞ぐ又は該ホール内を埋め込むことができる。
【0071】
更に、第2の絶縁膜110の形成工程の際に、第2の絶縁膜110に対して施される研磨によって発生したスクラッチ(前述した図14(a):401参照)が第2の絶縁膜110中に発生したホール(前述した図14(a):400b参照)内に達することがあっても、第3の絶縁膜111の形成工程の際に、第3の絶縁膜111によって、第2の絶縁膜110の表面に形成されたスクラッチを埋め込むことができる。
【0072】
このため、キャパシタ118の熱処理工程(図5(a) 参照)の際に、第2の絶縁膜110の表面に露出されたホールを通じて、又は第2の絶縁膜110の表面に形成されたスクラッチが内部に達しているホールを通じて、第1のコンタクトプラグ108内に酸素が侵入することを阻止することができる。したがって、第1のコンタクトプラグ108が酸化されることを防止することができ、第1のコンタクトプラグ108におけるコンタクト抵抗の安定化を図ることができる。
【0073】
また、第3の絶縁膜111によって、第2の絶縁膜110の表面に形成されたスクラッチ(前述した図14(a):401参照)を埋め込むことができるので、該スクラッチを通じて、第1の絶縁膜105の上に形成されたビット配線109内に酸素が侵入することを阻止することができるので、ビット配線109が酸化されることを防止することができる。
【0074】
更には、本実施形態に係る誘電体メモリの製造方法によると、キャパシタ118の熱処理工程(図5(a) 参照)の際に、第1のコンタクトプラグ108は酸化されないので、図6(b) に示すように、第2の絶縁膜110、第3の絶縁膜111及び第4の絶縁膜121に、第1のコンタクトプラグ108に到達する、安定したコンタクト抵抗を有する第3のコンタクトプラグ123を形成することができる。
【0075】
更に、第1のコンタクトプラグ108は酸化されないので、第3のコンタクトプラグ123の形成工程(図6(b) 参照)における、CMP法による第3の導電膜の研磨の際に、研磨スラリー中に含まれる薬液(例えば、過酸化水素水等)によって、第1のコンタクトプラグ108がエッチングされ、消失することを防止することができる。したがって、第1のコンタクトプラグ108が消失して、第1のコンタクトプラグ108及び第3のコンタクトプラグ123が積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【0076】
また、本実施形態に係る誘電体メモリの製造方法では、第2の絶縁膜110及び第3の絶縁膜111を構成する材料の具体例として、O3 TEOS、BPSG、HDP−NSG又はO3 NSGを挙げた。
【0077】
ここで、第2の絶縁膜110を構成する材料と第3の絶縁膜111を構成する材料として同一の材料を選択する方がより好ましい。このようにすると、第2の絶縁膜110に対して施されるエッチングの条件、及び第3の絶縁膜111に対して施されるエッチングの条件を適宜調整することなく、第2の絶縁膜110及び第3の絶縁膜111に対してエッチングを行うことができる。したがって、第2のコンタクトホール113及び第3のコンタクトホール122を容易に形成することができる。
【0078】
尚、本実施形態に係る誘電体メモリの製造方法では、図2(a) に示すように、第1の絶縁膜105の上に、W(タングステン)よりなるビット配線109を直接形成したが、本発明はこれに限定されることはない。例えば、第1の絶縁膜105の上に、TiN/Ti等よりなる密着層を形成した後に、該密着層の上に、Wよりなるビット配線を形成しても良い。
【0079】
以下に、本発明の第1の実施形態に係る誘電体メモリについて、図7を参照しながら簡単に説明する。図7は、本発明の第1の実施形態に係る誘電体メモリの構造を示す断面図である。
【0080】
本実施形態に係る誘電体メモリでは、図7に示すように、第2の絶縁膜110上には、第3の絶縁膜111が形成されている。このため、第3の絶縁膜111によって、第2の絶縁膜110の表面に露出されたホール(前述した図14(a):400a参照)の開口を塞ぐ若しくは該ホール内を埋め込む、又は第2の絶縁膜110の表面に形成されたスクラッチ(前述した図14(a):401参照)を埋め込むことができる。
【0081】
したがって、第2の絶縁膜110上に形成された第3の絶縁膜111によって、第2の絶縁膜110の表面に露出されたホールを通じて、又は第2の絶縁膜110の表面に形成されたスクラッチが内部に達しているホールを通じて、第1のコンタクトプラグ108内に侵入する酸素を阻止することができるので、第1のコンタクトプラグ108の酸化が防止され、第1のコンタクトプラグ108におけるコンタクト抵抗の安定化を図ることができる。
【0082】
(第2の実施形態)
以下に、本発明の第2の実施形態に係る誘電体メモリの製造方法について、図8(a) 〜(c) 、図9(a) 〜(c) 、図10(a) 〜(d) 、並びに図11(a) 及び(b) を参照しながら説明する。図8(a) 〜(c) 、図9(a) 〜(c) 、図10(a) 〜(d) 、並びに図11(a) 及び(b) は、本発明の第2の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。図8(a) 〜(c) 、図9(a) 〜(c) 、図10(a) 〜(d) 、並びに図11(a) 及び(b) において、前述した本発明の第1の実施形態に係る誘電体メモリと同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第1の実施形態に係る誘電体メモリの製造方法と同様の説明は繰り返し行わない。
【0083】
まず、前述した図1(a) 〜(d) 並びに前述した図2(a) 及び(b) に示す工程の後、図8(a) に示すように、第2の絶縁膜110の上に、例えば、膜厚が10nm〜200nmであって、SiN、SiON、TiAlOx 又はTiAlON等よりなる第1の水素バリア膜212を形成する。このとき、第1の水素バリア膜212を構成する材料としてSiNを用いた場合、SiNは水素バリア性が高いので、SiNよりなる第1の水素バリア膜212の膜厚を薄く形成することができる。このため、次工程である第2のコンタクトホール213の形成の際に(図8(b) 参照)、第1の水素バリア膜212を容易に除去することができるので、第2のコンタクトホール213の形成が容易になる。更には、SiNは一般的な半導体材料であるため、SiNよりなる第1の水素バリア膜212の加工は容易であるので、第2のコンタクトホール213の形成がより一層容易になる。
【0084】
次に、図8(b) に示すように、第1の水素バリア膜212の上に、所望のパターンを有するレジスト(図示せず)を形成した後、該レジストをマスクとして、第1の水素バリア膜212、第2の絶縁膜110及び第1の絶縁膜105に対してエッチングを行う。これにより、第1の絶縁膜105、第2の絶縁膜110及び第1の水素バリア膜212に、高濃度不純物拡散層104に到達する第2のコンタクトホール213を形成する。
【0085】
次に、図8(c) に示すように、スパッタ法、CVD法又はメッキ法を用いて、第1の水素バリア膜212の上に、第2のコンタクトホール213内を埋め込むように、第2の導電膜を形成した後、エッチバック法又はCMP法を用いて、第1の水素バリア膜212の表面が露出するまで、第2のコンタクトホール213からはみ出した第2の導電膜を除去する。これにより、第1の絶縁膜105、第2の絶縁膜110及び第1の水素バリア膜212を貫通すると共に下端が高濃度不純物拡散層104と接続する第2のコンタクトプラグ214を形成する。ここで、第2の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属等、又はTi,Ni若しくはCo,Cu等がドーピングされた多結晶シリコンを用いる。
【0086】
次に、図9(a) に示すように、第1の水素バリア膜212の上に、下部電極膜215、誘電体膜216及び上部電極膜217を下から順に形成する。ここで、誘電体膜216を構成する材料として、例えば、BST(Bax Sr1-x TiO3 )系誘電体、PZT(Pb(Zrx Ti1-x )O3 )等のPbを含むペロブスカイト系誘電体、又はSBT(SrBi2 Ta2 O9 )等のBiを含むペロブスカイト系誘電体等を用いる。
【0087】
次に、図9(b) に示すように、上部電極膜217の上に形成された所望のパターンを有するマスク(図示せず)を用いて、上部電極膜217、誘電体膜216及び下部電極膜215に対してエッチングを行う。これにより、第1の水素バリア膜212の上に、下部電極膜215の下面が第2のコンタクトプラグ214の上端と接続する、下部電極膜215、誘電体膜216及び上部電極膜217よりなるキャパシタ218を形成する。
【0088】
次に、図9(c) に示すように、第1の水素バリア膜212の上に、キャパシタ218を覆うように、例えば、膜厚が20nm〜200nmである層間絶縁膜219を形成する。これにより、後工程である第2の水素バリア膜220の形成工程(図10(b) 参照)の際に、第2の水素バリア膜220のカバレッジの向上を図ることができる。
【0089】
次に、図10(a) に示すように、層間絶縁膜219の上に形成された所望のパターンを有するマスク(図示せず)を用いて、層間絶縁膜219及び第1の水素バリア膜212に対して選択的にエッチングを行う。具体的には、キャパシタ218及び第1のコンタクトプラグ108の上方をマスクで覆い、層間絶縁膜219及び第1の水素バリア膜212における所望の領域を選択的に除去する。これにより、第2の絶縁膜110の上に、複数のキャパシタ218よりなるメモリセルアレイを形成すると共に、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の上に、第1の水素バリア膜212a及び層間絶縁膜219aを残存させる。
【0090】
このように、本実施形態に係る誘電体メモリの製造方法では、第2の絶縁膜110の上に残存している第1の水素バリア膜212aによって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の表面に露出されたホール(前述した図14(a):400a参照)の開口が塞がれている又はホール内が埋め込まれていると共に、該部分の表面に形成されたスクラッチ(前述した図14(a):401参照)が埋め込まれている。
【0091】
また、本実施形態に係る誘電体メモリの製造方法では、図10(a) に示すように、第2の絶縁膜110を除去することなく、第1の水素バリア膜212及び層間絶縁膜219のみを選択的に除去する。これにより、第2の絶縁膜110に形成されたホール(前述した図14(a):400a参照)又はスクラッチ(前述した図14(a):401参照)が表面に露出されることを防止する。
【0092】
次に、図10(a) に示すように、高温の酸素雰囲気下において、キャパシタ218に対して焼結処理を行うことにより、誘電体膜216を結晶化させる。
【0093】
このように、本実施形態に係る誘電体メモリの製造方法では、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の上に、第1の水素バリア膜212aが残存された状態の下、キャパシタ218の熱処理工程を行うことができる。したがって、熱処理工程の際に、第2の絶縁膜110に形成されたホール(前述した図14(a):400a参照)又はスクラッチ(前述した図14(a):401参照)が表面に露出していないので、ホール又はスクラッチを通じて、第1のコンタクトプラグ108内に酸素が侵入することを阻止することができる。
【0094】
次に、図10(b) に示すように、第2の絶縁膜110の上に、層間絶縁膜(219及び219a)を覆うと共に第1の水素バリア膜212と接合する、第2の水素バリア膜220を形成する。これにより、キャパシタ218が第1の水素バリア膜212及び第2の水素バリア膜220によって囲われた構造とすることができる。したがって、キャパシタ218の熱処理工程の後に、キャパシタ218内に水素が侵入することにより、キャパシタ218の特性が劣化することを防止することができる。
【0095】
次に、図10(c) に示すように、第2の水素バリア膜220の上に形成された所望のパターンを有するマスク(図示せず)を用いて、第2の水素バリア膜220に対してドライエッチングを行うことにより、第2の水素バリア膜220における層間絶縁膜219aの上面及び側面に存在している部分を選択的に除去する。
【0096】
次に、図10(d) に示すように、CVD法を用いて、層間絶縁膜219a及び第2の水素バリア膜220の上に、例えば、膜厚が700nm〜1500nmであって、BPSG、O3 NSG又はHDP−NSGよりなる第4の絶縁膜221を形成した後、CMP法を用いて、第4の絶縁膜221の平坦化を行う。
【0097】
次に、図11(a) に示すように、第4の絶縁膜221の上に、所望のパターンを有するマスク(図示せず)を形成した後、該マスクを用いて、第4の絶縁膜221、層間絶縁膜219a、第1の水素バリア膜212a及び第2の絶縁膜110に対してエッチングを行う。これにより、第2の絶縁膜110、第1の水素バリア膜212a、層間絶縁膜219a及び第4の絶縁膜221に、第1のコンタクトプラグ108の上端に到達する第3のコンタクトホール222を形成する。
【0098】
次に、図11(b) に示すように、スパッタ法、CVD法又はメッキ法を用いて、第4の絶縁膜221の上に、第3のコンタクトホール222内を埋め込むように、第3の導電膜を形成した後、CMP法を用いて、第4の絶縁膜221の表面が露出するまで、第3のコンタクトホール222からはみ出した第3の導電膜を除去する。これにより、第2の絶縁膜110、第1の水素バリア膜212a、層間絶縁膜219a及び第4の絶縁膜221を貫通すると共に下端が第1のコンタクトプラグ108の上端と接続する第3のコンタクトプラグ223を形成する。ここで、第3の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属等、又はTi,Ni若しくはCo,Cu等がドーピングされた多結晶シリコンを用いる。
【0099】
以上のようにして、第1のコンタクトプラグ(下部コンタクトプラグ)108及び第3のコンタクトプラグ(上部コンタクトプラグ)223が積層されてなるスタックコンタクトを備えたCOB構造を有する誘電体メモリを形成することができる。
【0100】
本実施形態に係る誘電体メモリの製造方法によると、図10(a) に示すように、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の上に、第1の水素バリア膜212aが残存するように、第1の水素バリア膜212を選択的に除去する。
【0101】
これにより、第2の絶縁膜110の形成工程(前述した図2(b) 参照)の際に、第2の絶縁膜110中に発生したホール(前述した図14(a):400a参照)が研磨によって第2の絶縁膜110の表面に露出することがあっても、図10(a) に示すように、第1の水素バリア膜212aによって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の表面に露出されたホールの開口を塞ぐ又は該ホール内を埋め込むことができる。
【0102】
更に、第2の絶縁膜110の形成工程(前述した図2(b) 参照)の際に、第2の絶縁膜110に対して施される研磨によって発生したスクラッチ(前述した図14(a):401参照)が第2の絶縁膜110中に発生したホール(前述した図14(a):400b参照)内に達することがあっても、図10(a) に示すように、第1の水素バリア膜212aによって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の表面に形成されたスクラッチを埋め込むことができる。
【0103】
このため、キャパシタ218の熱処理工程(図10(a) 参照)の際に、第2の絶縁膜110の表面に露出されたホールを通じて、又は第2の絶縁膜110の表面に形成されたスクラッチが内部に達しているホールを通じて、第1のコンタクトプラグ108内に酸素が侵入することを阻止することができる。したがって、第1のコンタクトプラグ108が酸化されることを防止することができ、第1のコンタクトプラグ108におけるコンタクト抵抗の安定化を図ることができる。
【0104】
また、第1の水素バリア膜212aによって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の表面に形成されたスクラッチ(前述した図14(a):401参照)を埋め込むことができるので、該スクラッチを通じて、第1の絶縁膜105の上に形成されたビット配線109内に酸素が侵入することを阻止することができるので、ビット配線109が酸化されることを防止することができる。
【0105】
更には、本実施形態に係る誘電体メモリの製造方法によると、キャパシタ218の熱処理工程(図10(a) 参照)の際に、第1のコンタクトプラグ108は酸化されないので、図11(b) に示すように、第2の絶縁膜110、第1の水素バリア膜212a、層間絶縁膜219a及び第4の絶縁膜221に、第1のコンタクトプラグ108に到達する、安定したコンタクト抵抗を有する第3のコンタクトプラグ223を形成することができる。
【0106】
更に、第1のコンタクトプラグ108は酸化されないので、第3のコンタクトプラグ223の形成工程(図11(b) 参照)における、CMP法による第3の導電膜の研磨の際に、研磨スラリー中に含まれる薬液(例えば、過酸化水素水等)によって、第1のコンタクトプラグ108がエッチングされ、消失することを防止することができる。したがって、第1のコンタクトプラグ108が消失して、第1のコンタクトプラグ108及び第3のコンタクトプラグ223が積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【0107】
以下に、本発明の第2の実施形態に係る誘電体メモリについて簡単に説明する。
【0108】
前述したように、本発明の第1の実施形態に係る誘電体メモリでは、第2の絶縁膜110上には、第3の絶縁膜111が形成されている(前述した図7参照)。これに対し、本実施形態に係る誘電体メモリでは、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分上には、第1の水素バリア膜212aが形成されている。
【0109】
このため、第1の水素バリア膜212aによって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の表面に露出されたホール(前述した図14(a):400a参照)の開口を塞ぐ若しくは該ホール内を埋め込む、又は該部分の表面に形成されたスクラッチ(前述した図14(a):401参照)を埋め込むことができる。
【0110】
したがって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分上に形成された第1の水素バリア膜212aによって、第2の絶縁膜110における第1のコンタクトプラグ108の上方に存在している部分の表面に露出されたホールを通じて、又は該部分の表面に形成されたスクラッチが内部に達しているホールを通じて、第1のコンタクトプラグ108内に侵入する酸素を阻止することができるので、第1のコンタクトプラグ108の酸化が防止され、第1のコンタクトプラグ108におけるコンタクト抵抗の安定化を図ることができる。
【0111】
このように、本実施形態に係る誘電体メモリでは、第1のコンタクトプラグ108の上面が、第2の絶縁膜110及び第1の水素バリア膜212aによって覆われているので、第1のコンタクトプラグ108の酸化を防止することができる。
【0112】
尚、本発明の第1及び第2の実施形態に係る誘電体メモリの製造方法では、図4(b) 及び図9(b) に示すように、上部電極膜(117及び217)、誘電体膜(116及び216)及び下部電極膜(115及び215)に対して一括でエッチングを行うことにより、キャパシタ(118及び218)を形成したが、本発明はこれに限定されることはない。
【0113】
例えば、下部電極膜(115及び215)、誘電体膜(116及び216)及び上部電極膜(117及び217)の各々を形成する毎に、下部電極膜、誘電体膜及び上部電極膜の各々に対してエッチングを行うことにより、キャパシタ(118及び218)を形成しても良い。
【0114】
また、本発明の第1及び第2の実施形態に係る誘電体メモリの製造方法では、第2の水素バリア膜(120及び220)のカバレッジの向上を目的として、図4(c) 及び図9(c) に示すように、第1の水素バリア膜(112及び212)の上に、キャパシタ(118及び218)を覆うように層間絶縁膜(119及び219)を形成したが、本発明はこれに限定されることはない。
【0115】
例えば、本工程を行うことなく、図5(b) 及び図10(b) において、第3の絶縁膜111又は第2の絶縁膜110の上に、キャパシタ(118及び218)を覆うと共に第1の水素バリア膜(112及び212)と接合する、第2の水素バリア膜(120及び220)を直接形成しても良い。
【0116】
また、本発明の第1及び第2の実施形態に係る誘電体メモリの製造方法では、図5(a) 及び図10(a) に示すように、キャパシタ(118及び218)に対して焼結処理を行うことによって、誘電体膜(116及び216)の結晶化を図ったが、本発明はこれに限定されることはなく、例えば、キャパシタに対してアニール処理又はRTA(Rapid Thermal Anneal)処理を行うことによって、誘電体膜の結晶化を図っても良い。
【0117】
また、本発明の第1及び第2の実施形態に係る誘電体メモリの製造方法では、図5(c) 及び図10(c) に示すように、第2の水素バリア膜(120及び220)における第1のコンタクトプラグ108の上方に存在している部分を選択的に除去した後に第4の絶縁膜221を形成したが、本発明はこれに限定されることはない。
【0118】
例えば、第2の水素バリア膜(120及び220)を構成する材料として、絶縁性を示す材料を用いた場合、本工程を行う必要はなく、第2の水素バリア膜(120及び220)における第1のコンタクトプラグ108の上方に存在している部分の上に、第4の絶縁膜221を直接形成しても良い。
【0119】
尚、本発明の第1及び第2の実施形態に係る誘電体メモリ及びその製造方法では、具体例として、スタック型のキャパシタ構造を挙げたが、本発明はこれに限定されることはなく、例えば、立体型のキャパシタ構造を有する誘電体メモリにおいても、前述した本発明の第1及び第2の実施形態に係る誘電体メモリ及びその製造方法と同様の効果を得ることができる。
【産業上の利用可能性】
【0120】
本発明は、COB構造を有する誘電体メモリ及びその製造方法に有用である。
【図面の簡単な説明】
【0121】
【図1】(a) 〜(d) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図2】(a) 〜(c) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図3】(a) 〜(c) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図4】(a) 〜(c) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図5】(a) 〜(d) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図6】(a) 及び(b) は、本発明の第1の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図7】本発明の第1の実施形態に係る誘電体メモリの構造を示す断面図である。
【図8】(a) 〜(c) は、本発明の第2の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図9】(a) 〜(c) は、本発明の第2の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図10】(a) 〜(d) は、本発明の第2の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図11】(a) 及び(b) は、本発明の第2の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図12】(a) 〜(d) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図13】(a) 〜(c) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図14】(a) 〜(c) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【符号の説明】
【0122】
105 第1の絶縁膜
108 第1のコンタクトプラグ(下部コンタクトプラグ)
109 ビット配線
110 第2の絶縁膜
111 第3の絶縁膜
112、212、212a 第1の水素バリア膜
114、214 第2のコンタクトプラグ
119、219、219a 層間絶縁膜
120、220 第2の水素バリア膜
121、221 第4の絶縁膜
123、223 第3のコンタクトプラグ










 

 


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