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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5337(P2007−5337A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−180125(P2005−180125)
出願日 平成17年6月21日(2005.6.21)
代理人 【識別番号】100076174
【弁理士】
【氏名又は名称】宮井 暎夫
発明者 毛鳥 吉伸 / 三河 巧
要約 課題
コンタクトプラグ形成時のCMPによって発生する絶縁膜へのスクラッチを起因としたキャパシタ下部電極間のブリッジを防止する。

解決手段
基板上に形成された下部電極105、容量絶縁膜及び上部電極107からなるキャパシタ108と、基板と下部電極105とを電気的に接続するコンタクトプラグ104とを備えた半導体装置であって、下部電極105は列状に複数配置し、隣り合う下部電極105の中心位置は、列方向と直交する方向に距離t1ずれて配置され、下部電極105の中心位置と、下部電極105におけるコンタクトプラグ104の中心位置は、隣り合う下部電極105と離れるように列方向と直交する方向(y方向)に距離t2ずれて配置されている。また、距離t1と距離t2との和は、列方向と直交する方向における下部電極105の寸法の1/2より大きくした。
特許請求の範囲
【請求項1】
基板上に形成された下部電極、容量絶縁膜及び上部電極からなるキャパシタと、前記基板と下部電極とを電気的に接続するコンタクトプラグとを備えた半導体装置であって、
前記下部電極は列状に複数配置し、隣り合う前記下部電極の中心位置は、前記列方向と直交する方向に距離t1ずれて配置され、
前記下部電極の中心位置と、前記下部電極における前記コンタクトプラグの中心位置は、隣り合う前記下部電極と離れるように前記列方向と直交する方向に距離t2ずれて配置されていることを特徴とする半導体装置。
【請求項2】
前記距離t1と前記距離t2との和は、前記列方向と直交する方向における前記下部電極の寸法の1/2より大きい請求項1記載の半導体装置。
【請求項3】
前記下部電極と、前記下部電極に隣接する前記コンタクトプラグの中心との最短距離t4が、前記下部電極と、前記下部電極に隣接する前記コンタクトプラグを含む下部電極の中心との最短距離t6より大きい請求項1または2記載の半導体装置。
【請求項4】
前記上部電極は、前記複数の下部電極を共通に被覆するように形成されている請求項1,2または3記載の半導体装置。
【請求項5】
前記距離t1は、前記列方向と直交する方向における前記下部電極の寸法より小さい請求項1,2または3記載の半導体装置。
【請求項6】
前記距離t2は、0より大きく、(前記下部電極の寸法)/2−(前記コンタクトプラグの半径)以下である請求項1,2または3記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、強誘電体材料又は高誘電体材料を用いたキャパシタを備えた半導体装置に関する。
【背景技術】
【0002】
近年、半導体メモリ装置の高集積化や高機能化が急速に進む中で、半導体メモリ装置を構成する容量素子の容量絶縁膜として、高誘電体材料を使用したDRAMや、強誘電体材料を使用したFeRAM(強誘電体メモリ)等が盛んに研究開発されている。これらの高誘電率材料や強誘電体材料として、酸化タンタル、チタン酸ビスマスストロンチウム、チタン酸鉛、タンタル酸ビスマスストロンチウムなどの絶縁性金属酸化物が主に用いられる。一般に、これらの金属酸化物の有する高誘電体性能や強誘電体性能を十分に発揮させるために、成膜後に600℃〜800℃といった比較的高温での結晶化熱処理が必要である。
【0003】
一方、半導体メモリ装置の大容量化を目的とした集積化が要求されており、高集積化の実現のために、隣接するキャパシタ間のセパレーション距離を小さくすること挙げられる。
【0004】
しかし、セパレーションが小さくなると、コンタクトプラグとビットライン間、或いは下部電極間などにおけるリーク電流が増大するという問題が発生するため、ビットライン方向の隣接下部電極を3/4ピッチずらすことにより、コンタクトプラグを形成する領域のビットライン間距離を増大させ、リーク電流を抑制する技術が提案されている(例えば、特許文献1参照)。
【0005】
以下、上述した従来の半導体装置について、図5を参照しながら説明する。図5は、従来の半導体装置の要部平面図である。
【0006】
従来の半導体装置は、図5に示すように、半導体基板上1に形成された複数の活性領域1aと、活性領域1aと同一方向に設けられた複数のビットライン13と、各活性領域1aの両端部に形成されたキャパシタと、キャパシタと半導体基板1とを接続するコンタクトプラグ15とを備えている。また、活性領域1aがX軸方向に1/4ピッチずつずれてY軸方向に複数個設けられている。さらに、一方のキャパシタのコンタクトプラグ15と、活性領域1aに対してX軸方向に3/4ピッチずれて斜め方向に近接した活性領域1aに形成された他方のキャパシタのコンタクトプラグ15とが、同一のビットライン13間に配置されており、メモリセルサイズが従来と同じ場合でも、コンタクトプラグ15を形成する領域のビットライン13間の距離を増大させることができる。従って、セルサイズを大きくすることなく、ビットライン13とコンタクト15との間で、絶縁膜を介してのリーク電流を抑制することができるというものである。
【特許文献1】特開平6−5811号公報(第4頁、第1図)
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上記従来の半導体装置は、コンタクトプラグ形成時のCMP工程により層間絶縁膜(図示せず)にスクラッチが発生し、そのスクラッチに研磨したコンタクトプラグ材料が埋没されるという事態が起こっていた。これにより、コンタクトプラグから隣接下部電極までの距離が小さくなって、隣接する下部電極間がブリッジによって繋がり、同電位となる問題を有していた。
【0008】
したがって、本発明の目的は、上記従来の課題を解決するものであり、メモリセルの占有面積を増大させることなく、下部電極間のブリッジ形成を効果的に防止することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明の半導体装置は、基板上に形成された下部電極、容量絶縁膜及び上部電極からなるキャパシタと、基板と下部電極とを電気的に接続するコンタクトプラグとを備えた半導体装置であって、下部電極は列状に複数配置し、隣り合う下部電極の中心位置は、列方向と直交する方向に距離t1ずれて配置され、下部電極の中心位置と、下部電極におけるコンタクトプラグの中心位置は、隣り合う下部電極と離れるように列方向と直交する方向に距離t2ずれて配置されている。
【0010】
また、上記本発明の半導体装置は、距離t1と距離t2との和は、列方向と直交する方向における下部電極の寸法の1/2より大きくすることが好ましい。
【0011】
上記の構成によれば、下部電極は列状に複数配置し、隣り合う下部電極の中心位置は、列方向と直交する方向に距離t1ずれて配置され、下部電極の中心位置と、下部電極におけるコンタクトプラグの中心位置は、隣り合う下部電極と離れるように列方向と直交する方向に距離t2ずれて配置されているので、コンタクトプラグ形成時のCMPによってコンタクトプラグを発端としてスクラッチが発生しても、コンタクトプラグと隣接した下部電極間距離を大きくしているために、スクラッチを起因とした下部電極間ブリッジを抑制することができる。また、距離t1と距離t2との和は、列方向と直交する方向における下部電極の寸法の1/2より大きくすることが好ましい。
【0012】
また、上記本発明の半導体装置は、下部電極と、下部電極に隣接するコンタクトプラグの中心との最短距離t4が、下部電極と、下部電極に隣接するコンタクトプラグを含む下部電極の中心との最短距離t6より大きくすることが好ましい。
【0013】
この構成によれば、下部電極と、下部電極に隣接するコンタクトプラグの中心との最短距離t4が、下部電極と、下部電極に隣接するコンタクトプラグを含む下部電極の中心との最短距離t6より大きくしたので、コンタクトプラグ形成時のCMPによってコンタクトプラグを発端としてスクラッチが発生しても、コンタクトプラグと隣接した下部電極間距離をさらに大きくとるため、スクラッチを起因とした下部電極間ブリッジを抑制することができる。
【0014】
また、上記本発明の半導体装置は、上部電極は、複数の下部電極を共通に被覆するように形成されていることが好ましい。
【0015】
また、上記本発明の半導体装置は、距離t1は、列方向と直交する方向における下部電極の寸法より小さくすることが好ましい。
【0016】
この構成によれば、距離t1は、列方向と直交する方向における下部電極の寸法より小さくしたので、直線上に配設された場合のキャパシタセルサイズと同一の大きさで形成することができる。
【0017】
また、上記本発明の半導体装置は、距離t2は、0より大きく、(下部電極の寸法)/2−(コンタクトプラグの半径)以下であることが好ましい。
【0018】
この構成によれば、距離t2は、0より大きく、(下部電極の寸法)/2−(前記コンタクトプラグの半径)以下であるので、コンタクトプラグの上面全体が下部電極の範囲内であり、コンタクトプラグと下部電極の接続面積の減少による高抵抗化することがない。
【発明の効果】
【0019】
本発明によれば、コンタクトプラグを隣接する下部電極から離すことにより、コンタクトプラグ形成時のCMPによって発生するスクラッチ起因の下部電極間のブリッジを防止し、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0020】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置について、図1〜図3に基づいて説明する。図1は、第1の実施形態に係る半導体装置の要部平面図である。
【0021】
図1(a)および後述の工程断面図の図3(c)、(d)に示すように、第1の実施形態における半導体装置は、半導体基板101上に形成された酸化シリコンからなる第1の絶縁膜102と、第1の絶縁膜102上に形成された窒化シリコンからなる第2の絶縁膜103と、第2の絶縁膜103上に形成された白金からなる第1の導電膜105と、第1及び第2の絶縁膜102,103中を貫通し、第1の導電膜105と半導体基板101とを電気的に接続するタングステンからなるコンタクトプラグ104と、第1の導電膜105上に形成された容量絶縁膜106と、容量絶縁膜106上に形成された白金からなる第2の導電膜107とを備えている。ここで、第1の導電膜105は下部電極であり、第2の導電膜107は上部電極であり、第1の導電膜105と、容量絶縁膜106と、第2の導電膜107とからキャパシタ108が構成される。
【0022】
また、第2の導電膜107は、複数の第1の導電膜105からなる下部電極列を被覆するように形成されており、セルプレート線を構成する。ここで、加工やレイアウト上セルプレート方向の下部電極間距離と、セルプレートに直交する方向の下部電極間距離ではルールが違うため、セルプレート方向の方が間隔を狭くすることが可能であるため、そのセルプレート方向の下部電極間のブリッジを懸念している。
【0023】
本実施形態では、第1の導電膜(以下、下部電極という)105は列状に複数配置し、隣り合う下部電極105の中心位置は、列方向(x方向)と直交する方向(y方向)に距離t1ずれて配置され、下部電極105の中心位置と、下部電極105におけるコンタクトプラグ104の中心位置は、隣り合う下部電極105と離れるように列方向と直交する方向に距離t2ずれて配置されている。
【0024】
この場合、下部電極105は、図1(a)に示すように、x方向に隣接する下部電極105aと下部電極105bとは、y方向に対して距離t1ずれて配置されている。つまり、下部電極105bは、下部電極105aに対して、y方向に距離t1だけずれている。
【0025】
さらに、コンタクトプラグ104aは、それを含む下部電極105aの中心位置から下部電極105bとは逆のy方向に、距離t2aずらして配置されている。つまり、下部電極105aの有するコンタクトプラグ104aは、隣接する下部電極105bと離れるように−y方向にずれている。
【0026】
また、他方のコンタクトプラグ104bは、それを含む下部電極105bの中心位置から距離t2bだけ、下部電極105bをずらした方向と同じy方向にずらして配置されている。つまり、下部電極105bの有するコンタクトプラグ104bは、隣接する下部電極105a及びコンタクトプラグ104aから遠ざかるようにy方向にずれて配置している。
【0027】
ここで、距離(t1+t2a)又は距離(t1+t2b)が下部電極105のy軸方向の寸法の1/2より大きくしている。
【0028】
このように、コンタクトプラグ104が下部電極105の中心から所定の方向にずれているキャパシタ108aと、コンタクトプラグ104が下部電極105の中心から該所定方向と対称な方向にずれているキャパシタ108bとが、交互に配置されている。
【0029】
つまり、セルプレート線方向に隣接する複数個の下部電極は、各下部電極の中心位置が一直線上にのらないように配置している。言い換えれば、セルプレート線方向に直交する方向に隣接する下部電極のコンタクトプラグ間を結ぶ直線は、セルプレート線にほぼ直交する。
【0030】
図1(b)に示すように、隣接する下部電極105をずらして配置しているため、下部電極105が対向する領域、つまり、隣接する下部電極105間の距離が最短となる距離t3となる部分を少なくすることができるため、CMP工程においてコンタクトプラグを起点に発生したスクラッチによる下部電極105間のブリッジの形成を低減することができる。
【0031】
また、図1(b)に示すように、下部電極105の領域内において、隣接するコンタクトプラグ104間の距離t5を増大させるように配置することにより、コンタクトプラグ104と隣接する下部電極105までの距離t4を増大させることができるため、下部電極105間のブリッジの形成を低減することができる。
【0032】
この場合、下部電極の側面と、隣接するコンタクトプラグとの間の距離t4が、該コンタクトプラグの下部電極の中心と、隣接する下部電極の側面との間の距離t6よりも大きい。すなわち、距離t4は、下部電極と、下部電極に隣接するコンタクトプラグの中心との最短距離であり、距離t6は、下部電極と、下部電極に隣接するコンタクトプラグを含む下部電極の中心との最短距離である。
【0033】
以上のように、下部電極の領域内でコンタクトプラグをずらして配置するため、キャパシタのセルサイズを増大させることなく、信頼性の高い容量素子を歩留まりよく得られる。
【0034】
また、距離t1は、0より大きく、下部電極の寸法以下が好ましい。このような下部電極範囲においては、隣接する複数の下部電極列を覆うように形成される上部電極間のセパレーション距離を大きくする必要がないため、セルサイズの増大なくレイアウト可能である。
【0035】
また、距離t2は、0より大きく、{(電極幅)/2−(コンタクトプラグの半径)}以下が好ましい。つまり、コンタクトプラグの上面全体が下部電極の範囲内であればよい。このように配置することで、コンタクトプラグと下部電極の接続面積の減少による高抵抗化することがない。
【0036】
また下部電極の一部に酸素バリア性を持つ材料から構成することで、コンタクトプラグは高温酸素雰囲気に晒されても酸化することなく、歩留り良くコンタクトプラグを形成することができる。
【0037】
続いて、上述した第1の実施形態における半導体装置の製造方法について、図面を参照しながら説明する。図2は、第1の実施形態の半導体装置の製造方法における要部工程平面図である。図3は、第1の実施形態の半導体装置の製造方法における要部工程断面図である。図3(a)から(c)は、図2のy−y‘方向の断面図であり、図3(d)は、図2のx−x方向の断面図である。但し、図1と同一構成要素は同符号を付して、詳細な説明を省略する。
【0038】
まず、図2(a)及び図3(a)に示すように、半導体基板101上に酸化シリコンからなる第1の絶縁膜102、および窒化シリコンからなる第2の絶縁膜103を形成した後、第1の絶縁膜102と第2の絶縁膜103に同時にコンタクトプラグ104を形成するためのホールを一括プロセスにて形成する。そこへプラグコンタクト材料のタングステンを埋め込み、タングステンCMPを行い、次にプラグのへこみ(ディッシング)を緩和するための窒化膜CMPを行う。以上のように、半導体基板101に到達するタングステンからなるコンタクトプラグ104を形成する。
【0039】
次に、図2(b)及び図3(b)に示すように、第2の絶縁膜103上に、白金からなる第1の導電膜105を堆積し、リソグラフィ法及びドライエッチング法により、コンタクトプラグ104の上面と電気的に接続する下部電極105を形成する。これにより、図3(b)に示すように、コンタクトプラグ104の中心に対して、距離t2だけずれた位置に中心位置を持つ下部電極105が形成される。また、図2(b)に示すように、下部電極105及びコンタクトプラグ104がジグザグ状に列になって配置される。
【0040】
次に、図2(c)及び図3(c)、(d)に示すように、第2の絶縁膜103及び下部電極105の上の全面に亘って、例えばタンタル酸ビスマスストロンチウムからなる容量絶縁膜106と、白金からなる第2の導電膜107を順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、容量絶縁膜106と第2の導電膜107を一括パターニングすることにより、下部電極105と容量絶縁膜106と上部電極107とからなるキャパシタ108が形成される。
【0041】
なお、上記実施形態において、下部電極及び上部電極を構成する材料は、白金に限定されたものではなく、例えばポリシリコン、W、TiN、Ti、RuO、Ir、IrO、Pt、PtO等を使用することができる。
【0042】
なお、上記実施形態において、下部電極は多層膜から構成されており、一部に酸素バリア性を持つ導電膜を含むことが好ましい。このようにすれば、容量絶縁膜の結晶化アニール時に高温処理を行ってもコンタクトプラグ103が酸化されることが防止できる。
【0043】
なお、上記実施形態において、第2の絶縁膜103はSiN、AlO、TiAlN、TiAlO等からなる水素バリア性を持つ絶縁膜で構成することが好ましい。
【0044】
なお、上記実施形態において、キャパシタを覆い、かつ水素バリア性を持つ第2の絶縁膜103と接すように、SiN、AlO、TiAlN、TiAlO等からなる上部水素バリア膜を備えていることが好ましい。
【0045】
なお、上記実施形態において、キャパシタは平面型のキャパシタに限定されず、コンタクトプラグ104上に形成したコンケイブ形状の絶縁膜にキャパシタを形成した立体スタック型キャパシタにしてもよい。
【0046】
なお、本発明の他の実施形態として、図4(a)のように、隣接する下部電極105を距離t1ずつ交互にずらしてセルプレート方向にジグザグに配置すると共に、コンタクトプラグ104は1つおきに距離t2ずつずらしてセルプレート方向にジグザグに配置した構成でもよい。これらの下部電極の1個おきのコンタクトプラグ104を下部電極をずらした方向と同じ方向にずらして配置することにより、ブリッジ防止効果がある。
【0047】
また図4(b)のように、隣接セルプレートにおいてずらしているプラグコンタクトを、y軸方向で逆方向にずらすような場合においても効果がある。
【0048】
なお、上記実施形態においては、プラグコンタクトはy方向にしか動かしていないが、図4(c)のようにx方向にずらすことによっても同様な効果がある。
【0049】
以上説明したように、本発明によれば、下部電極の領域内において、隣接する下部電極の有するコンタクトプラグ間距離をより大きくすることにより、隣接下部電極間ショートを低減、防止することができる。
【産業上の利用可能性】
【0050】
本発明に係る半導体装置は、高誘電体材料や強誘電体材料からなるキャパシタを備えた半導体装置の高集積化に有用である。
【図面の簡単な説明】
【0051】
【図1】本発明の第1の実施形態における半導体装置の要部平面図である。
【図2】本発明の第1の実施形態における半導体装置の製造方法を示す工程平面図である。
【図3】本発明の第1の実施形態における半導体装置の製造方法を示す工程断面図である。
【図4】本発明の他の実施形態における半導体装置の要部平面図である。
【図5】従来の半導体装置における要部平面図である。
【符号の説明】
【0052】
101 半導体基板
102 第1の絶縁膜
103 第2の絶縁膜
104 コンタクトプラグ
105 第1の導電膜(下部電極)
106 容量絶縁膜
107 第2の導電膜(上部電極)
108 キャパシタ




 

 


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