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番号 発明の名称
1 マルチ−レベルセルを有するフラッシュメモリ装置のプログラム制御回路及びそのプログラム制御方法
2 データ入出力速度を改善させる構造を有するフラッシュメモリ装置のデータ入出力回路
3 プログラム動作時のエラー発生比率を減少させるフラッシュメモリ装置およびそのプログラム動作制御方法
4 不揮発性メモリ装置とそのマルチページプログラム、読み出しおよびコピーバックプログラム方法
5 フラッシュメモリ装置におけるプログラム動作の制御方法
6 半導体メモリ装置
7 同期式半導体メモリ装置
8 半導体メモリ装置のレイテンシ制御回路
9 半導体メモリ装置
10 面積が減少したページバッファ回路とその読み出し及びプログラム動作方法
11 デュアルページプログラム機能を有するフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法
12 動映像伝送方法及び装置、ならびに動映像復号化方法及び装置
13 フラッシュメモリチップを動作させる方法
14 マルチプレーン構造を有する不揮発性メモリ装置のプログラム方法
15 フラッシュメモリ装置のページバッファおよびそれを用いたプログラム方法
16 半導体メモリ素子のデータ入力装置
17 半導体メモリ素子
18 半導体メモリ装置
19 メモリ装置の書き込み回路
20 半導体メモリ素子のデータ入力装置
21 半導体メモリ素子の内部アドレス生成装置
22 同期式半導体メモリ素子のカラムアドレスイネーブル信号生成器及びその生成方法
23 異なる周波数を有する複数のクロックを用いる半導体メモリ素子
24 半導体メモリ装置
25 半導体メモリ素子
26 半導体メモリ装置及びその駆動方法
27 半導体メモリ素子の内部アドレス生成装置
28 共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法
29 遅延固定ループ回路
30 半導体メモリ装置
31 遅延固定ループのクロックドライバー制御装置
32 出力制御装置
33 直列入/出力インターフェスを有するマルチポートメモリ素子
34 半導体メモリ装置
35 半導体メモリ装置のリセット制御回路
36 半導体メモリ装置
37 半導体メモリ装置
38 マルチポートメモリ装置
39 電圧発生装置
40 同期式半導体メモリ素子の遅延固定ループ及びその駆動方法。
41 直列入/出力インターフェイスを有するマルチポートメモリ素子
42 半導体メモリ装置
43 電圧発生装置
44 半導体装置のデータ入出力マルチプレクサ
45 メモリーセルアレーにデータを記憶させる方法
46 フラッシュメモリ素子のプログラム方法
47 半導体メモリのアクティブ区間制御装置および方法
48 グレー形状情報を含むデジタル動映像の符号化方法及び復号化方法
49 温度検出装置
50 半導体メモリのコラム選択信号制御装置及び方法
51 同期式メモリ装置のドライバ及びODTインピーダンス調節方法
52 半導体メモリのオンダイターミネーション装置及び方法
53 不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法
54 非揮発性半導体メモリ装置
55 非揮発性半導体メモリ装置
56 符号化ブロックパターンの符号化装置及び符号化ブロックパターンの符号化方法
57 符号化ブロックパターンの符号化装置及び符号化ブロックパターンの符号化方法
58 プログラム動作のフェールを減少させるフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法
59 半導体記憶装置のデータ出力回路及び方法
60 半導体メモリ装置のドライバ制御回路及び方法
61 半導体記憶装置のアクティブサイクル制御回路及び方法
62 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ
63 半導体メモリ装置のセンス増幅回路およびその駆動方法
64 半導体記憶装置の同期モード検出回路及び方法
65 半導体記憶装置のアドレスバッファ及びアドレスバッファリング方法

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