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発明の名称 電子機器、画像形成装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−25869(P2007−25869A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−204197(P2005−204197)
出願日 平成17年7月13日(2005.7.13)
代理人 【識別番号】100096840
【弁理士】
【氏名又は名称】後呂 和男
発明者 中澤 秀彦
要約 課題
接続されるメモリの種別、接続段数に拘わらず、電源投入時に最短の時間で電子機器を使用可能な状態とすることを目的とする。

解決手段
メモリコントローラ40を構成するSDRAM制御部43はバス(信号線)により各メモリM1、M2と相互接続され、CPU11の命令内容に従って、各メモリM1、M2との間で信号を伝送させる。また、各コントロールバスL1〜L3には、それぞれバッファ回路71、72、73が設けられ、切替制御回路81、82、83によって信号駆動能力を切り替えることが出来るようになっている。そして、電源投入時、バッファ回路71、72、73の信号駆動能力は、最も小さい信号駆動能力に選択されるように設定されている。これにより、信号駆動能力が大きなものに比べて信号のオーバーシュートが小さくなるからメモリM1、M2に損傷を与えることなく、初期化を即座に実行出来る。
特許請求の範囲
【請求項1】
制御手段と、
前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、
前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、
前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、
前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を最も小さい信号駆動能力に選択して、前記メモリを初期化する処理を最も小さい信号駆動能力によって行なうことを特徴とする電子機器。
【請求項2】
制御手段と、
前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、
前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、
前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、
前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に選択して、前記メモリを初期化する処理を選択された信号駆動能力によって行なうことを特徴とする電子機器。
【請求項3】
制御手段と、
前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、
前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、
前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、
前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に選択して、前記メモリを初期化する処理を選択された信号駆動能力によって行なうことを特徴とする電子機器。
【請求項4】
前記メモリを初期化する処理が、CPUの起動に先立って行なわれることを特徴とする請求項1ないし請求項3のいずれかに記載の電子機器。
【請求項5】
前記初期化の対象となったメモリの種類を特定するための識別情報を、前記メモリから取得する取得手段と、
前記取得手段によって取得された識別情報に基づいてメモリの種類を特定するとともに、そのときに選択されている前記信号駆動能力が特定されたメモリの種類に適合しているか、否かを判定する判定手段と、を備え、
前記切替手段は、前記判定手段によって不適合と判定された場合には、前記信号駆動能力をより適合する信号駆動能力に切り替え、
前記制御手段は、切り替えられた後の信号駆動能力で前記メモリを再初期化することを特徴とする請求項1ないし請求項4のいずれかに記載の電子機器。
【請求項6】
前記メモリが、予め機器に内蔵される内蔵メモリと、後に増設可能な増設メモリとからなり、
前記内蔵メモリと前記制御手段との間、並びに前記増設メモリと前記制御手段との間には、専用の信号線がそれぞれ設けられ、更に、これら専用の信号線に対して、前記バッファ回路がそれぞれ個別に設けられていて、
前記信号駆動能力の切り替えが、前記各メモリごとにそれぞれ独立して行なうことが出来るよう構成されていることを特徴とする請求項1ないし請求項5のいずれかに記載の電子機器。
【請求項7】
前記制御手段による前記メモリを初期化するための処理は、前記信号線を通じて接続された全てのメモリに対して同時に行なわれるよう構成され、
当該メモリを初期化する処理が完了した後、前記取得手段は、前記増設メモリにアクセスして、その識別情報を前記内蔵メモリに記憶させることを特徴とする請求項6に記載の電子機器。
【請求項8】
前記判定手段は、前記増設メモリがそのときに選択されている前記バッファ回路の信号駆動能力に適合しているか否かを、前記内蔵メモリに記憶されている前記識別情報に基づいて判定し、
前記切替手段は、前記判定手段によって不適合と判定された場合には、前記増設メモリに連なる信号線のバッファ回路の信号駆動能力をより適合する信号駆動能力に変更することを特徴とする請求項7に記載の電子機器。
【請求項9】
請求項1ないし請求項8のいずれかに記載の電子機器を有する画像形成装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、電子機器並びに、それを使用した画像形成装置に関する。
【背景技術】
【0002】
従来より、CPU、メインメモリ、ROM、メモリコントローラ等のデバイスから構成された電子機器が広く知られている。この種の電子機器において、メインメモリは増設或いは、予め容量サイズの大きなものを実装させることが出来るようになっている。これは、メインメモリの記憶容量によって、システムの実行速度、或いは使用可能なアプリケーションが限定されるため、使用用途に応じて、容量を大きくする必要があるからである。
一方、メインメモリの記憶容量が大きくなると、基板に実装されるメモリチップの数が多くなり、メモリの負荷容量が多くなる。これにより、信号線を流れる電流量が多くなるから、信号の立ち上がりがなまって信号伝達遅延を生じる。そのため、係る信号伝達遅延を最小限に留めるために、メインメモリの負荷容量に応じて、メインメモリに対するアクセスラインのドライブ能力(以下、信号駆動能力という)を変更してやる必要があり、この種の技術が既に開示されている(下記特許文献1参照)。
このものは、複数個のバッファを並列接続したドライバ部とバッファの切り替えを行なうセレクタ部とを備え、増設されたメインメモリの識別情報に基づいてセレクタ部がバッファの切り替えを行なうようになっている。
【特許文献1】特開平8−305629号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上記構成では、電源投入時に、まず、信号伝達能力を決定するための処理を行なう必要があり、早期にメモリを初期化させる処理を開始できない、という問題があった。
係る問題を解決する方策として、負荷容量の大きなメモリに対応するべく、最も大きな信号駆動能力のバッファを初期設定として選択しておき、信号伝達能力を決定するための処理を少なくとも、初期化の際には廃止することが考えられる。しかし、大きな信号伝達能力のバッファは、それだけ信号駆動能力が大きいということでもある。そのため、負荷容量が小さいメモリが接続されると、伝送される信号のオーバーシュートが大きくなり、同メモリが電気的に損傷を受ける恐れがあった。
本発明は上記のような事情に基づいて完成されたものであって、接続されるメモリの種別、接続段数に拘わらず、電源投入時に最短の時間で電子機器を使用可能な状態とすることを目的とする。
【課題を解決するための手段】
【0004】
上記の目的を達成するための手段として、請求項1の発明は、制御手段と、前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を最も小さい信号駆動能力に選択して、前記メモリを初期化する処理を最も小さい信号駆動能力によって行なうところに特徴を有する。
【0005】
請求項2の発明は、制御手段と、前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に選択して、前記メモリを初期化する処理を選択された信号駆動能力によって行なうところに特徴を有する。
尚、ここで言う、最小のメモリとは、負荷容量が最も小さいということである。
【0006】
請求項3の発明は、制御手段と、前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に選択して、前記メモリを初期化する処理を選択された信号駆動能力によって行なうところに特徴を有する。
尚、ここで言う、最小のメモリとは、負荷容量が最も小さいということである。
【0007】
請求項4の発明は、請求項1ないし請求項3のいずれかに記載のものにおいて、前記メモリを初期化する処理が、CPUの起動に先立って行なわれるところに特徴を有する。
【0008】
請求項5の発明は、請求項1ないし請求項4のいずれかに記載のものにおいて、前記初期化の対象となったメモリの種類を特定するための識別情報を、前記メモリから取得する取得手段と、前記取得手段によって取得された識別情報に基づいてメモリの種類を特定するとともに、そのときに選択されている前記信号駆動能力が特定されたメモリの種類に適合しているか、否かを判定する判定手段と、を備え、前記切替手段は、前記判定手段によって不適合と判定された場合には、前記信号駆動能力をより適合する信号駆動能力に切り替え、前記制御手段は、切り替えられた後の信号駆動能力で前記メモリを再初期化するところに特徴を有する。
【0009】
請求項6の発明は、請求項1ないし請求項5のいずれかに記載のものにおいて、前記メモリが、予め機器に内蔵される内蔵メモリと、後に増設可能な増設メモリとからなり、前記内蔵メモリと前記制御手段との間、並びに前記増設メモリと前記制御手段との間には、専用の信号線がそれぞれ設けられ、更に、これら専用の信号線に対して、前記バッファ回路がそれぞれ個別に設けられていて、前記信号駆動能力の切り替えが、前記各メモリごとにそれぞれ独立して行なうことが出来るよう構成されているところに特徴を有する。
【0010】
請求項7の発明は、請求項6に記載のものにおいて、前記制御手段による前記メモリを初期化するための処理は、前記信号線を通じて接続された全てのメモリに対して同時に行なわれるよう構成され、当該メモリを初期化する処理が完了した後、前記取得手段は、前記増設メモリにアクセスして、その識別情報を前記内蔵メモリに記憶させるところに特徴を有する。
【0011】
請求項8の発明は、請求項7に記載のものにおいて、前記判定手段は、前記増設メモリがそのときに選択されている前記バッファ回路の信号駆動能力に適合しているか否かを、前記内蔵メモリに記憶されている前記識別情報に基づいて判定し、前記切替手段は、前記判定手段によって不適合と判定された場合には、前記増設メモリに連なる信号線のバッファ回路の信号駆動能力をより適合する信号駆動能力に変更するところに特徴を有する。
【0012】
請求項9の発明は、請求項1ないし請求項8のいずれかに記載の電子機器を有する画像形成装置である。
【発明の効果】
【0013】
<請求項1の発明>
請求項1の発明によれば、バッファ回路の信号駆動能力は、最も小さい信号駆動能力に選択されている。そのため、負荷容量の小さなメモリが接続されたとしても、信号駆動能力が大きなものに比べて信号のオーバーシュートが小さくて済む。従って、メモリに損傷を与えることなく、初期化を即座に実行出来る。
【0014】
<請求項2の発明>
請求項2の発明によれば、バッファ回路の信号駆動能力は、推奨されたメモリの中の最小のメモリ(負荷容量の最も小さいメモリ)を正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に選択されているため、信号駆動能力が大きなものに比べて信号のオーバーシュートが小さくなる。そのため、推奨された種類のメモリであれば(言い換えると、推奨されているものより負荷容量が小さいものが接続される場合を除いて)、同メモリに損傷を与えることなく、初期化を即座に実行出来る。
【0015】
<請求項3の発明>
請求項3の発明によれば、バッファ回路の信号駆動能力は、推奨されたメモリの中の最小のメモリ(負荷容量の最も小さいメモリ)を正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に選択されている。そのため、請求項2の場合と同様に推奨された種類のメモリであれば同メモリに損傷を与えることもないし、適切かつ、即座に初期化し得るメモリの種類が多くなる。
【0016】
<請求項4の発明>
請求項4の発明によれば、メモリを初期化する処理がCPUの起動に先立って行なわれるから、CPUが起動されたときには、すぐに、メモリを使用して処理を開始できる。
【0017】
<請求項5の発明>
請求項5の発明によれば、初回の初期化が行なわれた後、判定手段によって、信号駆動能力が適当でないと判定された場合には、より適合する信号駆動能力で再初期化するようになっている。換言すれば、判定手段によって適合と判断された場合には、信号駆動能力の切替を行なうことなく初回の初期化処理によってメモリの初期化が完了するから、既存のものに比べて、初期化を早期に完了させることが可能となる。
【0018】
<請求項6の発明>
請求項6の発明によれば、各メモリに対してバッファ回路が専用設けられているから、各メモリの種別に応じて、個別に信号駆動能力を切り替えることが可能となる。
【0019】
<請求項7の発明>
請求項7の発明によれば、内蔵メモリを使用して、識別情報の記憶が行なわれるから、それ専用の記憶手段を別に設ける必要がなく、システムを簡素化出来る。
【0020】
<請求項8の発明>
請求項8の発明によれば、判定手段によっていずれかのメモリが不適合と判定されたときには、そのメモリに連なるバッファ回路の信号駆動能力のみを切り換えてやればよく、再初期化が必要最小限の処理で済む。
【0021】
<請求項9の発明>
請求項9の発明によれば、電源投入後、メインメモリの初期化を早期に完了させることが出来るから、その分、印刷を早期に開始することが可能となる。
【発明を実施するための最良の形態】
【0022】
<実施形態1>
本発明の実施形態1について、図1ないし図9を参照して説明する。図1は、プリンタ装置の電気的構成を表すブロック図である。図2は、メイン基板の構成を示す図である。
プリンタ装置(本発明の画像形成装置に相当)1は、当該装置各部を統括制御するCPU11と、各種プログラムやパラメータ等を記憶するROM13と、画像データの格納やCPU11の作業領域に用いられるRAM15と、CPU11からの指令に従って装置各部に制御信号を入力するASIC17と、当該プリンタ装置1各部を同期動作させるための基準クロック信号CLK0を生成する発振器19と、ネットワーク伝送線を介して接続される外部装置と当該プリンタ装置1との間でデータ授受を行うネットワークインタフェース21と、USB(Universal Serial Bus)規格に基づくデータを入出力するUSB端子23と、ネットワークインタフェース21やUSB端子23を介して外部装置から入力された画像データに従って画像を用紙に形成(印刷)する画像形成部25と、ユーザが操作可能な各種キーからなる操作部27と、プリンタ装置1に関する各種情報を表示する表示部(液晶パネル等)29と、を備える。
【0023】
画像形成部25は、周知のレーザプリンタ装置と同様、レーザユニットや、帯電器、感光体、現像器、転写器、定着器、これら各部をASIC17からの制御信号に従って動作させるためのエンジン基板、などからなる。画像形成部25は、ASIC17からの制御信号に従って、帯電器にて帯電された感光体にレーザを照射し、それによって感光体上に静電潜像を形成し、その静電潜像を現像器を用いて現像し、それによって感光体上に形成された現像剤像を転写器を用いて用紙に転写し、その像を定着器にて用紙に定着させることで、用紙に画像を形成する。
【0024】
本実施形態のROM13は、複数のROMチップから構成される(図2参照)。一方、RAM(本発明のメモリに相当)15は、一の基板上に複数のSDRAMチップが搭載されたメモリモジュールM(以下、単にメモリMと呼ぶ)から構成されている。
【0025】
CPU11は、ROM13に格納されたプログラム等に基づいて各種演算処理を実行するCPUコア、ASIC17とCPUコアとの間で相互に伝送される各種データ・制御信号を中継するインタフェース回路、発振器19から入力される基準クロック信号を逓倍するPLL回路などから構成されている。CPUコアは、PLL回路により高周波数化されたクロックに同期して動作する。
【0026】
メイン基板10には、上記したCPU11、ASIC17、ROM13、発振器19、ネットワークインタフェース21、及びUSB端子23が実装されるとともに、メモリMを装着するため複数のスロットSL1〜SL3が設けられている。製品出荷時には、複数のスロットSL1〜SL3の内の一つに内蔵メモリM1が装着されており、他のスロットSL2,SL3は、メモリを増設するための増設用のスロットとして機能する。また、ASIC17にはメモリコントローラ(本発明の制御手段に相当)40が設けられている。
【0027】
図3は、メモリコントローラの電気的構成を表すブロック図である。
メモリコントローラ40は、CPU命令解析部41、SDRAM制御部43などからなり、CPU11からの制御信号に従って、メモリMの制御を行なうものである。
【0028】
より具体的に説明すると、CPU命令解析部41は、CPU11からの制御信号をデコード処理して、それがメモリMに対する制御信号であるか否か判断し、その信号がメモリMに対する制御信号であると判断すると、その内容(CPU11の命令内容)をSDRAM制御部43に入力する。
【0029】
SDRAM制御部43は、データ制御回路51、アドレス制御回路53、制御信号生成回路55などからなる。そして、SDRAM制御部43は、データ信号を伝送するためのデータバス61と、アドレス信号ADRを伝送するためのアドレスバス63と、制御信号を伝送するコントロールバスL0〜L3によりメモリMとの間が相互接続され、CPU命令解析部41から入力されたCPU11の命令内容に従って、前記3つのバスを通じてメモリMとの間で信号を伝送させるようになっている。尚、上記したデータバス、アドレスバス、コントールバスを総じて、バスラインと呼ぶものとする。
【0030】
以下、SDRAM制御部43の各制御回路51、53、55について説明する。
データ制御回路51は、CPU11から入力されたデータ信号のメモリMへの出力を制御し、又、メモリMから入力されたデータ信号のCPU11への出力を制御するものである。
アドレス制御回路53は、CPU11から入力された制御信号に従って、メモリMにおけるデータ読出又は書込先のアドレスの指定を行うものである。
【0031】
制御信号生成回路55はメモリMに対する制御信号(コマンド信号)を生成、出力するためのものであって、第一信号生成部57と第二信号生成部59とを備えてなる。第一信号生成部57では、メモリMの制御信号として、周知のローアドレスストローブ(RAS#)信号、カラムアドレスストローブ(CAS#)信号、ライトイネーブル(WE#)信号が生成される。
【0032】
また、本実施形態において、メモリMは内蔵メモリM1の他に、増設メモリM2が1段増設されており、第一信号生成部57と各メモリM1、M2との間は、共通のコントロールバスL0で接続されている。
【0033】
一方、第二信号生成部59では、各メモリM1、M2の制御信号として、周知のチップセレクト(CS#)信号、クロック(CLK)信号が生成される。そして、第二信号生成部59と各メモリM1〜M2との間は、それぞれ専用のコントロールバス(本発明の専用の信号線に相当)L1〜L2で接続されるとともに、同コントロールバスL1〜L2には、それぞれ専用のバッファ回路71〜72が設けられている。
尚、本実施形態では、増設メモリを2段まで増設することが可能とされているので、それに対応してコントロールバスL3並びに、バッファ回路73が予め設けてある。
【0034】
これらバッファ回路71〜73はいずれも同一構造であって、図4に示すように、互いに並列に接続される4個のバッファチップ77a〜77dにより構成される。これら、各バッファチップ77a〜77dは第二信号生成部59から出力された制御信号を駆動(増幅して信号波形を整形)させるためのものであって、本実施形態では、77a、77b、77c、77dの順に信号駆動能力が高くなっている。
【0035】
このように、異なる信号駆動能力(信号増幅率等が変えてある)のバッファチップ77を複数個備えるのは、メモリM並びにコントロールバスL1〜L3の負荷容量に応じて信号駆動能力を切り替えるためである。
尚、負荷容量は、いわばメモリアクセス量であり、一のメモリMに対して複数のメモリアクセスが同時に発生する場合(例えば一の基板上に多数のSDRAMチップが搭載されている場合)に大きくなる。
また、信号駆動能力とは、信号伝達遅延を最小限(言い換えれば、許容範囲内)に留めた上で、コントロールバスに流し得る電流量を定めるものであって、信号駆動能力が高いほど、電流量を大きくとれる。そのため、この場合には、負荷容量の大きなメモリを接続しても、遅延を生じない。一方、これとは反対に信号駆動能力が低い場合には電流量が制限され、制限を越えるような負荷容量の大きなメモリを接続すると、遅延を生ずることとなる。
【0036】
次に、バッファチップ77a〜77dの設定・切り替え動作について具体的に説明すると、各バッファ回路71、72、73には、CPU命令解析部41に連なる専用の切替制御回路(本発明の切替手段に相当)81〜83がそれぞれ設けられている。これら各切替制御回路81〜83には、対応するバッファ回路71〜73の各バッファチップ77a〜77dの出力イネーブル端子78がそれぞれ接続され、各出力イネーブル端子78の電圧レベルを個別に切り替えることが出来るようになっている。そのため、例えば、バッファ回路71のバッファチップ77a〜77dについて設定・或いは切替を行なう場合には、切替制御回路81を通じてバッファ回路71のうち、いずれか一のバッファチップ77a〜77dの出力イネーブル端子78をHレベルとし、それ以外のバッファチップの出力イネーブル端子78をLレベルにすることで、Hレベルとされたバッファチップ77のみイネーブルされ、同バッファチップ77だけが動作することとなる。
【0037】
また、上記したバッファ回路71〜73は第二信号生成部59のバスラインL1〜L3にのみ設けられている。本来的には、第一信号生成部57や、データ制御回路51、アドレス制御回路53のバスラインに対してもバッファ回路を専用に設けることが好ましいが、回路素子が実装されるメイン基板10の大きさには制限がある。そこで、本実施形態では必要最低限の構成、すなわち信号波形の遅延に最も影響がある第二信号生成部59のバスラインL1〜L3にのみバッファ回路71〜73を設ける構成としてある。
【0038】
図3に示す符号91はリセットIC、符号93はRESET制御部である。RESET制御部93は、リセットIC91から出力される信号Seに基づいて動作して、CPU11並びにSDRAM制御部43に、所定のタイミングでリセット信号Sra/Srcを出力し、CPU11並びにSDRAM制御部43を起動させるものである。すなわち、CPU11並びにSDRAM制御部43は電源投入後は、すぐには起動されず、RESET制御部93から出力されるリセット信号Sra/Srcを受信すると、始めて起動されるようになっている。
【0039】
また、先にも説明したように、本実施形態では、内蔵メモリM1の他に増設メモリM2が増設されているが、同増設メモリM2には、図5に示すように、SPDチップ97が予め内蔵されている。SPDチップ97にはバンク数、チップ構成等のデバイス情報たるSPDデータ(本発明の識別情報に相当)が予め記憶されている。
【0040】
次に、SDRAM制御部43によるメモリの初期化処理について、図6ないし図8を参照して説明する。図6は、メモリ初期化の処理手順を示すフローチャート、図7はASIC、CPUが起動されるタイミングを示すタイミングチャート図、図8はバッファチップの初期設定、並びに切り替えの様子を示す図である。
【0041】
図6に示すように、プリンタ装置1の電源が投入されることで処理が開始されて、リセットIC91によりRESET制御部93に対して信号Seが出力される(ステップ10、20)。これにより、図7に示すt1時点でRESET制御部93が起動され、ステップ30に移行する。
【0042】
ステップ30並びに、それに続くステップ40では、メモリM1、M2を初期化する処理が行なわれる。まず、ステップ30では、SDRAM制御部43の第二信号生成部59から両メモリM1、M2に対して、それぞれコントロールバスL1、L2を通じて、安定したクロック信号が同時に送信される。
【0043】
そして、このときの、各バッファ回路71、72のバッファチップ77の設定であるが、いずれも信号駆動能力の最も小さいバッファチップ77aが使用されるように予め設定されている。すなわち、電源投入時には、バッファチップ77aの出力イネーブル端子78のみが切替制御回路81、82によりHレベルに設定され、それ以外のバッファチップ77b、77c、77dの出力イネーブル端子78は切替制御回路81、82によりいずれもLレベルに設定される。そして、係る信号駆動能力で、クロック信号の送信が約200μs間持続されると、その後、ステップ40に移行する。
【0044】
ステップ40では、RESET制御部93によって、ASIC17に対してリセット信号Sraが出力される。これにより、図7に示すt2時点で、メモリコントローラ40を含むASIC17全体が起動状態となるからコントロールバスL0〜L3を通じて各種制御コマンドを送信可能となる。これにより、制御信号生成回路55から各メモリM1、M2に対してリフレッシュコマンドが8回送信されて、両メモリM1、M2が同時にリフレッシュされる。
【0045】
そして、リフレッシュが行なわれる際においても、バッファ回路71、72の信号駆動能力は初期設定のまま維持されるようになっている。すなわち、メモリコントローラ40はCPU命令解析部41を通じてバッファチップ77aの出力イネーブル端子78のみがHレベルとなるように切替制御回路81、82の制御を行なう。
尚、以上述べたように、バッファチップ77aの出力イネーブル端子78のみが切替制御回路81、82によってHレベルに設定され、それ以外のバッファチップ77b、77c、77dの出力イネーブル端子78は切替制御回路81、82によっていずれもLレベルに設定されることにより、本発明の「前記切替手段によって前記バッファ回路の信号駆動能力を最も小さい信号駆動能力に選択して」が具現化されている。
【0046】
かくして、ステップ30において安定したクロック信号の送信が約200μs間持続され、その後、リフレッシュを8回行なうことで、両メモリM1、M2に対する初期化処理が一応、完了する。そして、初期化の完了に続いて、ステップ50に移行する。
【0047】
ステップ50では、RESET制御部93からCPU11に対して、リセット信号Srcが出力され、図7に示すt3時点でCPU11が起動状態となる。そして、先にも述べたように、このときには、既にメモリM1、M2の初期化が完了した状態にあるから、CPU11は内蔵メモリM1、或いは増設メモリM2をワーキングメモリとして処理を直ちに開始できる状態にある。
【0048】
ステップ60では、CPU11による増設メモリM2の種別を特定するための処理が行なわれる。すなわち、CPU11は増設メモリM2のSPDチップ97にアクセスしてSPDチップ97に記録されているSPDデータ(バンク数、チップ構成等の情報)の読み出しを行ない、その後、読み出したSPDデータをメモリコントローラ40を通じて、一旦、内蔵メモリM1に記憶させる。
尚、CPU11が本発明の取得手段に相当するものであり、ステップ60の処理により取得手段の果たす機能が実現されている。
【0049】
その後、処理はステップ70に移行し、そこで、CPU11によりバッファ回路72の信号駆動能力を判定する処理が行なわれる。すなわち、CPU11は内蔵メモリM1にアクセスして記憶されたSPDデータを読み出し、それに基づいて、増設メモリM2の負荷容量の総計を算出する。その後、算出された増設メモリM2の負荷容量がコントロールバスL2に連なるバッファ回路72の信号駆動能力の範囲内に、おさまっているか、判定をする。
尚、CPU11が本発明の判定手段に相当するものであり、ステップ70の処理により判定手段の果たす機能が実現されている。また、上記した信号駆動能力の範囲内とは、信号遅延による初期化異常が生ずることがない範囲のことである。
【0050】
ステップ70で範囲内と判定された場合には、ステップ80に移行、すなわち、一連の初期化処理が全て完了し、それ以降、メモリM1、M2は通常動作されることとなる。このように、ステップ70で範囲内と判定された場合には、図8に示すように、バッファチップ77の切り替えが行なわれることなく、メモリM1、M2の初期化が完了する。
【0051】
一方、ステップ70において、範囲外と判定された場合には、ステップ73に移行して、残る3つのバッファチップ77b、77c、77dの中から、最も適した信号駆動能力を有するバッファチップ77を選択する処理がCPU11によって行なわれる。ここでは、増設メモリM2の負荷容量の大きさと、各バッファチップ77b、77c、77dの信号駆動能力を比較した結果、バッファチップ77cがより適合するものとして選択されたものとする。
【0052】
そして、バッファチップ77cの選択に続いてバッファチップ77を切り替える処理が行なわれる。すなわち、CPU11からの指令により、バッファ回路72のバッファチップ77cの出力イネーブル端子78が切替制御回路82によりLレベルからHレベルに切り替えられ、これとは反対に、バッファチップ77aの出力イネーブル端子78が切替制御回路82によりHレベルからLレベルに切り替えられる。
【0053】
かくして、バッファ回路72の有効なバッファチップ77が、図8に示すように77aから77cに切り替えられると、今度は、ステップ75に移行し、そこで切り替え後の信号駆動能力によって増設メモリM2を再初期化する処理、すなわち、先に説明したステップ30並びにステップ40の処理が、再度行なわれる。そして、増設メモリM2の再初期化が完了すると、ステップ80に移行、すなわち、一連の初期化処理が全て完了し、それ以降、メモリM1、M2は通常動作されることとなる。
尚、上記したメモリMの初期化は、電源が投入される度に、毎回行なわれる。
【0054】
このように本実施形態によれば、バッファ回路71、72の信号駆動能力はいずれも、初期設定において最も小さい信号駆動能力に設定されている。仮に、信号駆動能力を高く設定しておくと、図9(a)に示すように、信号駆動能力に比べて負荷容量の小さなメモリ(主として増設メモリ)が接続されると信号の立ち上がり時にオーバーシュートが大きく現れるから、初期化を行なうときに、規定より高い電圧が加わって同メモリMを損傷させる恐れがある。しかし、本実施形態のものは、信号駆動能力の小さいバッファチップ77aが選択されているから、図9(b)に示すように信号のオーバーシュートが抑えられる。
【0055】
そのため、負荷容量の比較的小さなメモリMが接続されていたとしても、同メモリMに損傷を与えることがない。
【0056】
一方、初期設定されたバッファチップ77aの信号駆動能力に比べて、負荷容量の大きなメモリMが接続されると、信号伝達遅延が生じ、初期化を確実に行なうことが出来ない恐れがあるが、内蔵メモリM1については、チップ構成が予め定められており、信号遅延が生ずるようなものが接続されることがないから、確実に初期化を行なうことが出来る。そのため、次述する一部の場合を除いて、信号駆動能力の切替を行なうことなく、予め設定された信号駆動能力で初期化を完了出来るから、その分、印刷を早期に開始することが可能となる。
【0057】
増設メモリM2は、内蔵メモリM1とは異なり、使用用途に応じて様々なものが実装されるため、上記した信号駆動能力で初期設定しておくと、選択されている信号駆動能力の範囲を超えるような負荷容量のものが実装されることがある。しかし、この場合には、初期設定の信号駆動能力で一応の初期化がなされた後、CPU11が信号駆動能力について判定を行い(S70の処理)、そこで、信号駆動能力が適当でないと判定された場合には、より適合する信号駆動能力で増設メモリM2を再初期化する(S75の処理)。従って、係る場合であっても、正常に初期化を完了させることが出来るから、システムの信頼性が高まる。
【0058】
そして、信号駆動能力を判定する際には、増設メモリM2のSPDデータを一時記憶させておく必要があるが、これを内蔵メモリM1を使用して記憶させるようにしてある。
【0059】
また、本実施形態のものは、各コントールバスL1〜L3ごとにそれぞれバッファ回路71〜73が専用に設けられて信号駆動能力を独立して切り替えることが出来るようになっている。そのため、負荷容量が互いに異なる増設メモリMがメイン基板10に複数実装された場合に、いずれかの増設メモリMが不適合と判定されたときには、そのメモリMに連なるバッファ回路の信号駆動能力のみを切り替えてやればよく、再初期化が必要最小限の処理で済む。
【0060】
加えて、本実施形態のものは、メモリM1、M2の初期化がCPU11の起動に先立って行なわれるようになっている。このような構成であれば、CPU11の起動と同時にメモリM1、M2を使用して処理を開始できる。
【0061】
<実施形態2>
次に、本発明の実施形態2について説明する。
実施形態1では、電源投入時において、バッファ回路71〜73の信号駆動能力を、最も小さい信号駆動能力に設定したが、この設定方法に限定されるものではなく、次のように設定してもよい。一般に、電子機器に実装されるメモリMには、推奨する種類がある。そこで、電源投入時の初期設定を、推奨されたメモリMの中の負荷容量が最も小さいメモリMを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に設定しておくのである。
【0062】
例えば、推奨されたメモリMの中の負荷容量が最も小さいメモリMを正常に動作させることが可能な信号駆動能力が77b、77cであった場合には、初期設定を77bとする。このような設定であれば、推奨された範囲のものより負荷容量が小さなメモリMが接続される場合を除いて、実施形態1の場合と同様に、電源投入後、損傷を与えることなく、内蔵メモリM1、並びに増設メモリM2を即座に初期化できる。
尚、メモリMを正常に動作させることが可能とは、信号伝達遅延が生じることなく初期化を正常に完了させる、という意味である。
【0063】
<実施形態3>
次に、本発明の実施形態3について説明する。
実施形態2では、電源投入時において、バッファ回路71〜73の信号駆動能力を、推奨されたメモリMの中の負荷容量が最も小さいメモリMを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に設定したが、この設定方法に限定されるものではなく、次のように設定してもよい。すなわち、電源投入時の初期設定を、推奨されたメモリMの中の負荷容量が最も小さいメモリMを正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に設定しておくのである。
【0064】
こうような設定であれば、実施形態2の場合と同様に、推奨された範囲のものより負荷容量が小さなメモリMが接続される場合を除いて、メモリMに損傷を与えることなく初期化を行なうことが可能となるし、実施形態2の場合に比べて高い信号駆動能力で初期化を行なうこととなるから、適切かつ、即座に初期化し得るメモリMの種類が多くなる。
【0065】
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【0066】
(1)上記実施形態1〜3では、内蔵メモリM1が予め装着されているものを例示して説明を行なったが、本願発明の適用範囲は、内蔵メモリM1を有する電子機器に限定されるものではない。すなわち、製造時あるいは販売時等には内蔵メモリM1が実装されていないが、使用段階において、メモリM1を取り付けて使用するものに対しても適用可能である。
【0067】
(2)上記実施形態1〜3では、増設メモリM2のSPDチップ97のデータを内蔵メモリM1に記憶させたが、記憶場所は電源投入時に使用可能となっているものであれば適用可能であり、例えば、CPU11の備えるレジスタ或いはキャッシュに記憶させてもよい。
【0068】
(3)上記実施形態1〜3では、バッファチップを4種類としたが、それ以上設けてもよい。
【0069】
(4)上記実施形態1〜3では、いずれも電子機器としてプリンタ装置を例示したが、使用用途はこれに限定されるものではなく、制御回路に対して複数種のメモリが択一的或いは同時に接続可能とされるものであれば適用することが出来る(例えば、パーソナルコンピュータ等)。
【図面の簡単な説明】
【0070】
【図1】実施形態1に適用されたプリンタ装置の電気的構成を表すブロック図
【図2】メイン基板の構成を表す図
【図3】メモリコントローラの電気的構成を表すブロック図
【図4】バッファ回路の構成を表す回路図
【図5】SPDデータの読取態様に関する説明図
【図6】メモリ初期化の処理手順を示すフローチャート図
【図7】ASIC、CPUが起動されるタイミングを示すタイミングチャート図
【図8】バッファチップの初期設定、並びに切り替えの様子を示す図
【図9】(A)信号駆動能力が大きすぎる場合の信号波形を示す図 (B)信号駆動能力が適切である場合の信号波形を示す図
【符号の説明】
【0071】
1…プリンタ装置(画像形成装置)
11…CPU
17…ASIC
40…メモリコントローラ(制御手段)
71、72、73…バッファ回路
77a、77b、77c、77d…バッファチップ
81、82、83…切替制御回路(切替手段)
M1…内蔵メモリ
M2…増設メモリ
L1、L2、L3…コントロールバス




 

 


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