米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> ブラザー工業株式会社

発明の名称 画像読取装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13595(P2007−13595A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−191926(P2005−191926)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100117101
【弁理士】
【氏名又は名称】西木 信夫
発明者 横地 敦
要約 課題
イメージセンサの光電変換素子が複数の素子群からなるチャネルに分割され、各チャネルから並列に出力された画像信号を、小容量の記憶手段で簡易に並び替える手段を提供する。

解決手段
画像読取装置1は、光電変換素子が任意の素子群からなるチャネルに分割されたイメージセンサ24と、イメージセンサ24の各チャネルから並列に出力された画像信号をシリアル化して出力するアナログフロントエンド回路31と、シリアル化された画像信号をサンプリングし、画像信号が属するチャネルをチャネル情報として付加して出力するサンプリング回路32と、所定のアドレスに基づいて画像信号を格納する内部メモリ34と、チャネル情報に基づいて、各チャネル毎にイメージセンサ24の主走査方向の先頭から画像信号が並ぶように、内部メモリ34に対して書き込みと読み出しとを行うためのアドレスを生成する並び替え回路33とを具備する。
特許請求の範囲
【請求項1】
主走査方向に配列された光電変換素子が任意の素子群からなるチャネルに分割され、各チャネルから並列に画像信号を出力するイメージセンサと、
イメージセンサから並列に出力された画像信号をシリアル化して出力するシリアル伝送手段と、
シリアル化された画像信号をサンプリングし、画像信号が属するチャネルをチャネル情報として各画像信号毎に付加して出力するサンプリング手段と、
所定のアドレスに基づいて画像信号を格納する記憶手段と、
チャネル情報に基づいて、各チャネル毎にイメージセンサの主走査方向の先頭から画像信号が並ぶように、上記記憶手段に対して書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を上記記憶手段に読み書きする並び替え手段と、を具備するものである画像読取装置。
【請求項2】
上記並び替え手段は、上記記憶手段の格納領域を上記イメージセンサのチャネル数と同数のブロックに分割し、さらに各ブロックをチャネル数と同数のサブブロックに分割し、各チャネル毎のアドレスカウンタとブロック及びサブブロックに対応したオフセットアドレスとに基づいて生成されたアドレスにより、上記記憶手段に画像信号を読み書きするものである請求項1に記載の画像読取装置。
【請求項3】
上記並び替え手段は、上記サンプリング手段によりチャネル情報が付加された画像信号を、奇数ラインと偶数ラインとに分けて所定のアドレスをそれぞれ生成するものであって、
奇数ライン又は偶数ラインのうち一方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックを割り当ててアドレスを生成し、
奇数ライン又は偶数ラインのうち他方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネルを割り当ててアドレスを生成するものである請求項2に記載の画像読取装置。
【請求項4】
上記記憶手段は、格納領域が複数のブロックに等分され、各ブロックが複数のサブブロックに等分されたものである請求項2又は3に記載の画像読取装置。
【請求項5】
上記記憶手段のブロックは、上記イメージセンサの最大画素数のチャネルの画像信号を格納可能な容量を有するものである請求項2から4のいずれかに記載の画像読取装置。
【請求項6】
上記並び替え手段は、上記記憶手段のいずれかのブロック又はサブブロックに画像信号を書き込んでいる間に、他のブロック又はサブブロックに格納された画像信号を読み出すものである請求項2から5のいずれかに記載の画像読取装置。
【請求項7】
上記イメージセンサは、主走査方向に配列された光電変換素子が3分割されたものである請求項1から6のいずれかに記載の画像読取装置。
【請求項8】
上記イメージセンサは、主走査方向の中央となるチャネルの光電変換素子数が最も小さくなるように分割されたものである請求項7に記載の画像読取装置。
【請求項9】
上記サンプリング手段は、上記イメージセンサの各チャネルのうち、被読取媒体からの反射光を受光するための有効画素領域に属する光電変換素子が出力した画像信号のみを出力するものである請求項1から8のいずれかに記載の画像読取装置。
【請求項10】
上記並び替え手段が出力した画像信号に対して、上記イメージセンサの各光電変換素子間のばらつきを補正する補正処理手段をさらに備え、該補正処理手段が単位光電変換素子分の画像信号を補正処理する周期に対して、上記サンプリング手段のサンプリング周期が同等以上に設定されたものである請求項1から9のいずれかに記載の画像読取装置。
【請求項11】
上記並び替え手段が画像信号を格納する上記記憶手段として、並び替え手段を構成する回路内部に備えられた内部メモリが用いられ、
補正処理後の出力データ先として外部メモリが用いられ、
上記並び替え手段が出力する画像信号を、所定期間内に所定数以上の出力とならないように調整する出力調整手段が設けられたものである請求項1から10のいずれかに記載の画像読取装置。
【請求項12】
上記シリアル伝送手段は、上記イメージセンサが出力するアナログの画像信号をデジタル変換するアナログデジタル変換器を有するものである請求項1から11のいずれかに記載の画像読取装置。
【請求項13】
上記シリアル伝送手段は、上記アナログデジタル変換器が画像信号をデジタル変換する前に、アナログの画像信号をシリアル化するアナログスイッチを有するものである請求項12に記載の画像読取装置。
【請求項14】
上記シリアル伝送手段は、上記イメージセンサのチャネル毎に上記アナログデジタル変換器を有し、デジタル変換されたチャネル毎の画像信号をシリアル化するものである請求項12に記載の画像読取装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、主走査方向に配列された光電変換素子を有するイメージセンサの出力信号に基づいて画像読み取りを行う画像読取装置に関する。より詳細には、イメージセンサの光電変換素子が複数の素子群からなるチャネルに分割され、各チャネルから並列に画像信号が出力される画像読取装置に関する。
【背景技術】
【0002】
従来より、読取載置台に内蔵されたイメージセンサをキャリッジに搭載して走査することにより原稿の画像を読み取るいわゆるフラットベッドスキャナが、複写機や複合機に搭載される画像読取装置として知られている。また、イメージセンサとして、CIS(Contact Image Sensor)が知られている。CISは、主走査方向に光電変換素子が配列されており、該光電変換素子が受光強度に応じた画像信号を出力するものである。また、主走査方向に配列された複数の光電変換素子は、一方向に順次画像信号を出力するように制御される。
【0003】
従来の画像読取装置におけるイメージセンサからは、複数の光電変換素子から主走査方向に順次画像信号が出力されるので、1ライン分の画像読取りには、1ライン分の光電変換素子から順次画像信号を出力するための時間を要する。このイメージセンサによる1ライン分の画像読取りに要する時間を短縮することにより、画像読取装置を高速化することが提案されている。例えば、イメージセンサの光電変換素子を複数個の素子群に分割して、各素子群から画像信号を並列に出力する構成が提案されている(特許文献1参照)。
【0004】
【特許文献1】特開平6−189080号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
イメージセンサの各素子群から並列に画像信号が出力される場合に、出力された画像信号を、光電変換素子の主走査方向の順序に従って並び替える必要が生じる。仮に、イメージセンサから並列に出力された画像信号をバッファメモリに格納し、該バッファメモリから、出力された光電変換素子の主走査方向の順序に従って各画像信号を読み出すこととすれば、バッファメモリから画像信号の読み出しを行っている間に、つぎのライン分としてイメージセンサから並列に出力された画像信号を書き込むためのバッファメモリを別に設ける必要がある。つまり、2つのバッファメモリ又は大容量のバッファメモリを用いて、並列に出力された画像信号を各ライン毎に交互に書き込み及び読み出しを行うことになる。そのために、装置のコストが上がるという問題が生じる。
【0006】
また、イメージセンサの複数の素子群から並列に出力される画像信号を、バッファメモリの所定のアドレスに書き込み、書き込まれた画像信号を所定の順序で読み出すと同時に、その読み出したアドレスに次の画像信号を書き込むことが提案されている。しかし、このようなアドレス制御は、イメージセンサの各素子群が同数の光電変換素子からなる場合に適しており、各素子群の光電変換素子数が異なる場合には、各ライン毎に並列して出力される画像信号に付与するアドレス制御が複雑になる。そのため、制御プログラムが複雑になる他、バッファメモリへのオーバーライトやシステム破綻の危険性が高くなり、装置の信頼性が低下するという問題がある。
【0007】
本発明は、かかる問題に鑑みてなされたものであり、イメージセンサの光電変換素子が複数の素子群からなるチャネルに分割され、各チャネルから並列に出力された画像信号を、小容量の記憶手段で簡易に並び替える手段を提供することを目的とする。
【課題を解決するための手段】
【0008】
(1)本発明に係る画像読取装置は、主走査方向に配列された光電変換素子が任意の素子群からなるチャネルに分割され、各チャネルから並列に画像信号を出力するイメージセンサと、イメージセンサから並列に出力された画像信号をシリアル化して出力するシリアル伝送手段と、シリアル化された画像信号をサンプリングし、画像信号が属するチャネルをチャネル情報として各画像信号毎に付加して出力するサンプリング手段と、所定のアドレスに基づいて画像信号を格納する記憶手段と、チャネル情報に基づいて、各チャネル毎にイメージセンサの主走査方向の先頭から画像信号が並ぶように、上記記憶手段に対して書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を上記記憶手段に読み書きする並び替え手段と、を具備するものである。
【0009】
イメージセンサからは各チャネル毎の画像信号が並列して出力される。換言すれば、イメージセンサの動作クロックに対してチャネル分割数の画像信号が一度に出力されるので、イメージセンサの画像読取が高速化される。イメージセンサから並列に出力された各チャネルの画像信号は、シリアル化され、チャネル情報が付加される。並び替え手段は、チャネル情報に基づいて、各チャネル毎にイメージセンサの主走査方向の先頭から画像信号が並ぶようにアドレスを生成して、記憶手段に対して画像信号の書き込みと読み出しとを行う。これにより、イメージセンサから並列に出力された画像信号が、主走査方向に連続する1ラインのデータに並び替えられる。
【0010】
(2)また、上記並び替え手段は、上記記憶手段の格納領域を上記イメージセンサのチャネル数と同数のブロックに分割し、さらに各ブロックをチャネル数と同数のサブブロックに分割し、各チャネル毎のアドレスカウンタとブロック及びサブブロックに対応したオフセットアドレスとに基づいて生成されたアドレスにより、上記記憶手段に画像信号を読み書きするものであってもよい。
【0011】
記憶手段の格納領域をチャネル数と同数のブロック及びサブブロックに分割することにより、各チャネルの画像信号を読み書きするための領域に対するアドレス生成が簡易となる。
【0012】
(3)また、上記並び替え手段は、上記サンプリング手段によりチャネル情報が付加された画像信号を、奇数ラインと偶数ラインとに分けて所定のアドレスをそれぞれ生成するものであって、奇数ライン又は偶数ラインのうち一方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックを割り当ててアドレスを生成し、奇数ライン又は偶数ラインのうち他方のラインの各チャネルに対して、上記記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネルを割り当ててアドレスを生成するものであってもよい。
【0013】
奇数ライン又は偶数ラインのうち一方のラインの各チャネルに対して、記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックが割り当てられ、該ブロックに対応するアドレスが付与される。したがって、読み出し前のブロックに新たな画像信号が書き込まれることがない。つまり、各ブロックにおいて読み出し前の画像信号に対して上書きが行われることがない。
【0014】
奇数ライン又は偶数ラインのうち他方のラインの各チャネルに対して、記憶手段の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネルを割り当てられ、アドレスが付与される。前述したように、一方のラインの各チャネルは、記憶手段のいずれかのブロックに割り当てられて、該チャネルの画像信号の書き込み及び読み込みが行われる。他方のラインの各チャネルに対しては、一方のラインの画像信号の読み出しが終了したいずれかのブロックが割り当てられるので、読み出し前のブロックに新たな画像信号が書き込まれることがない。つまり、各ブロックにおいて読み出し前の一方のラインの画像信号に対して上書きが行われることがない。また、該ブロックの各サブブロックに各チャネルが割り当てられる。したがって、各チャネルの画像信号を該ブロックに順次書き込むことができる。該ブロックに書き込みが終了すれば、一方のラインの画像信号の読み出しが終了した他のブロックが同様に割り当てられる。これが繰り返されることにより、各ブロックにおいて読み出し前の画像信号に対して上書きが行われることがない。これにより、記憶手段の格納領域が効率的に用いられ、記憶手段に求められる格納領域が低減される。
【0015】
(4)また、上記記憶手段は、格納領域が複数のブロックに等分され、各ブロックが複数のサブブロックに等分されたものが好適である。
【0016】
(5)また、上記記憶手段のブロックは、上記イメージセンサの最大画素数のチャネルの画像信号を格納可能な容量を有するものであることが好適である。
【0017】
(6)また、上記並び替え手段は、上記記憶手段のいずれかのブロック又はサブブロックに画像信号を書き込んでいる間に、他のブロック又はサブブロックに格納された画像信号を読み出すものであってもよい。
【0018】
これにより、いずれかのブロック又はサブブロックに画像信号が書き込まれる間に、他のいずれかのブロック又はサブブロックの読み込みが終了する。したがって、いずれかのブロック又はサブブロックに画像信号が書き込まれた後に、他のいずれかのブロック又はサブブロックは、画像信号が書き込み可能な状態になる。
【0019】
(7)また、上記イメージセンサは、主走査方向に配列された光電変換素子が3分割されたものが好適である。
【0020】
(8)また、上記イメージセンサは、主走査方向の中央となるチャネルの光電変換素子数が最も小さくなるように分割されたものが好適である。
【0021】
イメージセンサのほぼ中央に被読取媒体の中央が合致するように配置される所謂センターレジでは、イメージセンサの両端側の光電変換素子は、被読取媒体の幅によっては反射光を受光しない場合がある。一方、イメージセンサの中央は被読取媒体が、その幅に拘わらず常に配置される。換言すれば、センターレジでは、イメージセンサの有効画素領域が中央付近になる。イメージセンサの中央となるチャネルの素子数を最も小さくすることにより、イメージセンサの両端側が有効画素領域として用いられない場合に、各チャネルから出力される画像信号量の差が小さくなる。これにより、記憶手段の各ブロック又はサブブロックを有効利用することができる。
【0022】
(9)また、上記サンプリング手段は、上記イメージセンサの各チャネルのうち、被読取媒体からの反射光を受光するための有効画素領域に属する光電変換素子が出力した画像信号のみを出力するものであってもよい。
【0023】
これにより、記憶手段の格納領域が一層効率的に用いられ、記憶手段に求められる格納領域が一層低減される。
【0024】
(10)また、上記並び替え手段が出力した画像信号に対して、上記イメージセンサの各光電変換素子間のばらつきを補正する補正処理手段をさらに備え、該補正処理手段が単位光電変換素子分の画像信号を補正処理する周期に対して、上記サンプリング手段のサンプリング周期が同等以上に設定されたものであってもよい。
【0025】
これにより、サンプリング手段が画像信号をサンプリングして並び替え手段に出力するより速く、並び替え手段が記憶手段から読み出した画像信号を出力することができる。したがって、記憶手段において、読み出し前の画像信号に対して上書きが行われることがない。
【0026】
(11)また、上記並び替え手段が画像信号を格納する上記記憶手段として、並び替え手段を構成する回路内部に備えられた内部メモリが用いられ、補正処理後の出力データ先として外部メモリが用いられ、上記並び替え手段が出力する画像信号を、所定期間内に所定数以上の出力とならないように調整する出力調整手段が設けられたものであってもよい。
【0027】
上記記憶手段に内部メモリが用いられることにより、並び替え手段は内部メモリに高速にアクセスすることが可能となり、画像信号の読み書きを高速に行うことが可能である。補正処理後の出力データ先として用いられる外部メモリは、補正処理手段以外にも、例えばCPUのワークメモリとして用いられる。この外部メモリは、補正処理において使用する補正データを記憶するものであってもよい。出力調整手段は、並び替え手段から出力される画像信号が、所定期間内に所定数以上とならないように調整する。例えば、出力調整手段は、並び替え手段が出力する画像信号が所定数となるまで保持する。この保持の間、補正処理手段は外部メモリにアクセスしない。これにより、補正処理手段が外部メモリへのアクセスを占有することが防止されるので、CPU等を含むシステムの破綻が回避される。
【0028】
(12)また、上記シリアル伝送手段は、上記イメージセンサが出力するアナログの画像信号をデジタル変換するアナログデジタル変換器を有するものが好適である。
【0029】
(13)また、上記シリアル伝送手段は、上記アナログデジタル変換器が画像信号をデジタル変換する前に、アナログの画像信号をシリアル化するアナログスイッチを有するものであってもよい。
【0030】
これにより、各チャネルに対してアナログデジタル変換器を共用させることが可能となり、コストダウンが実現される。
【0031】
(14)また、上記シリアル伝送手段は、上記イメージセンサのチャネル毎に上記アナログデジタル変換器を有し、デジタル変換されたチャネル毎の画像信号をシリアル化するものであってもよい。
【0032】
これにより、各チャネル毎のデジタル変換速度が向上するので、処理速度の高速化が実現される。
【発明の効果】
【0033】
このように、本発明に係る画像読取装置によれば、イメージセンサからは各チャネル毎の画像信号が並列して出力されることとしたので、イメージセンサの画像読取が高速化される。
【0034】
また、記憶手段の格納領域をチャネル数と同数のブロック及びサブブロックに分割されたので、各チャネルの画像信号を読み書きするための領域に対するアドレス生成が簡易になる。
【0035】
さらに、記憶手段に画像信号を書き込む際に、各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックが割り当てられるようにしたので、読み出し前の画像信号に対して上書きが行われることがない。これにより、記憶手段の格納領域が効率的に用いられ、記憶手段に求められる格納領域が低減される。
【発明を実施するための最良の形態】
【0036】
以下、適宜図面を参照して本発明の実施形態を説明する。
図1は、本発明の実施の形態に係る画像読取装置1の外観構成を示すものである。本画像読取装置1は、例えば、プリンタ機能とスキャナ機能とを一体的に備えた多機能装置(MFD:Multi Function Device)のスキャナ部として用いられたり、複写機の画像読取部として用いられるものであるが、プリンタ機能等は本発明において任意の機構であり、例えば、スキャナ機能のみを有するフラットベッドスキャナ(FBS:Flatbed Scanner)として画像読取装置1を実現してもよい。
【0037】
図に示すように、画像読取装置1は、FBSとして機能する読取載置台2に対して、オート・ドキュメント・フィーダ(ADF:Auto Document Feeder)3を備えた原稿カバー4が開閉自在に取り付けられてなる。読取載置台2は、略直方体の筐体20の天面にプラテンガラス21が配設され、該筐体20内に画像読取ユニット5が内蔵されてなるものである。プラテンガラス21上に載置された原稿が、原稿カバー4が閉じられることにより固定される。その原稿に対して、画像読取ユニット5が走査されて画像読取りが行われる。
【0038】
また、読取載置台2の正面側には、操作パネル22が設けられている。操作パネル22は各種操作ボタンや液晶表示部から構成されており、画像読取装置1は、該操作パネル22からの指示によって動作するようになっている。なお、本画像読取装置1をMFDとして実現する場合には、操作パネル22による指示のほか、コンピュータに接続されて該コンピュータからスキャナドライバ等を介して送信される指示によっても動作することとなる。
【0039】
原稿カバー4には、原稿トレイから排紙トレイへ原稿を連続搬送するADF3が備えられており、該ADF3による搬送過程において原稿がプラテン23を通過し、該プラテン23の下方において画像読取ユニット5が該原稿の画像を読み取るようになっているが、本発明においてADF3は任意の構成である。
【0040】
画像読取ユニット5は、イメージセンサ24がキャリッジに搭載され、該キャリッジがベルト駆動機構等の走査機構によりプラテンガラス21に平行して往復動可能に構成されている。イメージセンサ24は所謂密着型のイメージセンサであり、一般にCISと称される。
【0041】
図2に示すように、イメージセンサ24は、その上面25が平面視で細長矩形の直方体形状である。上面25には、イメージセンサ24に内蔵されたLEDの光を導くライトガイド26が長手方向に配設されている。このライトガイド26により、LEDの光がイメージセンサ24の上面25側へ出射される。また、上面25には、複数の集光レンズ27がライトガイド26と平行するように長手方向に一列に配設されている。さらに、イメージセンサ24の内部には、集光レンズ27の直下に複数の光電変換素子が集光レンズ27と同方向に列設されている。LEDから出射された光は被読取媒体に照射され、その反射光が集光レンズ27により光電変換素子に集光される。光電変換素子は反射光の強度に応じた画像信号を出力する。このようにして、イメージセンサ24は、被読取媒体の画像を画像信号として出力する。
【0042】
イメージセンサ24の長手方向、すなわち主走査方向に配列された光電変換素子は任意の素子群からなるチャネルに分割されている。本実施の形態では、イメージセンサ24の光電変換素子が3分割されたものについて説明する。図3に示すように、イメージセンサ24の主走査方向に配列された光電変換素子は5120個である。これら各光電変換素子が1ラインにおける1画素に相当する。換言すれば、イメージセンサ24の1ラインは5120画素からなる。この1ラインの5120画素が中央及び両端の3つの領域に分割されている。これら各領域を主走査方向の上流側からチャネル1(ch1)、チャネル2(ch2)、チャネル3(ch3)と呼ぶ。イメージセンサ24の主走査方向の上流側とは、イメージセンサ24が5120画素の画像信号を順次出力する方向の上流側であり、図2における左側である。
【0043】
各チャネルに含まれる画素数は任意に設定し得る。本実施の形態では、チャネル1が1600画素、チャネル2が1792画素、チャネル3が1728画素を有するように、1ライン分の5120画素が3分割されている。各チャネル1,2,3には、各チャネルが有する光電変換素子から画像信号を出力するための出力線がそれぞれ設けられている。イメージセンサ24には、制御信号としてトリガー信号TGが与えられた後、クロック信号CLKが与えられ、このクロック信号CLKに同期して、各チャネル1,2,3から、各チャネルが有する光電変換素子からの画像信号が出力される。換言すれば、イメージセンサ24は、クロック信号CLKに同期して各チャネル1,2,3から画像信号を並列に出力する。
【0044】
各チャネル1,2,3からの画像信号は、各チャネル1,2,3に対応して設けられた3本の出力線からそれぞれ出力される。各チャネルにおいては、主走査方向の上流側の光電変換素子から順次スイッチングされて各光電変換素子の画像信号が出力される。詳細には、チャネル1からは、1画素目から1600画素目までの画像信号がシリアルに出力される。チャネル2からは、1601画素目から3392画素目までの画像信号がシリアルに出力される。チャネル3からは、3393画素目から5120画素目までの画像信号がシリアルに出力される。
【0045】
イメージセンサ24の各出力線は、画像読取装置1の制御部と電気的に接続されている。画像読取装置1の制御部は、例えば、各種演算を行うためのCPU、各種制御プログラムが格納されたROM、データを一時格納するためのRAM、駆動回路や各種インタフェース等を駆動するためのASIC等からなる。
【0046】
図4は、画像読取装置1の制御部30の構成を示す。制御部30は、サンプルホールド回路、アナログスイッチ、及びアナログ/デジタル変換器からなるアナログフロントエンド回路31(シリアル伝送手段)と、サンプリング回路32と、並び替え回路33と、内部メモリ34(記憶手段)と、補正処理回路35と,外部メモリ36と、ウェイト回路37とを主として構成されている。なお、イメージセンサ24に与えられるトリガー信号TG、クロック信号CLK、及びサンプリングタイミングは、アナログフロントエンド回路31の制御信号を生成するタイミング生成回路38から供給される。
【0047】
以下、制御部30によりイメージセンサ24の出力制御について詳述する。
イメージセンサ24のLEDから被読取媒体に光が照射され、被読取媒体の反射光が集光レンズ27により主走査方向に列設された各光電変換素子に集光されると、各光電変換素子は、受光した光強度に応じて電荷を蓄積する。
【0048】
イメージセンサには、図5に示すように、制御信号として、1ラインの開始を示すトリガー信号TGが与えられた後、クロック信号CLKが付与される。このクロック信号CLKに基づいて、各チャネル1,2,3が同時にスイッチングされ、各チャネル1,2,3の3つの光電変換素子から、受光した光強度に応じた画像信号が並列して外部に出力される。
【0049】
詳細には、第1番目のクロック信号CLKに基づいて、チャネル1から1画素目の画像信号が、チャネル2から1601画素目の画像信号が、チャネル3から3393画素目の画像信号が並列に出力される。続いて、第2番目のクロック信号CLKに基づいて、チャネル1から2画素目の画像信号が、チャネル2から1602画素目の画像信号が、チャネル3から3394画素目の画像信号が並列に出力される。同様に、各クロック信号CLKに基づいて3つのチャネルから画像信号が並列に順次出力され、第1600番目のクロック信号CLKに基づいて、チャネル1から1600画素目の画像信号が、チャネル2から3200画素目の画像信号が、チャネル3から4928画素目の画像信号が並列に出力される。チャネル1は、1600画素分の光電変換素子からなるので、第1601番目以降のクロック信号CLKに対して画像信号を出力しない。
【0050】
つづいて、第1728番目のクロック信号CLKに基づいて、チャネル2から3328画素目の画像信号が、チャネル3から5120画素目の画像信号が並列に出力される。チャネル3は、1728画素分の光電変換素子からなるので、第1728番目以降のクロック信号CLKに対して画像信号を出力しない。そして、第1792番目のクロック信号CLKに基づいて、チャネル2から3392画素目の画像信号が出力される。そして、1ライン分のすべての画像信号の出力が終了する。
【0051】
イメージセンサ24から並列に出力されたアナログの各画像信号は、アナログフロントエンド回路31により、サンプルホールドされた後、デジタル変換され且つシリアル化される。デジタル変換とは、イメージセンサ24から出力されたアナログの画像信号を所定ビット数のデジタルコードからなるデジタル信号に変換することである。デジタル変換は、アナログ/デジタル変換器により行われる。シリアル化とは、イメージセンサ24から並列に出力された3つの画像信号を、所定の順序で直列に出力することにより行われる。並列に出力された画像信号のシリアル化は、アナログスイッチがイメージセンサ24からの出力線のいずれか1つを順次スイッチングすることにより行われる。このデジタル変換とシリアル化の順序は、いずれが先であってもよい。この順序は、読取速度又はコストのいずれを目的とするかによって選択される。
【0052】
アナログスイッチによりイメージセンサ24から並列に出力されたアナログ信号をシリアル化し、その後、アナログ/デジタル変換器によりシリアル化されたアナログの画像信号をデジタル変換するように構成すれば、各チャネル1,2,3に対して、アナログデジタル変換器を共用させることが可能となる。これにより、制御部30のコストダウンが実現される。
【0053】
一方、イメージセンサ24の各チャネル1,2,3に対応させて3つのアナログ/デジタル変換器を設けて、各チャネル1,2,3から並列に出力されるアナログの画像信号をデジタル変換し、その後、アナログスイッチにより、デジタル変換された各チャネル1,2,3の画像信号をシリアル化するように構成すれば、各チャネル1,2,3毎のデジタル変換速度が向上する。これにより、制御部30の処理速度の高速化が実現される。
【0054】
アナログフロントエンド回路31によりシリアル化された各チャネル1,2,3の画像信号は、サンプリング回路32によりサンプリングされる。図5に示すように、各チャネル1,2,3から出力される画像信号は所定の波形をなしている。サンプリング回路32は、各チャネル1,2,3から出力される画像信号のレベルが安定する所定時点の画像信号をサンプリングする。また、サンプリング回路32は、各画像信号が属するチャネルをチャネル情報としてサンプリングした各画像信号毎に付加して出力する。
【0055】
図6は、サンプリング回路から出力される画像信号を模式的に示している。アナログフロントエンド回路31のアナログスイッチは、チャネル1、チャネル2、チャネル3の順序でスイッチングを行い、イメージセンサ24から並列に出力された画像信号は、チャネル1、チャネル2、チャネル3の順序でシリアル化されている。
【0056】
詳細には、第1番目のクロック信号CLKに基づいて各チャネル1,2,3から並列に出力された1画素目、1601画素目、3393画素目の画像信号は、チャネル1、チャネル2、チャネル3の順序で直列に出力され、1画素目の画像信号にチャネル1を示すチャネル情報が付加され、1601画素目の画像信号にチャネル2を示すチャネル情報が付加され、3393画素目の画像信号にチャネル3を示すチャネル情報が付加されている。
【0057】
つづいて、第2番目のクロック信号CLKに基づいて各チャネル1,2,3から並列に出力された2画素目、1602画素目、3394画素目の画像信号も同様に、チャネル1、チャネル2、チャネル3の順序で直列に出力され、2画素目の画像信号にチャネル1を示すチャネル情報が付加され、1602画素目の画像信号にチャネル2を示すチャネル情報が付加され、3394画素目の画像信号にチャネル3を示すチャネル情報が付加されている。第3番目のクロック信号CLKから第1600番目のクロック信号CLKまで、同様に、各チャネル1,2,3の所定画素の画像信号が、チャネル情報とともにチャネル1、チャネル2、チャネル3の順序で直列的に順次出力される。
【0058】
第1601番目以降のクロック信号CLKに基づく出力では、チャネル1から出力される画像信号はなく、チャネル2,3から並列に出力された所定画素の画像信号が、チャネル2,3の順序で直列に出力され、各画像信号にチャネル2又はチャネル3を示す画像信号が付加されている。
【0059】
第1729番目以降のクロック信号CLKに基づく出力では、チャネル1,3から出力される画像信号はなく、チャネル2から出力された所定画素の画像信号のみが出力され、その画像信号にチャネル2を示すチャネル情報が付加されている。そして、第1792番目のクロック信号CLKに基づいて出力されたチャネル2の3392画素目の画像信号にチャネル2を示すチャネル情報が付加されて出力され、1ライン分の出力が終了する。
【0060】
サンプリング回路32から出力された画像信号は、並び替え回路33によりイメージセンサ24の主走査方向の先頭から各画像信号が並ぶように並び替えられる。並び替え回路32は、各画像信号の並び替えのために、サンプリング回路32から出力された画像信号を内部メモリ34の所定アドレスに書き込み、また、内部メモリ34に書き込まれた画像信号を所定の順序で読み出す。並び替え回路33が画像信号を読み書きする内部メモリ34は、並び替え回路33を構成する回路内部に備えられたものである。
【0061】
並び替え回路33は、内部メモリ34の格納領域をイメージセンサ24のチャネル数と同数のブロックに分割する。つまり3分割する。3分割された内部メモリ34の各ブロックは、イメージセンサ24の最大画素数のチャネルの画像信号を格納可能な容量を有する。また、各ブロックは等分されている。
【0062】
詳細に説明するに、イメージセンサ24の最大画素数を有するチャネルは、主走査方向中央のチャネル2であり、その画素数は1792画素である。このチャネル2の画素数をチャネル数3で割った数の9倍が内部メモリ34の容量として要求される。なお、チャネル2の画素数を3で割った数のうち、小数点以下は切り上げる。仮に1画素が1バイトのデジタルコードで表現されるとすれば、1792画素を3で割って小数点以下を切り上げた数は598である。この3倍の1794バイトが内部メモリ34が3つに等分された1ブロックの容量となる。そして、内部メモリ34に要求される容量は5382バイトである。
【0063】
仮に、イメージセンサ24の全画素数5120画素を1画素を1バイトで表現されるとして、各ラインを交互に読み書きするための2ライン分のメモリ容量を求めると10240バイトとなる。したがって、内部メモリ34は、イメージセンサ24の2ライン分のメモリ容量より小さい容量で実現されている。換言すれば、内部メモリ34の格納領域が効率的に用いられ、内部メモリ34に求められる格納領域が低減されている。
【0064】
さらに、並び替え回路33は、内部メモリ34の各ブロックを、チャネル数3でサブブロックに等分する。つまり、内部メモリ34の格納領域は、3つのブロックにより等分され、さらに各ブロックが3つのサブブロックにより等分される。並び替え回路33は、サンプリング回路32から出力された画像信号に対して、各チャネル毎のアドレスカウンタとブロック及びサブブロックに対応したオフセットアドレスとに基づいて生成されたアドレスにより、内部メモリ34に各画像信号を読み書きする。また、内部メモリ34は、生成された所定のアドレスに基づいて画像信号を格納する。
【0065】
以下、並び替え回路33による内部メモリ34への画像信号の書き込みについて、図7を用いて説明する。並び替え回路33は、イメージセンサ24のライン毎の出力を、奇数ラインと偶数ラインとで内部メモリ34への書き込み方法を変えて、書き込みを行う。なお、以下に詳述される奇数ラインにおける内部メモリ34への読み書きの方法と偶数ラインにおける内部メモリ34への読み書きの方法とは置き換えることができる。つまり、1ライン毎に内部メモリ34への読み書きの方法が変更されればよい。
【0066】
奇数ラインとして1ライン目を説明する。1ライン目の各チャネルの画像信号を内部メモリ34に書き込む際には、内部メモリ34の3つのブロックに対応するアドレスを生成して書き込みを行う。並び替え回路33は、奇数ラインのアドレス生成のために、各チャネル1,2,3毎のアドレスカウンタ(ch1_wr_acount、ch2_wr_acount、ch3_wr_acount)と、チャネル2,3に対応する奇数ライン用のオフセットアドレス(ch2_offset1、ch3_offset1)を有する。アドレスカウンタ(ch1_wr_acount、ch2_wr_acount、ch3_wr_acount)は、各チャネル1,2,3の画像信号を1つ書き込む毎にカウントアップされる。オフセットアドレス(ch2_offset1、ch3_offset1)は、内部メモリ34のブロックの容量に対応するものである。チャネル2に対して設けられたオフセットアドレス(ch2_offset1)は、第1ブロックの容量(1794バイト)に対応している。チャネル3に対して設けられたオフセットアドレス(ch3_offset1)は、第1ブロック及び第2ブロックの容量(3588バイト)に対応している。なお、チャネル2に対するオフセットアドレス(ch2_offset1)の2倍がチャネル3に対するオフセットアドレス(ch3_offset1)である。
【0067】
並び替え回路33は、図6に示したシリアル化された1ライン目の画像信号をサンプリング回路32から受信する。そして、第1番目のクロック信号CLKに基づいて各チャネル1,2,3から並列に出力された1画素目、1601画素目、3393画素目の画像信号を、それぞれのチャネル情報に基づいて、内部メモリ34の第1ブロック、第2ブロック、第3ブロックにそれぞれ書き込む。
【0068】
チャネル1の1画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)により、内部メモリ34の第1ブロックの最初に相当するアドレス、例えば0番地が与えられ、内部メモリ34の0番地に1画素目の画像信号が書き込まれる。なお、0番地から1793番地までは、内部メモリ34の第1ブロックに属する。
【0069】
チャネル2の1601画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch2_offset1)により、内部メモリ34の第2ブロックの最初に相当するアドレス、例えば1794番地が与えられ、内部メモリの1794番地に1601画素目の画像信号が書き込まれる。なお、1794番地から3587番地までは、内部メモリ34の第2ブロックに属する。
【0070】
チャネル3の3393画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch3_offset1)により、内部メモリ34の第3ブロックの最初に相当するアドレス、例えば3588番地が与えられ、内部メモリの3588番地に3393画素目の画像信号が書き込まれる。なお、3588番地から5381番地までは、内部メモリ34の第3ブロックに属する。
【0071】
つづいて並び替え回路33が受信するチャネル1の2画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)により1つカウントアップされた1番地が与えられ、内部メモリ34の1番地に2画素目の画像信号が書き込まれる。チャネル2の1602画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch2_offset1)により1つカウントアップされた1795番地が与えられ、内部メモリの1795番地に1602画素目の画像信号が書き込まれる。チャネル3の3394画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch3_offset1)により1つカウントアップされた3589番地が与えられ、内部メモリの3589番地に3394画素目の画像信号が書き込まれる。
【0072】
これを繰り返して、最後に並び替え回路33が受信するチャネル2の3392画素目の画像信号が、内部メモリ34の第2ブロックに属する第3587番地に書き込まれて、1ライン目の画像信号の書き込みが終了する。
【0073】
偶数ラインとして2ライン目を説明する。2ライン目の各チャネルの画像信号を内部メモリ34に書き込む際には、内部メモリ34の9つのサブブロックに対応するアドレスを生成して書き込みを行う。並び替え回路33は、偶数ラインのアドレス生成のために、各チャネル1,2,3毎のアドレスカウンタ(ch1_wr_acount、ch2_wr_acount、ch3_wr_acount)と、各チャネル1,2,3毎に偶数ライン用のオフセットアドレス(ch2_offset1、ch3_offset1、ch1_offset2、ch2_offset2、ch3_offset2)を有する。アドレスカウンタ(ch1_wr_acount、ch2_wr_acount、ch3_wr_acount)は、各チャネル1,2,3の画像信号を1つ書き込む毎にカウントアップされる。また、各チャネル1,2,3が内部メモリ34のブロックを跨ぐ場合にクリアされる。
【0074】
オフセットアドレス(ch2_offset1、ch3_offset1、ch2_offset2、ch3_offset2)は、内部メモリ34のブロック及びサブブロックの容量に対応して設けられている。第1ブロックでは、チャネル1はオフセットアドレスなし、チャネル2は、3分の1ブロック(598バイト)に相当するオフセットアドレス(ch2_offset2)が用いられ、チャネル3は、3分の2ブロック(1196バイト)に相当するオフセットアドレス(ch3_offset2)が用いられる。
【0075】
第2ブロックでは、チャネル1は1ブロックに相当するオフセットアドレス(ch2_offset1)が用いられ、チャネル2は、1ブロックと3分の1に相当するオフセットアドレス(ch2_offset1+ch2_offset2)が用いられ、チャネル3は、1ブロックと3分の2に相当するオフセットアドレス(ch2_offset1+ch3_offset2)が用いられる。
【0076】
第3ブロックでは、チャネル1は2ブロックに相当するオフセットアドレス(ch3_offset1)が用いられ、チャネル2は、2ブロックと3分の1に相当するオフセットアドレス(ch3_offset1+ch2_offset2)が用いられ、チャネル3は、2ブロックと3分の2に相当するオフセットアドレス(ch3_offset1+ch3_offset2)が用いられる。
【0077】
並び替え回路33は、図6に示したシリアル化された2ライン目の画像信号をサンプリング回路32から受信する。そして、第1番目のクロック信号CLKに基づいて各チャネル1,2,3から並列に出力された1画素目、1601画素目、3393画素目の画像信号を、それぞれのチャネル情報に基づいて、内部メモリ34の第1ブロック(1),(2),(3)に書き込む。
【0078】
チャネル1の1画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)により、内部メモリ34の第1ブロックの第1のサブブロック(第1ブロック(1))の最初に相当するアドレス、例えば0番地が与えられ、内部メモリ34の0番地に1画素目の画像信号が書き込まれる。なお、0番地から597番地までは、内部メモリ34の第1ブロックの第1のサブブロック(第1ブロック(1))に属する。
【0079】
チャネル2の1601画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch2_offset2)により、内部メモリ34の第1ブロックの第2のサブブロック(第1ブロック(2))の最初に相当するアドレス、例えば598番地が与えられ、内部メモリの598番地に1601画素目の画像信号が書き込まれる。なお、598番地から1195番地までは、内部メモリ34の第1ブロックの第2のサブブロック(第1ブロック(2))に属する。
【0080】
チャネル3の3393画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch3_offset2)により、内部メモリ34の第1ブロックの第3のサブブロック(第1ブロック(3))の最初に相当するアドレス、例えば1196番地が与えられ、内部メモリの1196番地に3393画素目の画像信号が書き込まれる。なお、1196番地から1793番地までは、内部メモリ34の第1ブロックの第3のサブブロック(第1ブロック(3))に属する。
【0081】
つづいて並び替え回路33が受信するチャネル1の2画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)により1つカウントアップされた1番地が与えられ、内部メモリ34の1番地に2画素目の画像信号が書き込まれる。チャネル2の1602画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch2_offset2)により1つカウントアップされた599番地が与えられ、内部メモリの599番地に1602画素目の画像信号が書き込まれる。チャネル3の3394画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch3_offset2)により1つカウントアップされた1197番地が与えられ、内部メモリの1197番地に3394画素目の画像信号が書き込まれる。
【0082】
これを繰り返して、並び替え回路33が順次受信する各チャネル1,2,3の所定画素の画像信号が、内部メモリ34の第1ブロックの各サブブロックに書き込まれる。内部メモリ34の第1ブロックの各サブブロックは、各々598画素分の画像信号を格納することができる。一方、各チャネル1,2,3の画像信号は、それぞれ1600画素分、1792画素分、1728画素分が出力される。したがって、チャネル1の599画素目以降の画像信号(ch1_2、ch1_3)、チャネル2の2199画素目以降の画像信号(ch2_2、ch2_3)、及びチャネル3の3991画素目以降の画像信号(ch3_2、ch3_3)は、内部メモリ34の第1ブロックの各サブブロックに書き込むことはできない。したがって、並び替え回路33は、第1ブロックの各サブブロックへの書き込みを終了すれば、第2ブロックの各サブブロック(第2ブロック(1),(2),(3))へ書き込みを行う。
【0083】
チャネル1の599画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)とオフセットアドレス(ch2_offset1)により、内部メモリ34の第2ブロックの第1のサブブロック(第2ブロック(1))の最初に相当するアドレス1794番地が与えられ、内部メモリ34の1793番地に599画素目の画像信号が書き込まれる。なお、1794番地から2391番地までは、内部メモリ34の第2ブロックの第1のサブブロック(第2ブロック(1))に属する。また、アドレスカウンタ(ch1_wr_acount)は第1ブロックから第2ブロックへ移行することによりリセットされている。
【0084】
チャネル2の2199画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch2_offset1+ch2_offset2)により、内部メモリ34の第2ブロックの第2のサブブロック(第2ブロック(2))の最初に相当するアドレス2392番地が与えられ、内部メモリの2392番地に2199画素目の画像信号が書き込まれる。なお、2392番地から2990番地までは、内部メモリ34の第2ブロックの第2のサブブロック(第2ブロック(2))に属する。また、アドレスカウンタ(ch2_wr_acount)は、内部メモリ34の第1ブロックから第2ブロックへ移行することによりリセットされている。
【0085】
チャネル3の3991画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch2_offset1+ch3_offset2)により、内部メモリ34の第2ブロックの第3のサブブロック(第2ブロック(3))の最初に相当するアドレス2991番地が与えられ、内部メモリ34の2991番地に3991画素目の画像信号が書き込まれる。なお、2991番地から3587番地までは、内部メモリ34の第2ブロックの第3のサブブロック(第2ブロック(3))に属する。また、アドレスカウンタ(ch3_wr_acount)は、内部メモリ34の第1ブロックから第2ブロックへ移行することによりリセットされている。
【0086】
つづいて並び替え回路33が受信するチャネル1の600画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)とオフセットアドレス(ch2_offset1)により1つカウントアップされた1794番地が与えられ、内部メモリ34の1794番地に600画素目の画像信号が書き込まれる。チャネル2の2200画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch2_offset1+ch2_offset2)により1つカウントアップされた2393番地が与えられ、内部メモリの2393番地に2200画素目の画像信号が書き込まれる。チャネル3の3992画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch2_offset1+ch3_offset2)により1つカウントアップされた2992番地が与えられ、内部メモリの2992番地に3992画素目の画像信号が書き込まれる。
【0087】
これを繰り返して、並び替え回路33が順次受信する各チャネル1,2,3の所定画素の画像信号が、内部メモリ34の第2ブロックの各サブブロックに書き込まれる。内部メモリ34の第2ブロックの各サブブロックは、各々598画素分の画像信号を格納することができる。一方、各チャネル1,2,3の画像信号は、それぞれ1600画素分、1792画素分、1728画素分が出力される。したがって、チャネル1の1197画素目以降の画像信号(ch1_3)、チャネル2の2797画素目以降の画像信号(ch2_3)、及びチャネル3の4589画素目以降の画像信号(ch3_3)は、内部メモリ34の第2ブロックの各サブブロックに書き込むことはできない。したがって、並び替え回路33は、第2ブロックの各サブブロックへの書き込みを終了すれば、第3ブロックの各サブブロック(第3ブロック(1),(2),(3))へ書き込みを行う。
【0088】
チャネル1の1197画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)とオフセットアドレス(ch3_offset1)により、内部メモリ34の第3ブロックの第1のサブブロック(第3ブロック(1))の最初に相当するアドレス3588番地が与えられ、内部メモリ34の3588番地に1197画素目の画像信号が書き込まれる。なお、3588番地から4185番地までは、内部メモリ34の第3ブロックの第1のサブブロック(第3ブロック(1))に属する。また、アドレスカウンタ(ch1_wr_acount)は、内部メモリ34の第2ブロックから第3ブロックへ移行することによりリセットされている。
【0089】
チャネル2の2797画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch3_offset1+ch2_offset2)により、内部メモリ34の第3ブロックの第2のサブブロック(第3ブロック(2))の最初に相当するアドレス4186番地が与えられ、内部メモリ34の4186番地に2797画素目の画像信号が書き込まれる。なお、4186番地から4783番地までは、内部メモリ34の第3ブロックの第2のサブブロック(第3ブロック(2))に属する。また、アドレスカウンタ(ch2_wr_acount)は、内部メモリ34の第2ブロックから第3ブロックへ移行することによりリセットされている。
【0090】
チャネル3の4589画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch3_offset1+ch3_offset2)により、内部メモリ34の第3ブロックの第3のサブブロック(第3ブロック(3))の最初に相当するアドレス4784番地が与えられ、内部メモリの4784番地に4589画素目の画像信号が書き込まれる。なお、4784番地から5381番地までは、内部メモリ34の第3ブロックの第3のサブブロック(第3ブロック(3))に属する。また、アドレスカウンタ(ch3_wr_acount)は、内部メモリ34の第2ブロックから第3ブロックへ移行することによりリセットされている。
【0091】
つづいて並び替え回路33が受信するチャネル1の1198画素目の画像信号に対しては、チャネル1に対応したアドレスカウンタ(ch1_wr_acount)とオフセットアドレス(ch3_offset1)により1つカウントアップされた3589番地が与えられ、内部メモリ34の3589番地に1198画素目の画像信号が書き込まれる。チャネル2の2798画素目の画像信号に対しては、チャネル2に対応したアドレスカウンタ(ch2_wr_acount)とオフセットアドレス(ch3_offset1+ch2_offset2)により1つカウントアップされた4187番地が与えられ、内部メモリの4187番地に2798画素目の画像信号が書き込まれる。チャネル3の4590画素目の画像信号に対しては、チャネル3に対応したアドレスカウンタ(ch3_wr_acount)とオフセットアドレス(ch3_offset1+ch3_offset2)により1つカウントアップされた4785番地が与えられ、内部メモリの4785番地に4590画素目の画像信号が書き込まれる。
【0092】
これを繰り返して、最後に並び替え回路33が受信するチャネル2の3392画素目の画像信号が、内部メモリ34の第3ブロックの第2のサブブロック(第3ブロック(2))に属する第5381番地に書き込まれて、2ライン目の画像信号の書き込みが終了する。
【0093】
以下、並び替え回路33による内部メモリ34からの画像信号の読み出しについて、図7及び図8を用いて説明する。前述したように、並び替え回路33は、イメージセンサ24のライン毎の出力を、奇数ラインと偶数ラインとで内部メモリ34への書き込み方法を変えて、書き込みを行っているので、内部メモリ34からの画像信号の読み出しも、各ラインの書き込み方法に従って行われる。
【0094】
奇数ラインの読み出しとして1ライン目を説明する。図7及び図8に示すように、1ライン目のチャネル1の画像信号は、内部メモリ34の第1ブロックに書き込まれている。並び替え回路33は、内部メモリ34に対して書き込みと読み出しを同時に行う。つまり、内部メモリ34のいずれかのブロック又はサブブロックに画像信号を書き込んでいる間に、他のブロック又はサブブロックや、現在書き込みを行っているブロック又はサブブロックに格納された画像信号を読み出すことができる。また、並び替え回路の読み出し速度は、書き込み速度より速いものとする。並び替え回路33は、1ライン目の読み出しのために各チャネル共通のアドレスカウンタ(rd_acount)と各チャネル及び各ブロックに対応したオフセットアドレス(ch2_offset1、ch3_offset1、ch1_offset2、ch2_offset2、ch3_offset2)を有する。なお、オフセットアドレスは書き込み時のものを用いることができる。また、アドレスカウンタは、読み出しチャネルの切り替え及びブロック間を移行することによってリセットされる。
【0095】
図8に示すように、1ライン目のチャネル1の画像信号は、内部メモリ34の第1ブロックに書き込まれた後、直ちに読み出される。このチャネル1の画像信号は、1ライン目の1画素目から1600画素目の画像信号である。また、内部メモリ34の第1ブロックには、イメージセンサ24の光電変換素子の主走査方向の配列に従って、1画素目から1600画素目の画像信号が順次並ぶように書き込まれている。したがって、並び替え回路33は、アドレスカウンタ(rd_acount)に従って順次カウントアップしながら内部メモリ34の第1ブロックを読み出すことにより、イメージセンサ24の1ライン目の1画素目から1600画素目までの画像信号を順次読み出すことができる。
【0096】
並び替え回路33が、内部メモリ34の第1ブロックに書き込まれた画像信号をすべて読み出したときには、第2ブロックには少なくとも第1ブロックへ書き込まれた画素数以上の画像信号が書き込まれている。並び替え回路33は、内部メモリ34の第1ブロックを読み出した後、第2ブロックを読み出す。第2ブロックには、チャネル2の画像信号、すなわち1ライン目の1601画素目から3392画素目の画像信号が、イメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。したがって、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch2_offset1)に従って順次カウントアップしながら内部メモリ34の第2ブロックを読み出すことにより、イメージセンサ24の1ライン目の1601画素目から3392画素目までの画像信号を順次読み出すことができる。
【0097】
並び替え回路33が、内部メモリ34の第2ブロックに書き込まれた画像信号をすべて読み出したときには、並び替え回路33は、第3ブロックに対して既に書き込みを行っている。したがって、並び替え回路33は、内部メモリ34の第2ブロックを読み出した後、第3ブロックを読み出す。第3ブロックには、チャネル3の画像信号、すなわち1ライン目の3393画素目から5120画素目の画像信号が、イメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。したがって、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch3_offset1)に従って順次カウントアップしながら内部メモリ34の第3ブロックを読み出すことにより、イメージセンサ24の1ライン目の3393画素目から5120画素目までの画像信号を順次読み出すことができ、1ラインのデータの読み出しを終了する。なお、内部メモリ34の各ブロックからの読み出しは、同一ラインの各ブロックへの書き込みを超えないように、並び替え回路33において制御されている。
【0098】
偶数ラインの読み出しとして2ライン目を説明する。図7及び図8に示すように、2ライン目のチャネル1の画像信号(ch1_1、ch1_2、ch1_3)は、内部メモリ34の第1ブロックの第1のサブブロック(第1ブロック(1))、第2ブロックの第1のサブブロック(第2ブロック(1))、第3ブロックの第1のサブブロック(第31ブロック(1))に3分割して書き込まれている。
【0099】
詳細には、第1ブロックの第1のサブブロック(第1ブロック(1))にチャネル1の2ライン目の1画素目から598画素目の画像信号(ch1_1)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第2ブロックの第1のサブブロック(第2ブロック(1))にチャネル1の2ライン目の599画素目から1196画素目の画像信号(ch1_2)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第3ブロックの第1のサブブロック(第3ブロック(1))にチャネル1の2ライン目の1197画素目から1600画素目の画像信号(ch1_3)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。
【0100】
並び替え回路33は、アドレスカウンタ(rd_acount)に従って順次カウントアップしながら内部メモリ34の第1ブロックの第1のサブブロック(第1ブロック(1))を読み出すことにより、イメージセンサ24の2ライン目の1画素目から598画素目までの画像信号を順次読み出す。
【0101】
その後、アドレスカウンタ(rd_acount)がリセットされる。つづいて、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch2_offset1)に従って順次カウントアップしながら内部メモリ34の第2ブロックの第1のサブブロック(第2ブロック(1))を読み出すことにより、イメージセンサ24の2ライン目の599画素目から1196画素目までの画像信号を順次読み出す。
【0102】
その後、アドレスカウンタ(rd_acount)が再びリセットされる。つづいて、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch3_offset1)に従って順次カウントアップしながら内部メモリ34の第3ブロックの第1のサブブロック(第3ブロック(1))を読み出すことにより、イメージセンサ24の2ライン目の1197画素目から1600画素目までの画像信号を順次読み出す。これにより、イメージセンサ24の2ライン目のチャネル1の画像信号が主走査方向の順序ですべて読み出される。
【0103】
並び替え回路33が、2ライン目のチャネル1の画像信号をすべて読み出したときには、2ライン目のチャネル1の画素数以上の画像信号が、第1ブロックの第2のサブブロック(第1ブロック(2))、第2ブロックの第2のサブブロック(第2ブロック(2))、第3ブロックの第2のサブブロック(第3ブロック(2))にそれぞれ書き込まれている。
【0104】
詳細には、第1ブロックの第2のサブブロック(第1ブロック(2))にチャネル1の2ライン目の1601画素目から2198画素目の画像信号(ch2_1)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第2ブロックの第2のサブブロック(第2ブロック(2))にチャネル1の2ライン目の2199画素目から2796画素目の画像信号(ch2_2)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第3ブロックの第2のサブブロック(第3ブロック(2))にチャネル1の2ライン目の2797画素目から3392画素目の画像信号(ch1_3)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。
【0105】
並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch2_offset2)に従って順次カウントアップしながら内部メモリ34の第1ブロックの第2のサブブロック(第1ブロック(2))を読み出すことにより、イメージセンサ24の2ライン目の1601画素目から2198画素目までの画像信号(ch2_1)を順次読み出す。
【0106】
その後、アドレスカウンタ(rd_acount)がリセットされる。つづいて、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch2_offset1+ch2_offset2)に従って順次カウントアップしながら内部メモリ34の第2ブロックの第2のサブブロック(第2ブロック(2))を読み出すことにより、イメージセンサ24の2ライン目の2199画素目から2796画素目までの画像信号(ch2_2)を順次読み出す。
【0107】
その後、アドレスカウンタ(rd_acount)が再びリセットされる。つづいて、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch3_offset1+ch2_offset2)に従って順次カウントアップしながら内部メモリ34の第3ブロックの第2のサブブロック(第3ブロック(2))を読み出すことにより、イメージセンサ24の2ライン目の2797画素目から3392画素目までの画像信号(ch2_3)を順次読み出す。これにより、イメージセンサ24の2ライン目のチャネル2の画像信号が主走査方向の順序ですべて読み出される。
【0108】
並び替え回路33が、2ライン目のチャネル2の画像信号をすべて読み出したときには、2ライン目のチャネル3の画像信号が、第1ブロックの第3のサブブロック(第1ブロック(3))、第2ブロックの第3のサブブロック(第2ブロック(3))、第3ブロックの第3のサブブロック(第3ブロック(3))にそれぞれ書き込まれている。
【0109】
詳細には、第1ブロックの第3のサブブロック(第1ブロック(3))にチャネル1の2ライン目の3393画素目から3990画素目の画像信号(ch3_1)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第2ブロックの第3のサブブロック(第2ブロック(3))にチャネル1の2ライン目の3991画素目から4588画素目の画像信号(ch3_2)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。第3ブロックの第3のサブブロック(第3ブロック(3))にチャネル1の2ライン目の4589画素目から5120画素目の画像信号(ch3_3)がイメージセンサ24の光電変換素子の主走査方向の配列に従って順次並ぶように書き込まれている。
【0110】
並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch3_offset2)に従って順次カウントアップしながら内部メモリ34の第1ブロックの第3のサブブロック(第1ブロック(3))を読み出すことにより、イメージセンサ24の2ライン目の3393画素目から3990画素目までの画像信号(ch3_1)を順次読み出す。
【0111】
その後、アドレスカウンタ(rd_acount)がリセットされる。つづいて、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch2_offset1+ch3_offset2)に従って順次カウントアップしながら内部メモリ34の第2ブロックの第3のサブブロック(第2ブロック(3))を読み出すことにより、イメージセンサ24の2ライン目の3991画素目から4588画素目までの画像信号(ch3_2)を順次読み出す。
【0112】
その後、アドレスカウンタ(rd_acount)が再びリセットされる。つづいて、並び替え回路33は、アドレスカウンタ(rd_acount)とオフセットアドレス(ch3_offset1+ch3_offset2)に従って順次カウントアップしながら内部メモリ34の第3ブロックの第3のサブブロック(第3ブロック(3))を読み出すことにより、イメージセンサ24の2ライン目の4589画素目から5120画素目までの画像信号(ch3_3)を順次読み出す。これにより、イメージセンサ24の2ライン目のチャネル3の画像信号が主走査方向の順序ですべて読み出される。そして、2ライン目の画像信号の読み出しが終了する。
【0113】
このように、並び替え回路33は、イメージセンサ24が主走査方向を1ラインとして出力する画像信号を、奇数ラインと偶数ラインとに分けて所定のアドレスをそれぞれ生成し、奇数ラインの各チャネル1,2,3に対して、内部メモリ34の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックを割り当てるようにアドレスを生成し、偶数ラインの各チャネル1,2,3に対して、内部メモリ34の各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックの各サブブロック毎に各チャネル1,2,3を割り当てるようにアドレスを生成する。したがって、読み出し前の内部メモリ34の各ブロックに新たな画像信号が書き込まれること、すなわちオーバーライトが生じない。また、内部メモリ34においてオーバーライトが起きないようなアドレス生成を簡易に行うことができる。
【0114】
例えば、図8に示すように、並び替え回路33が内部メモリ34に1ライン目の各チャネル1,2,3の画像信号をすべて書き終えたときには、内部メモリ34の第1ブロックに書き込まれたチャネル1の画像信号の読み出しが終了している。したがって、並び替え回路33は、オーバーライトすることなく、内部メモリ34の第1ブロックの各サブブロックにチャネル1,2,3の画像信号を順次書き込むことができる。
【0115】
並び替え回路33が2ライン目の画像信号を書き込む際には、第1ブロック、第2ブロック、第3ブロックの順序で、各ブロックのサブブロックに対して書き込みを行うが、1ライン目の画像信号も第1ブロック、第2ブロック、第3ブロックの順序で読み出されている。並び替え回路33が、第1ブロックの各サブブロックに2ライン目の画像信号を書き終えたときには、内部メモリ34の第2ブロックから1ライン目のチャネル2の画像信号の読み出しは終了している。並び替え回路33が、第2ブロックの各サブブロックに2ライン目の画像信号を書き終えたときには、内部メモリ34の第3ブロックから1ライン目のチャネル3の画像信号の読み出しは終了している。したがって、並び替え回路33が2ライン目の画像信号を第1ブロック、第2ブロック、第3ブロックの順序で、各ブロックのサブブロックに対して書き込みを行う際に、書き込みを行うブロックに既に書き込まれている1ライン目の画像信号は読み出されている。よって、オーバーライトが生じない。このような1ライン目と2ライン目とにおける内部メモリ34への画像信号の読み書きが、奇数ラインと偶数ラインとで同様に繰り返されることにより、オーバーライトすることなく内部メモリ34への画像信号の読み書きが実現される。
【0116】
図4に示すように、並び替え回路33によりイメージセンサ24の主走査方向の順序に並び替えられた画像信号は、ウエイト回路37(出力調整手段)に出力される。ウエイト回路37は、並び替え回路33から出力される画像信号が、所定期間内に所定数以上出力されないように出力調整しながら、画像信号を補正処理回路35の暗補正回路に出力する。具体的には、ウエイト回路37は、16画素毎に周期を図るカウンタを備える。該周期に到達するまで、ウエイト回路37は、並び替え回路33から出力された画像信号を保持して、補正処理回路35への出力を停止する。そして、上記周期に到達すれば、ウエイト回路37は、保持した画像信号を補正処理回路35へ出力する。なお、カウンタは画素数でなく、時間で設定されていてもよい。
【0117】
補正処理回路35は、黒基準データに基づいて光電変換素子間のばらつきを補正する暗補正回路、白基準データに基づいて光電変換素子間及び光源のばらつきを補正するシェーディング補正回路、γ曲線の補正を行うガンマ補正回路、解像度の補正を行う解像度補正回路、補正処理後のデータを出力する出力回路から構成されている。このうち、暗補正回路、シェーディング補正回路、補正回路、解像度補正回路、及び出力回路は周知のものであり、詳細な説明は省略する。
【0118】
また、補正処理回路35は、暗補正やシェーディング補正に用いる各補正データや、補正処理後のデータの出力先として外部メモリ36とデータを送受信可能に接続されている。外部メモリ36は、所謂RAMであり、CPU等のその他のデバイスがデータの一時保存のためにアクセス可能なものである。並び替え回路33が並び替えを行うための記憶手段として、並び替え回路33内に設けられた内部メモリ34が用いられることにより、並び替え回路33が内部メモリ34に高速にアクセスすることが可能となり、画像信号の読み書きを高速に行うことが可能になる。一方、補正処理回路35から補正処理後の出力データ先や補正データの格納先として外部メモリ36を用いることにより、出力データのバッファ容量の拡大等に容易に対応することができる。
【0119】
補正処理回路35へは、並び替え回路33からウエイト回路37に所定の画素数が出力されるまで、画像信号が出力されない。この間、補正処理回路35は、暗補正やシェーディング補正のために、又は補正処理後のデータ出力のために、外部メモリ36にアクセスすることがない。これにより、補正処理回路35が外部メモリ36へのアクセスを占有することが防止されるので、外部メモリ36へのアクセスとして、補正処理回路35のアクセスがCPU等のアクセスより高位の優先順位がつけられていたとしても、ウェイト回路37により出力調整される間にCPU等が外部メモリ36にアクセスすることが可能となる。したがって、制御部30を含むシステムの破綻が回避される。
【0120】
また、補正処理回路35が単位光電変換素子分、すなわち1画素分の画像信号を補正処理する周期に対して、サンプリング回路32のサンプリング周期が同等以上に設定されている。これにより、サンプリング回路32が画像信号をサンプリングして並び替え回路33に出力するより速く、並び替え回路33が内部メモリ34から読み出した画像信号を出力することができる。換言すれば、補正処理回路35の補正処理により並び替え回路33の出力が待たされて、並び替え回路33からの画像信号の出力を超えてサンプリング回路32から並び替え回路33に画像信号が入力されることがない。これにより、並び替え回路33により、内部メモリ34から読み出しが行われる前に、内部メモリ34への書き込みが行われることがなく、内部メモリ34においてオーバーライトが生じることが防止される。
【0121】
このように、本画像読取装置1によれば、イメージセンサ24からは各チャネル1,2,3毎の画像信号が並列して出力されるので、イメージセンサ24による画像読取りが高速化される。また、内部メモリ34の格納領域をチャネル数と同数の3つのブロック及び3つのサブブロックに等分したので、各チャネル1,2,3の画像信号を読み書きするための領域に対するアドレス生成が簡易になる。さらに、内部メモリ34に画像信号を書き込む際に、各ブロックのうち先に書き込まれた画像信号の読み出しが終了したいずれかのブロックが割り当てられるようにしたのでオーバーライトが行われることがない。これにより、内部メモリ34の格納領域が効率的に用いられ、内部メモリ34に求められる格納領域が低減される。
【0122】
なお、本実施の形態では、イメージセンサ24の5120画素すべてが用いられる場合を例に説明したが、本発明は、イメージセンサ24の一部が有効画素領域として用いられる場合にも当然に適用される。例えば、イメージセンサ24に対して中央を基準として被読取媒体が配置される所謂センターレジでは、イメージセンサ24の主走査方向の長さに到達しない幅の被読取媒体に対しては、被読取媒体が存在しないイメージセンサ24の両側に相当する光電変換素子の出力は不要であり、被読取媒体からの反射光を受光した光電変換素子が出力する画像信号のみを処理すればよい。このように、被読取媒体からの反射光を受光する領域、すなわちイメージセンサ24に対して被読取媒体が配置された領域に対応する画素を有効画素領域という。
【0123】
上記サンプリング回路32は、イメージセンサ24の各チャネル1,2,3のうち、被読取媒体からの反射光を受光する有効画素領域に属する光電変換素子が出力した画像信号のみを出力するものとしてもよい。例えば、イメージセンサ24に対してセンターレジで被読取媒体が配置され、イメージセンサ24の両端側に被読取媒体が存在しない場合に、チャネル1の1画素目から被読取媒体の一端が存在する所定画素まで、及びチャネル3の被読取媒体の他端が存在する所定画素から5120画素目までの画像信号は、並び替えや補正処理を行う必要がないものである。このような有効画素領域以外の画像信号に対してサンプリングを行わないことにより、並び替え回路33が用いる内部メモリ34の格納領域が一層効率的に用いられる。
【0124】
また、本実施の形態では、イメージセンサ24の中央側のチャネル2に含まれる画素数が最大となるようにイメージセンサ24の光電変換素子が分割したが、前述したように、イメージセンサ24に対してセンターレジで被読取媒体が配置されることを考慮すれば、イメージセンサ24の主走査方向の中央となるチャネル2の素子数が最も小さくなるように分割することが好適である。
【0125】
イメージセンサ24に対してセンターレジで被読取媒体が配置される場合には、イメージセンサ24の両端側の光電変換素子は被読取媒体の幅によっては使用されない場合がある一方、イメージセンサ24の中央の光電変換素子は被読取媒体の幅に拘わらず常に使用されると想定される。つまりセンターレジでは、イメージセンサ24の有効画素領域が中央付近になり、チャネル2が出力する画像信号は常にサンプリングされる一方、チャネル1,3の一部は有効画素領域外となって、その一部の画像信号はサンプリングされない。したがって、イメージセンサ24の中央となるチャネル2に含まれる光電変換素子数を最も小さくすることにより、イメージセンサ24の両端側が有効画素領域として用いられない場合に、各チャネル1,2,3からサンプリングされる画像信号量の差が小さくなる。これにより、その後の並び替え回路33において、内部メモリ34の各ブロック又はサブブロックを最大画素数に合わせて等分することが小容量の内部メモリ34で実現される、内部メモリ34を更に有効利用することができる。勿論、本発明においてイメージセンサの光電変換素子を複数のチャネルに分割する場合の各チャネルの光電変換素子数は任意であるので、本実施の形態又は変形例に示すチャネル数や各チャネルの画素数は一例にすぎないことは言うまでもない。
【図面の簡単な説明】
【0126】
【図1】図1は、本発明の実施の形態に係る画像読取装置1の外観構成を示す斜視図である。
【図2】図2は、イメージセンサ24の外観構成を示す平面図である。
【図3】図3は、イメージセンサ24の光電変換素子の分割を示す模式図である。
【図4】図4は、制御部30の構成を示すブロック図である。
【図5】図5は、イメージセンサ24の制御信号と出力される画像信号を示す図である。
【図6】図6は、サンプリング回路32から出力されるデータを示す図である。
【図7】図7は、内部メモリ34の使用方法を示す図である。
【図8】図8は、内部メモリ34への書き込みと読み出しの関係を示す図である。
【符号の説明】
【0127】
1・・・画像読取装置
24・・・イメージセンサ
31・・・アナログフロントエンド回路(シリアル伝送手段)
32・・・サンプリング回路(サンプリング手段)
33・・・並び替え回路(並び替え手段)
34・・・内部メモリ(記憶手段)
35・・・補正処理回路(補正処理手段)
36・・・外部メモリ
37・・・ウェイト回路(出力調整手段)




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013