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半導体記憶装置 - 株式会社東芝
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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12173(P2007−12173A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−191683(P2005−191683)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100075812
【弁理士】
【氏名又は名称】吉武 賢次
発明者 大 澤 隆
要約 課題
チャージポンピング現象によるデータ破壊を防止する半導体記憶装置を提供する。

解決手段
半導体記憶装置100は、フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルMCと、メモリセルアレイMCAと、メモリセルアレイの各ロウに配列されたメモリセルに接続されたワード線WLjと、ワード線に対応して設けられたカウンタセルCCを含みワード線の活性化回数を記憶するカウンタセルアレイCCAと、読出し/書込み動作ごとに活性化回数をインクリメントする加算器HAiと、この活性化回数を一時的に格納し、インクリメントされた活性化回数をカウンタセルアレイに書き戻すカウンタバッファ回路CDQBiと、ワード線の活性化回数が所定値になった場合に該ワード線に接続されたメモリセルをリフレッシュするためにリフレッシュ要求信号を出力するリフレッシュ要求回路10とを備える。
特許請求の範囲
【請求項1】
フローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
複数の前記メモリセルを含むメモリセルアレイと、
前記メモリセルアレイの各ロウに配列された前記メモリセルに接続されたワード線と、
前記ワード線の各々に対応して設けられたカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、
前記メモリセルのデータの読出しまたは書込み動作ごとに、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器と、
前記カウンタセルアレイから読み出された前記ワード線の活性化回数を一時的に格納し、インクリメントされた活性化回数を前記カウンタセルアレイに書き戻すカウンタバッファ回路と、
前記ワード線の活性化回数が所定値になった場合に、該ワード線に接続された前記メモリセルに対してリフレッシュ動作を行う指示を出力するリフレッシュ要求回路とを備えた半導体記憶装置。
【請求項2】
前記メモリセルアレイの各列の前記メモリセルに接続されたデータビット線と、
複数の前記データビット線ごとに対応して設けられ、前記メモリセルのデータを検出するデータセンスアンプと、
前記データセンスアンプに対応して設けられ、前記データセンスアンプにおいて検出されたデータを増幅するデータバッファ回路と、
前記カウンタセルアレイの各列の前記カウンタセルに接続されたカウンタビット線と、
前記カウンタビット線に対応して設けられ、前記カウンタセルのデータを検出するカウンタセンスアンプとをさらに備え、
前記データセンスアンプは、前記メモリセルのデータの読出しまたは書込み動作時に、前記複数のデータビット線のうち選択された一部のデータビット線のデータを検出し、
前記データセンスアンプは、前記リフレッシュ動作実行時に、前記複数のデータビット線の総てをリフレッシュすることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記リフレッシュ動作は、前記メモリセルのデータの読出しまたは書込み動作と、次の読出しまたは書込み動作との間のプリチャージ期間に実行されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記リフレッシュ要求回路からの出力信号に基づいたリフレッシュ要求信号をラッチする第1のフリップフロップ回路と、
該リフレッシュ要求信号に基づき前記リフレッシュ動作を開始するリフレッシュ信号を、前記メモリセルのデータの読出しおよび書込み動作と次の読出しおよび書込み動作との間のプリチャージ期間において出力する第2のフリップフロップ回路とを含むリフレッシュコントローラをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。
【請求項5】
前記メモリセルに接続された第1のローカルビット線と、
複数の前記第1のローカルビット線に対応して設けられ、前記データセンスアンプに接続された第1のメインビット線と、
前記第1のメインビット線と前記第1のローカルビット線との間に接続された第1のスイッチング回路と、
前記カウンタセルに接続された第2のローカルビット線と、
複数の前記第2のローカルビット線に対応して設けられ、前記カウンタセンスアンプに接続された第2のメインビット線と、
前記第2のメインビット線と前記第2のローカルビット線との間に接続された第2のスイッチング回路とをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置に関する。
【背景技術】
【0002】
近年、DRAMに代わるメモリと期待されている半導体記憶装置として、FBC(Floating Body Cell)メモリ装置がある。FBCメモリ装置は、SOI(Silicon On Insulator)基板上にフローティングボディ(以下、ボディ領域ともいう)を備えたN型MOSトランジスタを形成し、このボディ領域に蓄積されているホールの数の多少によってデータ“1”またはデータ“0”を記憶する。
【0003】
FET(Field Effect Transistor)からなるFBCメモリセルには、次のようなチャージポンピング現象という問題がある(非特許文献1参照)。メモリセルがN型FETである場合、メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。通常、或るリフレッシュ動作と次のリフレッシュ動作との間においてワード線が活性化された場合、非選択のFBCメモリセルにはデータは書き戻されない。よって、選択メモリセルのデータの読出し/書込み時に非選択メモリセルのオン/オフが繰り返されると、データ“1”を記憶する非選択メモリセルのボディ領域に蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“1”の状態はデータ “0”に変化してしまう。
【0004】
従って、FBCメモリは、DRAMとは異なり破壊読み出しセル(destructive read-out cell)ではないが、完全な非破壊読出しセル(non-destructive read-out cell)と言うこともできない。言わば、FBCメモリは、準非破壊読出しセル(quasi non-destructive read-out cell)であることが判明した。
【非特許文献1】S.Okhonin et.al.による”Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs(部分空乏型SOI MOSFETにおける過渡的チャージポンピング現象)” IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002
【発明の開示】
【発明が解決しようとする課題】
【0005】
チャージポンピング現象によるデータ破壊を防止することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0006】
本発明に係る実施形態に従った半導体記憶装置は、フローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルアレイの各ロウに配列された前記メモリセルに接続されたワード線と、前記ワード線の各々に対応して設けられたカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、前記メモリセルのデータの読出しまたは書込み動作ごとに、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器と、前記カウンタセルアレイから読み出された前記ワード線の活性化回数を一時的に格納し、インクリメントされた活性化回数を前記カウンタセルアレイに書き戻すカウンタバッファ回路と、前記ワード線の活性化回数が所定値になった場合に、該ワード線に接続された前記メモリセルに対してリフレッシュ動作を行う指示を出力するリフレッシュ要求回路とを備えている。
【発明の効果】
【0007】
本発明による半導体記憶装置は、メモリセルのチャージポンピング現象によるデータ破壊を防止することができる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【0009】
(第1の実施形態)
図1は、本発明に係る第1の実施形態に従った半導体記憶装置100の構成を示すブロック図である。半導体記憶装置100は、データセンスアンプDSAおよびカウンタセンスアンプCSAを備えている。メモリセルアレイMCAおよびカウンタセルアレイCCAがデータセンスアンプDSAおよびカウンタセンスアンプCSAの両側にそれぞれ設けられている。ロウデコーダがメモリセルアレイMCAおよびカウンタセルアレイCCAのワード線を選択し、カラムデコーダがメモリセルアレイMCAおよびカウンタセルアレイCCAのビット線を選択する。
【0010】
カウンタセンスアンプCCAには、カウンタDQバッファCDQBおよび加算器HAが接続されている。カウンタセンスアンプCCAは、或るワード線が活性化された回数(以下、活性化回数ともいう)に相当するバイナリデータを増幅する。カウンタDQバッファCDQBおよび加算器HAは、このワード線が活性化された時に活性化回数をインクリメントしてカウンタセンスアンプCCAへ書き戻す。活性化回数が所定値に達した場合に、カウンタDQバッファCDQBは、信号CPMPを出力する。信号CPMPは、通常の定期的なリフレッシュとは別に臨時のリフレッシュ動作を実行するために用いられる。
【0011】
リフレッシュコントローラ110は、信号CPMPをラッチして、リフレッシュ動作を実行する時期を制御する。リフレッシュコントローラ110は、ロウアドレススイッチRASW、RINT発生器120およびリフレッシュタイマ130へリフレッシュ信号REFRESHを出力する。ロウアドレススイッチRASWは、リフレッシュ信号REFRESHを受けて、ロウアドレスカウンタRACに格納された臨時のリフレッシュを必要とするアドレスをロウデコーダへ送信する。RINT発生器120は、信号REFRESHおよび外部RAS信号REXTを受けて内部RAS信号RINTをワード線コントローラWLCおよびBSANi・SAPi・BLOADONiコントローラBSBCへ出力する。内部RAS信号RINTによって、臨時のリフレッシュ動作が実行される。このとき、通常のリフレッシュ動作において活性化されるCASビフォアRAS信号CBRは活性化される必要が無い。
【0012】
通常のリフレッシュ動作では、CASビフォアRASディテクタが信号/CASおよび/RASを入力し、信号CBRをロウアドレスカウンタRAC、ロウアドレススイッチRASW、カウンタセンスアンプコントローラCSAC、加算器HAおよびデータセンスアンプコントローラDSACへ出力する。これにより、ロウアドレスカウンタRACが指定したワード線をリフレッシュする。このとき、ロウアドレスカウンタRACは、ワード線を、例えば、アドレス順に指定する。
【0013】
図2は、半導体記憶装置100の構成をより詳細に示した回路図である。データセンスアンプDSAの詳細は、図3および図4を参照して後述する。カウンタセンスアンプCSAの詳細は、図5および図6を参照して後述する。また、ANDゲート10に接続された回路は図10に示す。
【0014】
1つのデータセンスアンプDSAの両側には、複数のデータビット線が設けられている。データセンスアンプDSAの片側にはデータビット線BLL0〜BLL1023、BBLL0〜BBLL1023が設けられており、その反対側にはデータビット線BLR0〜BLR1023、BBLR0〜BBLR1023が設けられている。また、1つのデータセンスアンプDSAの片側には、256本のワード線WLL0〜WLL255が設けられており、その反対側には256本のワード線WLR0〜WLR255が設けられている。
【0015】
カウンタセンスアンプCSAの片側にはカウンタビット線CLL0〜CLL7、BCLL0〜BCLL7が設けられており、その反対側にはカウンタビット線CLR0〜CLR7、BCLR0〜BCLR7が設けられている。カウンタセンスアンプCSAの両側には、データセンスアンプDSAと共通のワード線WLL0〜WLL255およびWLR0〜WLR255が延びている。
【0016】
メモリセルアレイMCAおよびカウンタセルアレイCCAが、データセンスアンプDSAおよびカウンタセンスアンプCSAの両側に設けられている。データセンスアンプDSAおよびカウンタセンスアンプCSAの片側に設けられたメモリセルアレイMCAおよびカウンタセルアレイCCAは、その反対側に設けられたメモリセルアレイMCAおよびカウンタセルアレイCCAのそれぞれと同様の構成を有する。よって、データセンスアンプDSAおよびカウンタセンスアンプCSAの片側のメモリセルアレイMCAおよびカウンタセルアレイCCAを説明し、その反対側のメモリセルアレイMCAおよびカウンタセルアレイCCAの説明は省略する。
【0017】
メモリセルMCおよびカウンタセルCCは、ワード線とビット線との交点に1つおきに設けられている。メモリセルMCは、フローティングボディ領域を有するFBC(Floating Body Cell)メモリでよい。FBCメモリセルは、フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶することができる。カウンタセルCCは、メモリセルMCと同様の構成を有する。本実施形態では、偶数番目のワード線WLL0、WLL2、WLL4、・・・とデータビット線BLLi (i=0〜1023)との交点、および、奇数番目のワード線WLL1、WLL3、WLL5、・・・とデータビット線BBLLi (i=0〜1023)との交点にメモリセルMCが設けられている。即ち、本実施形態は、フォールデッド(folded)型ビット線構成を有する。よって、データビット線BLLiおよびBBLLiを1つのビット線ペアとし、この1つのビット線ペアにワード線の数と同数のデータを記憶することができる。従って、図2のデータセンスアンプDSAの片側にあるメモリセルアレイMCAは、1024×256ビットのデータを記憶することができる。また、偶数番目のワード線WLL0、WLL2、WLL4、・・・とカウンタビット線CLLi (i=0〜7)との交点、および、奇数番目のワード線WLL1、WLL3、WLL5、・・・とカウンタビット線BCLLi (i=0〜7)との交点にカウンタセルCCが設けられている。ロウ方向からみると、1本のワード線WLLj(i=0〜255)に8個のカウンタセルCCが接続されている。これにより、ワード線WLLjの活性化回数を8ビットのデータで記憶することができる。
【0018】
メモリセルアレイMCAおよびカウンタセルアレイCCAには、イコライズ信号線EQLL0およびEQLL1がさらに配線されている。イコライズ信号線EQLL0およびEQLL1には、ビット線BLLiおよびBBLLiをメモリセルMCのソース電位にショートするイコライズトランジスタEQTが接続されている。このイコライズトランジスタEQTは、イコライズ信号線とビット線との交点に1つおきに配置されている。イコライズトランジスタEQTは、メモリセルMCと同様の構成を有する。
【0019】
メモリセルアレイMCAおよびカウンタセルアレイCCAには、ダミーワード線DWLL0およびDWLL1がさらに配線されている。ダミーワード線DWLL0およびDWLL1には、ダミーセルDCが接続されている。ダミーセルDCは、ダミーワード線とビット線との交点に1つおきに配置されている。ダミーセルDCは、ダミーワード線DWLL0およびDWLL1の方向に沿ってデータ“1”とデータ“0”とが交互に書き込まれている。ダミーセルDCのデータは、メモリセルMCのデータを読み出すときに、基準信号を生成するために用いられる。ダミーセルDCも、メモリセルMCと同様の構成を有する。
【0020】
DQバッファDQB0〜DQB7は、データセンスアンプDSAに対応して設けられ、データセンスアンプDSAにおいて増幅および検出されたデータをさらに増幅する。カウンタDQバッファCDQB0〜CDQB7は、カウンタセンスアンプCSAに対応して設けられ、カウンタセンスアンプCSAにおいて増幅および検出された活性化回数のデータをさらに増幅する。加算器HA0〜HA7は、それぞれカウンタDQバッファCDQB0〜CDQB7に対応して設けられている。加算器HA0〜HA7は、メモリセルMCからデータを読み出しあるいはメモリセルMCへデータを書き込むごとに、カウンタセルアレイCCAから読み出されたワード線WLjの活性化回数をインクリメントする。カウンタDQバッファCDQB0〜CDQB7は、インクリメントされた活性化回数をカウンタセルアレイに書き戻す。従って、カウンタDQバッファCDQB0〜CDQB7は、活性化回数の書込み回路としても機能する。
【0021】
カウンタDQバッファCDQB0〜CDQB7の出力は、1つのAND回路10に接続されている。AND回路10は、リフレッシュ要求回路として機能する。即ち、AND回路10は、カウンタDQバッファCDQB0〜CDQB7の出力が“11111111”になった場合(ワード線WLjの活性化回数が256回に達した場合)に、該ワード線WLjに接続されたメモリセルMCに対してリフレッシュ動作を行うために指示信号として高レベル(HIGH)を出力する。このリフレッシュ動作は、通常の定期的なリフレッシュ動作とは異なる時期に実行されるので、以下、“臨時リフレッシュ動作”ともいう。AND回路10は、カウンタDQバッファCDQB0〜CDQB7の出力が“11111111”未満である場合(ワード線WLjの活性化回数が256回未満である場合)には、低レベル(LOW)を出力している。この場合、臨時リフレッシュ動作は実行されない。
【0022】
次に、ワード線の活性化回数とチャージポンピング現象との関係について説明する。例えば、シリコン−シリコン酸化膜間の界面準位の密度はNit=1×1010cm‐2程度であり、メモリセルMCのゲート幅(W)/ゲート長(L)=0.1μm/0.1μmであると仮定する。この場合、ボディ領域とゲート絶縁膜との界面の面積は、1つのメモリセルMCあたり約1.0×10‐10cm‐2になり、1つのメモリセルMCあたりの界面準位は平均して約1個となる。従って、ワード線を1回活性化することによるメモリセルMC内で消滅する正孔数は、約1個である。
【0023】
FBCメモリにおいて、データ“1”とデータ“0”との間の正孔数の差は、約1000個である。よって、計算上、ワード線の活性化回数が約1000になると、データ“1”は、完全にデータ“0”に変化してしまう。実際には、ワード線の活性化回数が約500になると、データ“1”が誤って検出される危険性が高まる。実質的には、ワード線の活性化回数が200回〜500回を超えたら、そのワード線に接続されたメモリセルMCを全てリフレッシュする必要があるであろう。そこで、本実施形態では、ワード線WLjの活性化回数が256回を超えた場合に、臨時リフレッシュ動作を実行する。その結果、上記チャージポンピング現象によるデータ“1”の誤検出を抑制することができる。
【0024】
図3は、データセンスアンプDSAの一部を詳細に示した回路図である。データセンスアンプDSAは、図3に示すサブデータセンスアンプSDSA0と同じ構造がロウ方向に複数個配列されることによって構成される。サブデータセンスアンプSDSA0は、8本のデータビット線に対して設けられている。例えば、データビット線が1024本ある場合、データセンスアンプDSAは、128個のサブデータセンスアンプSDSAk(k=0〜127)が配列されることによって構成される。
【0025】
データビット線BLL0〜BLL7は、それぞれNMOSトランスファゲートTGを介してセンスノードSN0〜SN7に接続されている。データビット線BBLL0〜BBLL7も、それぞれNMOSトランスファゲートTGを介してセンスノードBSN0〜BSN7に接続されている。各トランスファゲートTGは、信号φTLによって制御され、各データビット線とそれに対応するセンスノードとを電気的に接続することができる。
【0026】
また、CMOSトランスファゲートCTGは、各センスノードSNiをデータビット線BBLLiに接続し、尚且つ、各センスノードBSNiをデータビット線BLLiに接続することができる。CMOSトランスファゲートCTGのNMOSはFBL0およびFBL1で制御されている。CMOSトランスファゲートCTGのPMOSはBFBL0およびBFBL1で制御されている。
【0027】
隣り合うデータビット線ペアのデータビット線BLL間、および、データビット線BBLL間には、平均化トランジスタAVTが設けられている。例えば、平均化トランジスタAVTは、データビット線BLLiとデータビット線BLL(i+1)との間、並びに、データビット線BBLLiとデータビット線BBLL(i+1)との間に設けられている。この平均化トランジスタAVTは、ダミーセルDCからのデータ“1”およびデータ“0”を接続することによって基準信号を生成するために用いられる。
【0028】
さらに、ダミー用NMOSトランジスタDTNは、iが偶数番号のデータビット線BLLi、BBLLiと低電圧源VBLLとの間に接続されている。これにより、iが偶数番号のデータビット線BLLi、BBLLiに接続されたダミーセルDCにデータ“0”を書き込むことができる。ダミー用PMOSトランジスタDTPは、iが奇数番号のデータビット線BLLi、BBLLiと高電圧源VBLHとの間に接続されている。これにより、iが奇数番号のデータビット線BLLi、BBLLiに接続されたダミーセルDCにデータ“1”を書き込むことができる。
【0029】
図4は、図3に示したセンスアンプコアSACの内部を詳細に示した回路図である。NMOSトランジスタTN1、TN2がセンスノードNSiとBSNiとの間で互いに直列に接続されている。NMOSトランジスタTN1とTN2との間のノードN1は、ANDゲート20の出力に接続されている。ANDゲート20は、ロウ方向に延びる信号線BSANおよびカラム方向に延びる信号線BSAN0を入力し、これらの論理積を出力する。また、トランジスタTN1、TN2のゲートはクロスカップリングされている。
【0030】
PMOSトランジスタTP1、TP2も、センスノードNSiとBSNiとの間で互いに直列に接続されている。PMOSトランジスタTP1とTP2との間のノードN2は、ORゲート30の出力に接続されている。ORゲート30は、ロウ方向に延びる信号線SAPおよびカラム方向に延びる信号線SAP0を入力し、これらの論理和を出力する。また、トランジスタTP1、TP2のゲートはクロスカップリングされている。
【0031】
PMOSトランジスタTP3、TP4は、高電圧源VBLHとセンスノードSN0との間で互いに直列に接続されている。PMOSトランジスタTP5、TP6は、高電圧源VBLHとセンスノードBSN0との間で互いに直列に接続されている。トランジスタTP3およびTP5の各ゲートは、ANDゲート40の出力に接続されている。ANDゲート40は、信号線BLOADONおよびBLOADON0を入力して、これらの論理積を出力する。トランジスタTP4およびTP6の各ゲートは、共通にセンスノードBSN0に接続されている。これにより、トランジスタTP3、TP4とトランジスタTP5、TP6とは、センスノードSN0、BSN0と高電圧源VBLHと間においてカレントミラーを構成している。
【0032】
センスノードSN0〜SN7、BSN0〜BSN7は、それぞれデータ入出力線DQ0〜DQ7、BDQ0〜BDQ7にNMOSを介して接続されている。これらのNMOSはカラム選択線CSL0により制御される。
【0033】
ANDゲート20、40、ORゲート30、信号線SAP0、BSAN0、BLOADON0は、サブデータセンスアンプSDSAkごとに設けられている。従って、データビット線が1024本ある場合、ANDゲート20、40、ORゲート30、信号線SAPk、BSANk、BLOADONkは、128個設けられる。
【0034】
カラム方向に延びる信号線SAPk、BSANk、BLOADONkは、これらの信号線に対応するデータセンスアンプDSAに接続されたデータビット線の選択情報を有する。
【0035】
図5は、カウンタセンスアンプCSAの内部を詳細に示した回路図である。カウンタセンスアンプCSAの構成は、基本的に図3のデータセンスアンプDSAと類似する。ただし、カウンタセンスアンプCSAは、専用の駆動信号BCSAN、CSAP、BCLOADON、CCSL、CDQ0〜CDQ7、BCDQ0〜BCDQ7により制御される。
【0036】
カウンタセンスアンプCSAは、ワード線の活性化回数をカウントするために設けられているので、1組のワード線WLL0〜WLL255に対して1つ設ければよい。即ち、カウンタセンスアンプCSAは、データビット線の数に依存せず、ワード線WLL0〜WLL255の組数と同数だけ設ければよい。
【0037】
カウンタセンスアンプCDSAは、8本のカウンタビット線ペアCLLi、BCLLiに対して設けられている。
【0038】
カウンタビット線CLL0〜CLL7は、それぞれNMOSトランスファゲートTGを介してセンスノードCSN0〜CSN7に接続されている。カウンタビット線BCLL0〜BCLL7も、それぞれNMOSトランスファゲートTGを介してセンスノードBCSN0〜BCSN7に接続されている。各トランスファゲートTGは、信号φTLによって制御され、各カウンタビット線とそれに対応するセンスノードとを電気的に接続することができる。
【0039】
また、CMOSトランスファゲートCTGは、各センスノードCSNiをカウンタビット線BCLLiに接続し、尚且つ、各センスノードBCSNiをカウンタビット線CLLiに接続することができる。
【0040】
隣り合うカウンタビット線ペアのカウンタビット線CLL間、および、カウンタビット線BCLL間には、平均化トランジスタAVTが設けられている。例えば、平均化トランジスタAVTは、カウンタビット線CLLiとカウンタビット線CLL(i+1)との間、並びに、カウンタビット線BCLLiとカウンタビット線BCLL(i+1)との間に設けられている。この平均化トランジスタAVTは、ダミーセルDCからのデータ“1”およびデータ“0”を接続することによって基準信号を生成するために用いられる。
【0041】
さらに、ダミー用NMOSトランジスタDTNは、iが偶数番号のカウンタビット線CLLi、BCLLiと低電圧源VBLLとの間に接続されている。これにより、iが偶数番号のカウンタビット線CLLi、BCLLiに接続されたダミーセルDCにデータ“0”を書き込むことができる。ダミー用PMOSトランジスタDTPは、iが奇数番号のカウンタビット線CLLi、BCLLiと高電圧源VBLHとの間に接続されている。これにより、iが奇数番号のカウンタビット線CLLi、BCLLiに接続されたダミーセルDCにデータ“1”を書き込むことができる。
【0042】
図6は、図5に示したカウンタセンスアンプコアCSACの内部を詳細に示した回路図である。カウンタセンスアンプコアCSACは、基本的に図4のセンスアンプコアSAC0と類似する。但し、カウンタセンスアンプコアCSACは、ANDゲート20、40、ORゲート30を有しない。
【0043】
NMOSトランジスタTN10、TN20がセンスノードCNSiとBCSNiとの間で互いに直列に接続されている。NMOSトランジスタTN10とTN20との間のノードN10は、信号線BCSANに接続されている。また、トランジスタTN1、TN2のゲートはクロスカップリングされている。
【0044】
PMOSトランジスタTP10、TP20も、センスノードCNSiとBCSNiとの間で互いに直列に接続されている。PMOSトランジスタTP10とTP20との間のノードN20は、信号線CSAPに接続されている。また、トランジスタTP10、TP20のゲートはクロスカップリングされている。
【0045】
PMOSトランジスタTP30、TP40は、高電圧源VBLHとセンスノードCSN0との間で互いに直列に接続されている。PMOSトランジスタTP50、TP60は、高電圧源VBLHとセンスノードBCSN0との間で互いに直列に接続されている。トランジスタTP30およびTP50の各ゲートは、信号線BCLOADONに接続されている。トランジスタTP40およびTP60の各ゲートは、共通にセンスノードBCSN0に接続されている。これにより、トランジスタTP30、TP40とトランジスタTP50、TP60とは、センスノードCSN0、BCSN0と高電圧源VBLHと間においてカレントミラーを構成している。
【0046】
センスノードCSN0〜CSN7、BCSN0〜BCSN7は、それぞれデータ入出力線CDQ0〜CDQ7、BCDQ0〜BCDQ7にNMOSを介して接続されている。これらのNMOSはカウンタカラム選択線CCSLにより制御される。
【0047】
図7は、図2に示すDQバッファDQBi(i=0〜7)の詳細を示す回路図である。DQバッファDQBiがデータセンスアンプDSAからデータDQi、BDQiを読み出すときには、カラムイコライズ信号CEQをHIGHにする。これにより、DQバッファDQBiは、高電圧源BVLHから切断され、データDQi、BDQiに従った電圧を伝達する。このとき、信号BWGTはHIGHであり、信号QSEはHIGHである。よって、PMOSトランジスタP21、P22はオフ状態である。これにより、データDQi、BDQiは、ラッチ部LAに格納され、増幅される。NMOSトランジスタN21、N22はオンである。これにより、ラッチ部LAで増幅されたデータDQi、BDQiは、それぞれリード・ライト駆動線RWDi、BRWDiに読み出される。
【0048】
DQバッファDQBiがデータセンスアンプDSAへ書き込みデータDQi、BDQiを出力するときには、信号BWGTをLOWにする。これにより、NORゲート50、60は、それぞれリード・ライト駆動線RWDi、BRWDiの信号レベルに応じた信号を出力する。これにより、DQバッファDQBiはデータDQi、BDQiをデータセンスアンプDSAへ出力することができる。
【0049】
図8は、図2に示すカウンタDQバッファCDQBi(i=0〜7)の詳細を示す回路図である。カウンタDQバッファCDQBiがカウンタセンスアンプCSAから活性化回数のデータCDQi、BCDQiを読み出すときには、カウンタカラムイコライズ信号CCEQをHIGHにする。これにより、カウンタDQバッファCDQBiは、高電圧源BVLHから切断され、データCDQi、BCDQiに従った電圧を伝達する。このとき、信号BCWGTはHIGHであり、信号CQSEはHIGHである。よって、PMOSトランジスタP23、P24はオフ状態である。これにより、データCDQi、BCDQiは、ラッチ部CLAに格納され、増幅される。NMOSトランジスタN23、N24はオンである。これにより、ラッチ部CLAで増幅されたデータCDQiは、カウンタリードデータCRDiとして加算器HAiおよびANDゲート10へ出力される(図2参照)。
【0050】
一方、加算器HAiの和Sは、カウンタライトデータCWDiとしてカウンタDQバッファCDQBiに入力される。このとき、信号BCWGTをLOWにする。これにより、NORゲート70、80は、それぞれカウンタライトデータCWDiに対応した信号を出力する。これにより、DQバッファDQBiはカウンタデータCDQi、BCDQiをデータセンスアンプDSAへ出力することができる。
【0051】
図9は、加算器(half adder)HAiの内部を示す回路図である。通常のリフレッシュ動作時には、CASビフォーRAS信号CBRがHIGHに立ち上がるので、和SはLOWになる。即ち、加算器HAiは、“00000000”を出力する。
【0052】
一方、読出し/書込み動作の時には、信号CBRはLOWのままである。従って、和Sは、入力xおよびyに基づいた信号を出力する。最下位ビットに対応する加算器HA0の入力yには、高電圧源VBLHが接続されている。これにより、読出し/書込み動作の時には、加算器HAi(i=0〜7)は、入力xから入力したカウンタリードデータCRDiを1だけインクリメントしたカウンタライトデータCWDiをカウンタDQバッファCDQBiへ戻す。
【0053】
図10は、リフレッシュコントローラ110、RINT発生器120およびリフレッシュタイマ130の内部を示す回路図である。図2に示したANDゲート10の出力CPMPは、NANDゲート11で反転される。この反転信号は、リフレッシュ要求信号REFREQとしてリフレッシュコントローラ110内のセットリセット型フリップフロップFF1へ送信される。よって、ワード線WLiの活性化回数が0〜255の場合、リフレッシュ要求信号REFREQはHIGHを維持している。その活性化回数が256になると、リフレッシュ要求信号REFREQはHIGHからLOWに立ち下がる。
【0054】
リフレッシュコントローラ110について説明する。リフレッシュコントローラ110は、NANDゲート31、32からなる第1のセットリセット型フリップフロップFF1と、NANDゲート33、34からなる第2のセットリセット型フリップフロップFF2とを備えている。
【0055】
信号BPRSTは、電源投入時にLOWからHIGHに立ち上がる信号であり、その後、HIGHを維持する信号である。信号BPRSTによって、NANDゲート31の出力ノードEはHIGHにセットされる。初期状態では、リフレッシュ要求信号REFREQはHIGHであるので、NANDゲート32の出力ノードAは、LOWにセットされる。よって、NANDゲート35の出力ノードBはHIGHにセットされる。
【0056】
外部RAS信号REXTは、RASプリチャージ時にHIGHからLOWへ立ち下げる信号であり、初期状態ではLOWに維持されている。信号REFTRASは、リフレッシュ指示信号REFRESHを遅延させた信号であり、初期状態ではLOWである。よって、NANDゲート36の出力ノードGは、HIGHにセットされる。電源投入後、外部RAS信号REXTが1回でもサイクルすれば、NANDゲート34の出力ノードCはLOWにセットされ、NANDゲート33の出力ノードFはHIGHにセットされる。従って、初期状態において、信号REFRESHはLOWになっている。
【0057】
リフレッシュ要求信号REFREQが変化せずHIGHを維持している限り、ノードBは、HIGH状態のままでありLOWのセットパルスを発生しない。よって、ノードCはLOWのままであり、信号REFRESHは立ち上がらない。
【0058】
リフレッシュ要求信号REFREQがHIGHからLOWに立ち下がる(活性化回数が256になる)と、ノードAがHIGHになり、かつノードEがLOWになる。この状態は、フリップフロップFF1にラッチされる。しかしながら、このときRASプリチャージ期間でない場合には、外部RAS信号REXTがHIGHを維持しているので、ノードBはHIGHを維持し、かつ信号REFRESHはLOWを維持する。RASプリチャージ期間になると、外部RAS信号REXTがLOWへ立ち下がる。これを契機にノードBが、LOWに立ち下がり、信号REFRESHがLOWからHIGHに立ち上がる。これにより、RASプリチャージ期間に臨時リフレッシュを実行することができる。
【0059】
このように、リフレッシュコントローラ110は、活性化回数が所定値に達したことを示すリフレッシュ要求信号REFREQの変化をフリップフロップFF1でラッチし、外部RAS信号REXTに基づくタイミングでこのラッチされた状態に従ってリフレッシュ信号REFRESHを変化させる。
【0060】
リフレッシュタイマ130について説明する。リフレッシュタイマ130は、遅延回路Delayτを備える。リフレッシュタイマ130は、リフレッシュ信号REFRESHを時間τだけ遅延させた遅延信号REFTRESを出力する。遅延信号REFTRESは、NANDゲート36にフィードバックされる。
【0061】
リフレッシュ信号REFRESHがLOWからHIGHに立ち上がると、RASがアクティブになり、臨時リフレッシュ動作が開始される。それとともに、遅延信号REFTRESがリフレッシュ信号REFRESHから時間τだけ遅延してLOWからHIGHに立ち上がる。遅延信号REFTRESが立ち上がると、フリップフロップFF1およびFF2は、初期状態にリセットされる。これにより、リフレッシュ信号REFRESHがHIGHからLOWに立ち下がり、臨時リフレッシュ動作が終了する。このように、リフレッシュタイマ130は、臨時リフレッシュ動作の終期を決定する。
【0062】
RINT発生器120は、リフレッシュ信号REFRESHおよび外部RAS信号REXTを受け取る。RINT発生器120は、内部RAS信号RINTを出力する。内部RAS信号RINTは、ワード線コントローラWLC、カウンタセンスアンプコントローラCSACおよびBSANi・SAPi・BLOADONiコントローラBSBCへ送信され、通常の読出し/書込み動作およびリフレッシュ動作の実行に用いられる。
【0063】
図11は、ロウアドレススイッチRASWの内部を示す回路図である。ロウアドレススイッチRASWは、ロウアドレスバッファRABからアドレス信号BiR、BBiRを入力し、ロウアドレスカウンタRACからアドレス信号Ci、BCiを入力する。
【0064】
通常のリフレッシュ動作の場合には、信号CBRが立ち上がるので、アドレス信号Ci、BCiがアドレス信号AiR、BAiRとしてロウデコーダへ伝達される。臨時リフレッシュ動作の場合には、信号REFRESHが立ち上がり、直前の読出し/書込み動作時に選択されたアドレス信号BiR、BBiRがアドレス信号AiR、BAiRとしてロウデコーダへ伝達される。この場合、直前の読出し/書込み動作で選択されたアドレスと同じアドレスのワード線に接続されたメモリセルMCが総てリフレッシュされる。
【0065】
(通常のリフレッシュ動作)
図12および図13は、通常のリフレッシュ動作における半導体記憶装置100のタイミング図である。図12はデータセンスアンプDSAに関する信号のタイミング図であり、図13はカウンタセンスアンプCSAに関する信号のタイミング図である。
【0066】
通常のリフレッシュ動作は、DRAMの標準仕様であるCASビフォーRAS信号CBR(図13)がHIGHに立ち上がることによって開始される。CASビフォーRAS信号CBRは、信号BRASをLOWに立ち下げる前に信号BCASをLOWに立ち下げる時に活性化される信号である。信号CBRは、通常の読出し/書込み動作および臨時リフレッシュ動作では活性化されない入力である。この信号CBRにより、半導体記憶装置100は、ロウアドレスカウンタのアドレスに対応したワード線に接続されたメモリセルをリフレッシュする。
【0067】
通常のリフレッシュ動作は、ワード線の活性化回数に関係なく、総てのワード線を公平に順番にリフレッシュする。この点が、通常のリフレッシュ動作と臨時リフレッシュ動作との1つの相違点のである。リフレッシュ動作は、メモリセルMCに格納されたデータを一旦読出し、このデータをラッチし、さらに、このデータを同一メモリセルMCへ再度書き込む動作である。
【0068】
データセンスアンプDSAでは、図12に示すように、信号BLOADONi、BSANiおよびSAPiは全て不活性であるのに対し、信号BLOADON、BSANおよびSAPが活性化される。このときの信号BLOADON、BSANおよびSAPの有する選択情報は、全データセンスアンプDSAが選択されていることを示す。ここで、活性とは、非反転信号(参照符号の先頭にB(バー)がないもの)がHIGHであり、反転信号(参照符号の先頭にB(バー)があるもの)がLOWである状態をいう。不活性は、活性の信号レベルが反対の状態をいう。よって、このとき、信号BLOADONiおよびBSANiはHIGHであり、信号SAPiはLOWである。信号BLOADON、BSANはLOWであり、信号SAPはHIGHである。この場合、図4を参照すると、ANDゲート40がLOW、ANDゲート20がLOW、ORゲート30がLOWを出力することが分かる。この動作は、データセンスアンプDSA内の総てのサブデータセンスアンプSDSA0〜SDSA127に共通の動作である。その結果、選択されたワード線WLiに接続された全てのメモリセルMCがリフレッシュされる。本実施形態では、同時にリフレッシュされるメモリセルMCの数が従来よりも多いので、リフレッシュ動作のビジー率が低くなるというメリットがある。
【0069】
カウンタセンスアンプCSAでは、図13に示すように、カウンタカラム選択線CCSLが立ち上がり、信号CCEQ、CQSE、BCWGTによってカウンタセルCCのデータが読み出され、さらにこのデータをインクリメントしたデータをカウンタセルCCへ書き戻す。このとき、信号CBRがHIGHである。よって、図9を参照して説明したように、加算器HAiは、カウンタセルCCから読み出されたデータに関係なく、“00000000”を出力する。即ち、選択されたワード線WLjに接続されたカウンタセルCCのデータが全てゼロに初期化される。ここで、ゼロ(0)は、DQ線での論理値を意味する。従って、データの読出し時にBCLLiまたはBCLRiに接続されるカウンタセルCCへは“0”を書き込むが、データの読出し時にCLLiまたはCLRiに接続されるセルへは“1”を書き込む。
【0070】
(読出し/書込み動作)
図14および図15は、読出し/書込み動作における半導体記憶装置100のタイミング図である。図14はデータセンスアンプDSAに関する信号のタイミング図であり、図15はカウンタセンスアンプCSAに関する信号のタイミング図である。
【0071】
読出し/書込み動作では、CASビフォーRAS信号CBRはLOWを維持する。また、ロウ方向に延びている信号BLOADON、BSANおよびSAPは不活性である。一方、カラム方向に延びている信号BLOADON0〜BLOADON127、BSAN0〜BSAN127およびSAP0〜SAP127のうち選択された信号BLOADONi、BSANiおよびSAPiのみが活性化される。このときの信号BLOADONi、BSANiおよびSAPiの有する選択情報は、或るサブデータセンスアンプSDSAiのみが選択されていることを示す。信号BLOADONi、BSANiおよびSAPiは、HIGHに立ち上がったカラム選択線CSLiに対応する信号である。これによって、サブデータセンスアンプSDSA0〜127のうちサブデータセンスアンプSDSAiのみが動作する。サブデータセンスアンプSDSAiは、8本のビット線に接続されている8個のメモリセルMCからデータを読み出し、あるいは、これらのメモリセルMCへデータを書き込む。
【0072】
カウンタセンスアンプCSAでは、活性化されたワード線WLjに接続された8つのカウンタセルCCの8ビットデータを読み出す。この8ビットデータは、図2または図10に示したカウンタDQバッファCDQB0〜CDQB7にラッチされる。この8ビットデータは、加算器HA0〜HA7へ出力されるとともに、ANDゲート10へ出力される。加算器HA0〜HA7は、この8ビットデータをインクリメントする(即ち、8ビットデータに1を足す)。加算器HA0〜HA7は、インクリメントされたデータをカウンタDQバッファCDQB0〜CDQB7へ戻す。ANDゲート10は、8ビットデータの各ビットの論理積を信号CPMPとして出力する。
【0073】
ここで、カウンタDQバッファCDQB0〜CDQB7の出力が“11111111”未満である場合(ワード線WLjの活性化回数が256回未満である場合)には、臨時リフレッシュ動作は実行されない。このとき、信号CPMP、REFREQ、REFRESHおよびRINTは、それぞれ図15に示すCPMP1、REFREQ1、REFRESH1およびRINT1のように動作する。信号CPMPおよびREFREQは変化しないので、図10に示すフリップフロップFF1は初期状態のままである。よって、信号REXTがLOWになり(時点tRAS)、RASプリチャージが開始されても、リフレッシュ信号REFRESHは変化しない。この場合、半導体記憶装置100は、8ビットデータをインクリメントしてカウンタセルCCに書き戻すだけであり、図10に示した信号CPMPより下流の回路は動作しない。
【0074】
一方、カウンタDQバッファCDQB0〜CDQB7の出力が“11111111”である場合(ワード線WLjの活性化回数が256回に達した場合)には、臨時リフレッシュ動作が実行される。このとき、信号CPMP、REFREQ、REFRESHおよびRINTは、それぞれ図15に示すCPMP2、REFREQ2、REFRESH2およびRINT2のように動作する。信号CPMPおよびREFREQは、読出し時にそれぞれHIGHおよびLOWに変化する。これらの信号の変化は、図10に示すフリップフロップFF1にラッチされる。よって、RASプリチャージが開始されたとき(時点tRAS)に、リフレッシュ信号REFRESHがHIGHに立ち上がる。
【0075】
加算器HA0〜HA7は、“11111111”をインクリメントした“00000000”をカウンタDQバッファCDQB0〜CDQB7へ戻す。これにより、ワード線WLjの活性化回数を初期値に戻すことができる。
【0076】
従来のDRAMでは1024個のセンスアンプが全て活性化されていた。従って、1024本のビット線を充電するために電流が消費されていた。一方、本実施形態では、1個のサブデータセンスアンプSDSAiのみが活性化されるだけであり、これに対応する8本のビット線を充電すれば足りる。メモリセルアレイでの消費電流のほとんどはビット線を充電するための電流である。これを考慮すると、本実施形態の消費電流は、従来のDRAMのそれに比べ1/128に減少する。
【0077】
また、DRAMは、破壊読み出しセル(destructive read-out cell)である。よって、DRAMでは、活性化されたワード線に接続された非選択セルのデータを一旦読み出して、これをラッチし、再度このデータを書き戻さなければ、このデータは破壊されてしまう。しかし、FBCメモリは準非破壊読み出しセル(quasi non-destructive read-out cell)である。よって、活性化されたワード線に接続された非選択セルのデータを読み出し、かつ、再度書き込むことなく、FBCメモリは、データを保持することができる。従って、上述のように一部のサブデータセンスアンプSDSAiのみを活性化しても問題ない。
【0078】
尚、この動作が可能な前提としては、カラムアドレスはロウアドレスと同時に入力される必要がある。なぜならば、128個のサブデータセンスアンプから1個を選択するためには、カラムアドレスの入力が必要であり、ワード線を選択するためのロウアドレス入力とほぼ同時にカラムアドレスが入力されていなければならないからである。
(臨時リフレッシュ動作)
図16および図17は、臨時リフレッシュ動作における半導体記憶装置100のタイミング図である。図16はデータセンスアンプDSAに関する信号のタイミング図であり、図17はカウンタセンスアンプCSAに関する信号のタイミング図である。尚、臨時リフレッシュ動作が開始される契機は、図15を参照して上述したので省略する。
【0079】
臨時リフレッシュ動作では、CASビフォーRAS信号CBRはLOWを維持する。時点tRAS後、RASプリチャージ期間に、上述の通常のリフレッシュ動作と同様の動作を行なう。遅延信号REFTRASがHIGHに立ち上がる時点tREFTRASで臨時リフレッシュが終了する。このように、臨時リフレッシュ動作は、リフレッシュタイマ130の遅延時間τによって自動的に終了する。
【0080】
(第1の実施形態の第1の変形例)
図18および図19は、第1の実施形態の第1の変形例による半導体記憶装置200の回路図である。半導体記憶装置200は、オープン型ビット線構成を有する点で半導体記憶装置100と異なる。従って、本変形例では、メモリセルMCがワード線とビット線との総ての交点に設けられている。カウンタセルCCもワード線とカウンタビット線との総ての交点に設けられている。また、ビット線BBLL0〜BBLL1023は設けられていない。
【0081】
センスアンプコア0の構成は、図4に示したものと同一であるのでその説明を省略する。また、カウンタセンスアンプCSAの構成は、図6に示したものと同様であり、カウンタセンスアンプCSAの動作は図13、図15、図17に示した動作と同様であるのでその説明を省略する。さらに、ANDゲート10の出力信号CPMPより先の回路は、第1の実施形態と同様であるので、その説明も省略する。
【0082】
第1の変形例は、第1の実施形態と同様にセンスアンプコア0およびカウンタセンスアンプCSAを有する。従って、第1の変形例は、オープンビット線構成を有するものの、第1の実施形態と同様の効果を有する。
【0083】
(第1の実施形態の第2の変形例)
図20は、第1の実施形態の第2の変形例による半導体記憶装置300のサブデータセンスアンプSDSAの回路図である。第2の変形例では、ダミーセルやダミーセルに関係する信号線DCWL、BDCWLが無く、基準信号を電源VREFから得る形態である。平均化トランジスタAVTは、電源VREFとビット線BLLiとの間に接続されている。第2の変形例のその他の構成は第1の変形例の構成と同様でよい。よって、第2の変形例は、第1の変形例と同様の効果を有する。
【0084】
(第1の実施形態の第3の変形例)
図21は、第1の実施形態の第3の変形例による半導体記憶装置のセンスアンプコアSAC0の回路図である。第3の変形例では、PMOSトランジスタTP4のゲートとセンスノードSN0との間にPMOSトランジスタTP8が接続されている。PMOSトランジスタTP6のゲートとセンスノードBSN0との間にPMOSトランジスタTP9が接続されている。トランジスタTP8は、カレントミラー信号CMによって制御され、トランジスタTP9は、カラントミラー信号BCMによって制御される。第3の変形例の他の構成は、第1の実施形態の構成と同様でよい。
【0085】
第3の変形例の動作は、第1の実施形態の動作と以下の点で異なる。メモリセルMCがセンスノードSNiに接続され、ダミーメモリセルDMCがセンスノードBSNiに接続された場合、信号CMがHIGHになり、信号BCMがLOWとなる。これにより、センスノードBSNiがカレントミラー回路の基準電位になる。一方、ダミーメモリセルDMCがセンスノードSNiに接続され、メモリセルMCがセンスノードBSNiに接続された場合、信号BCMがHIGHになり、信号CMがLOWとなる。これにより、センスノードSNiがカレントミラー回路の基準電位になる。このような構成により、データセンスアンプDSAは、より安定にデータを検出することが可能となる。
【0086】
第3の変形例は、上記第1の変形例または第2の変形例と組み合わせることができる。また、第3の変形例は、後述の第2の実施形態に適用することができる。
【0087】
(第2の実施形態)
図22は、本発明に係る実施形態に従った半導体装置400の構成を示すブロック図である。第2の実施形態は、COR信号発生器150を備えている点で第1の実施形態と異なる。COR信号発生器150は、CASビフォアRAS信号CBRおよびリフレッシュ信号REFRESHを入力し、それらのOR信号をCOR信号として出力する。COR信号は図23に示すようにデータセンスアンプDSAに用いられる。
【0088】
図23は、半導体記憶装置400のセンスアンプSAC0の回路図である。半導体記憶装置400は、ANDゲート20の2つの入力にそれぞれ接続されたORゲート401、402と、ANDゲート40の2つの入力にそれぞれ接続されたORゲート405、406と、ORゲート30の2つの入力に接続されたANDゲート403、404とを備えている。ORゲート401は、信号CORの反転信号およびBSANを入力する。ORゲート402は、信号CSL0の反転信号、CORおよびBSANを入力する。ORゲート405は、信号CORの反転信号およびBLOADONを入力する。ORゲート406は、信号COR、BLOADONおよびCSL0の反転信号を入力する。ANDゲート403は、信号CORおよびSAPを入力する。ANDゲート404は、信号CORの反転信号、SAPおよびCSL0を入力する。信号CORは、CASビフォアRAS信号CBRまたはリフレッシュ信号REFRESHのいずれかがHIGHに立ち上がった場合にHIGHに立ち上がる信号である。
【0089】
信号BSAN、BLOADON、SAP、CSL0の動作は、第1の実施形態のリフレッシュ動作時のそれらと同様でよい。従って、信号BSAN、BLOADONおよびSAPは、通常のリフレッシュ動作時、読出し/書込み動作時および臨時リフレッシュ動作時のどのサイクルでも同じように活性化される。
【0090】
第2の実施形態は、カラム選択線CSLと平行したカラム方向に走る配線BLOADONi、BSANiおよびSAPiを有さずとも、第1の実施形態と同様の動作を実行することができる。よって、信号BLOADONi、BSANiおよびSAPiの信号を生成するための回路が不要になる。さらに、第2の実施形態は、第1の実施形態と同様の効果を有する。
【0091】
(第3の実施形態)
第3の実施形態による半導体記憶装置は、リフレッシュ信号REFRESH、あるいは、リフレッシュ信号REFRESHに基づくビジー信号BUSYを半導体記憶装置の外部へ出力する。図24は、リフレッシュ信号REFRESHをビジー信号BUSYとして出力する回路を示している。この回路が図10に示したリフレッシュコントローラ110の出力に接続される。第3の実施形態の他の構成は、第1または第2の実施形態の構成と同様でよい。
【0092】
ビジー信号BUSYを半導体記憶装置の外部へ出力することによって、ユーザは、臨時リフレッシュ動作が開始されたことを知ることができる。また、第3の実施形態は、第1または第2の実施形態と同様の効果を有する。
【0093】
(第4の実施形態)
図25は、本発明に係る第4の実施形態に従った半導体記憶装置500の構成を示すブロック図である。半導体記憶装置500のセルアレイDCA、CCAは、カラム方向に配列されたメモリセルMCに接続されたローカルビット線LBLと、ロウ方向に配列されたメモリセルMCに接続されたローカルワード線LWLとを備える。半導体記憶装置500は、複数のローカルビット線LBLにローカルビット線スイッチLBLSWを介して接続されたメインビット線MBLと、複数のローカルワード線LWLにローカルワード線ドライバLWLDを介して接続されたメインワード線MWLと、複数のローカルワード線ドライバLWLDに接続されたロウデコーダ/メインワード線ドライバRD/MWLDとをさらに備える。メインビット線MBLはそれぞれセンスアンプDSAまたはCSAに接続されている。このように、センスアンプに接続されたメインビット線MBLに、複数のローカルビット線LBLが接続された構造を“階層ビット線構成”という。尚、本実施形態は、オープンビット線構成を有する。
【0094】
第4の実施形態では、1個のローカルビット線スイッチLBLSWは、4本のローカルビット線LBLのいずれかを1本のメインビット線MBLに接続することができるように構成されている。さらに、センスアンプS/Aには、4つのローカルビット線スイッチLBLSWのうちセンスアンプS/Aに対して対称の位置にある2つのローカルビット線スイッチLBLSWを介してメインビット線MBL経由でローカルビット線が接続する。また、ロウデコーダ・メインワード線ドライバRD・MWLDは、4つのローカルワード線ドライバLWLDのうち1つのローカルワード線ドライバLWLDを介してメインワード線MWL経由でローカルワード線を活性化することができるように構成されている。
【0095】
ローカルビット線LBLは、1つのメモリセルアレイMCAに528本設けられている。このうち、512本の第1のローカルビット線LBLはデータを記憶するために用いられ、16本の第2のローカルビット線LBLはカウンタとして用いられる。512本の第1のローカルビット線LBLは、256キロビットのデータを格納することができる。16本の第2のローカルビット線LBLは、8キロビットのカウントデータを記憶することができる。また、ローカルワード線LWLは、1つのメモリセルアレイMCAに512本設けられている。このようなメモリセルアレイMCAが、8行8列で64個設けられている。
【0096】
メモリセルアレイ群の中央部にセンスアンプS/Aがロウ方向に配列されている。
【0097】
第4の実施形態では、リフレッシュ要求信号REFREQが立ち下がった場合に、或るメインワード線MWLに接続された第1のローカルビット線LBLの数だけ臨時リフレッシュ動作を繰り返す。このとき、1回の臨時リフレッシュ動作は、1回のRASプリチャージ期間に実行され、1本のローカルワード線LWLに接続された全メモリセルMCをリフレッシュする。
【0098】
図26は、データ用の第1のローカルビット線スイッチLBLSWの構成を示す回路図である。第1のローカルビット線スイッチLBLSWは、ブートストラップ回路で構成されたスイッチング回路である。第1のローカルビット線スイッチLBLSWは、メインビット線MBLiとローカルビット線LBLijとの間に接続されたスイッチング素子TWijを備えている。メインビット線MBLiに接続されたローカルビット線LBLijに対応する信号SWijを予めHIGHにブートする。これにより、メインビット線MBLiおよびローカルビット線LBLijが同電位になるようにスイッチング素子TSWiがオン状態となる。このとき非選択ローカルビット線LBLとメインビット線MBLとの間のスイッチング素子TSWはオフ状態のままとする。
【0099】
カウンタセルCCに接続された第2のローカルビット線スイッチLBLSWの構成は、図26示す構成と同様であるので、図26を参照して説明する。カウンタセルCCは、ローカルワード線ごとに16個設けられている。このうち8個のカウンタセルCC0〜CC7は、8本のメインビット線MBLに接続される8本の第2のローカルビット線LBLからなる第1のグループに接続されている。残りの8個のカウンタセルCC8〜CC15は、第1のグループとは別の8本の第2のローカルビット線LBLからなる第2のグループに接続されている。カウンタセルCC0〜CC7は、例えば、8本の第2のローカルビット線LBL00〜LBL70に接続され、カウンタセルCC8〜CC15は、例えば、8本の第2のローカルビット線LBL02〜LBL72に接続されている。
【0100】
図27に示すように、ローカルビット線スイッチLBLSWを制御するLBLスイッチ制御回路LBLSCは、カウンタセルCCに用いられる第2のローカルビット線スイッチLBLSWを制御するカウンタ用LBLスイッチ制御回路LBLSCと、データメモリセルMCに用いられる第1のローカルビット線スイッチLBLSWを制御するデータ用LBLスイッチ制御回路LBLSCとを備えている。カウンタ用LBLスイッチ制御回路LBLSCおよびデータ用LBLスイッチ制御回路LBLSCは、それぞれ個別独立に動作することができる。
【0101】
第4の実施形態の動作は、基本的には第1の実施形態の動作と同様であるが、次の点で異なる。
【0102】
(相違点1)カウンタセルアレイCCAにおいてメインビット線MBLに複数のローカルビット線が接続されているので、臨時リフレッシュ動作は、このメインビット線MBLに接続されたローカルビット線の数だけ実行する必要がある。より詳細には、或るローカルワード線LWLの活性化回数が256になると、次のBRASプリチャージ期間に複数のローカルビット線LBLのうちいずれかのローカルビット線LBLと上記ローカルワード線LWLとに接続されたメモリセルMCを臨時リフレッシュする。さらに、その次のサイクルでBRASプリチャージ期間に複数のローカルビット線LBLのうち他のローカルビット線LBLと上記ローカルワード線LWLとに接続されたメモリセルMCを臨時リフレッシュする。例えば、活性化回数が256になった直後のBRASプリチャージ期間に、図26のローカルビット線LBL00と上記ローカルワード線LWLとに接続されたメモリセルMCをリフレッシュする。その次のBRASプリチャージ期間に、図26のローカルビット線LBL02と上記ローカルワード線LWLとに接続されたメモリセルMCをリフレッシュする。換言すると、本実施形態は、リフレッシュ要求信号REFREQが活性化された後の連続した少なくとも2回のBRASプリチャージ期間に、或るメインビット線MBLに接続された複数のローカルビット線LBLに接続されたメモリセルMCを、ローカルビット線LBLごとにリフレッシュする。
【0103】
(相違点2)本実施形態のカウンタセルアレイCCAでは、或るローカルワード線LWLに対して16個のカウンタセルCC0〜CC15が接続されている。通常の読出し/書込み動作時には、8個のカウンタセルCC0〜CC7に格納された活性化回数のデータが読み出される。この活性化回数のデータは、インクリメントされた後、カウンタセルCC0〜CC7に書き戻される。これとともに、同一の活性化回数のデータが、カウンタセルCC8〜CC15にも書き込まれる。即ち、カウンタ用のローカルビット線スイッチ制御回路LBLSCは、インクリメントされた活性化回数のデータをまずカウンタセルCC0〜CC7に書き戻すようにローカルビット線スイッチLBLSWを制御し、それとともに、カウンタセルCC8〜CC15にも書き込むようにローカルビット線スイッチLBLSWを制御する。このように、同一のメインビット線MBLに属する16個のカウンタセルCC0〜CC15のうち、或る第2のローカルビット線LBLに接続された8個のカウンタセルCC0〜CC7と他の第2のローカルビット線LBLに接続された8個のカウンタセルCC8〜CC15は同一の活性化回数のデータを格納する。これにより、このメインビット線MBLに接続された第2のローカルビット線LBLのうちいずれを選択したとしても、正確な活性化回数を読み出すことができる。
【0104】
尚、第4の実施形態では、ワード線も、ビット線と同様に階層構造に構成されていたが、ワード線は、必ずしも階層構造である必要は無い。
【0105】
(第5の実施形態)
図28は、本発明に係る第5の実施形態に従った半導体記憶装置600の構成を示すブロック図である。第5の実施形態は、リフレッシュコントローラ110に代えて、アドレスコンパレータADDCを備えている点で第2の実施形態と異なる。
【0106】
アドレスコンパレータADDCは、リフレッシュ要求信号REFREQまたはCPMPを受けて、このときに活性化されたロウアドレスRA1をロウアドレスバッファRABから獲得する。アドレスコンパレータADDCは、その後に入力されるロウアドレスRA2をロウアドレスバッファRABから獲得する。さらに、アドレスコンパレータADDCは、ロウアドレスRA2をロウアドレスRA1と比較する。ロウアドレスRA1およびロウアドレスRA2が一致する場合には、リフレッシュ信号REFRESHを出力し、臨時リフレッシュ動作が実行される。
【0107】
通常のリフレッシュ動作において、信号CBRが出力された場合であっても、アドレスコンパレータADDCは、ロウアドレスカウンタRACからのロウアドレスRA3をロウアドレスRA1と比較する。ロウアドレスRA3およびロウアドレスRA1が一致する場合には、リフレッシュ信号REFRESHが出力される。
【0108】
読出し/書込み動作においても、アドレスコンパレータADDCは、ロウアドレスバッファRABからのロウアドレスRA4をロウアドレスRA1と比較する。ロウアドレスRA4およびロウアドレスRA1が一致する場合には、リフレッシュ信号REFRESHが出力される。この場合、読出し/書込み動作であるにもかかわらず、ロウアドレスRA1のワード線に接続されたメモリセルMCがリフレッシュされる。
アドレスコンパレータADDCは、複数設けられてもよい。各アドレスコンパレータADDCは、活性化回数が所定値に達した複数のワード線をそれぞれ格納することができる。従って、或るアドレスコンパレータADDCがロウアドレスRA1を格納し、次のロウアドレスRA1の選択を待機している期間に、他のロウアドレスRA5の活性化回数が所定値に達した場合であっても、他のアドレスコンパレータADDCがロウアドレスRA5を格納することができる。
【0109】
上記第1から第5の実施形態において、1つの活性化回数のデータは、同一のセルアレイに属する8ビット分のカウンタセルCCに格納されていた。しかし、1つの活性化回数のデータを1ビット、あるいは、複数ビットに分割し、この分割されたデータを複数のセルアレイに属するカウンタセルCCに格納してもよい。例えば、活性化回数のデータを1ビットずつ分割し、この1ビットデータを異なる8つのセルアレイに属するカウンタセルCCに格納してもよい。また、活性化回数のデータを2ビットずつ分割し、この2ビットデータを異なる4つのセルアレイに属するカウンタセルCCに格納してもよい。この場合、複数のセルアレイに設けられた8ビット分のカウンタセルCCは、同時に活性化される。
【0110】
カウンタセルCCは複数のセルアレイに設けられているので、各メモリセルアレイMCAに属するカウンタセルCCの数を低減することができる。例えば、カウンタセルCCが2ビット分ずつ異なる4つのセルアレイに設けられている場合、各メモリセルアレイMCAに属するカウンタセルCCの数は、各ワード線当たり2ビットで足りる。これにより、カウンタセルCCが占める面積を小さくすることができるので、チップサイズを小さくすることができる。
【0111】
第1から第5の実施形態において、電源投入後、半導体記憶装置を使用する前に、カウンタセルCCを初期化する必要がある。初期化とは、信号DQ、BDQからみて論理的にデータ“0”にすることをいう。カウンタセルCCを初期化する方法としては、電源投入後、半導体記憶装置を使用する前に、全ワード線をリフレッシュすることである。より詳細には、信号CBRによるリフレッシュ動作を全ワード線が立ち上がる回数だけ繰り返す。4Kリフレッシュサイクルの製品では4096回だけリフレッシュ動作を実行する。もし、1回のリフレッシュ動作が100ns掛かるとすると、このリフレッシュ動作を実行するために必要な期間は、4096×100ns≒410μsである。
【0112】
図29は、カウンタDQバッファCDQBの変形例を示す図である。この変形例によれば、カウンタセルCCを初期状態にセットする動作(以下、初期セット動作ともいう)が不要となる。電源投入時には、ワード線は低電圧VWLL(例えば、データ保持時におけるソース電位を0Vとしたときには−1.5V)に維持されている。これにより、電源投入後、充分な時間(数秒程度)が経過した後には、全カウンタセルCCに記憶されたデータは“1”に変化する。なぜならば、リーク電流によってメモリセルMCのフローティングボディにホールが蓄積されてくるからである。
【0113】
ここで、DQ線に属するビット線に接続されたメモリセルの論理はDQ線の論理と同じであるが、BDQ線に属するビット線に接続されたメモリセルの論理はDQ線の論理とは逆になる。従って、第1の実施形態のようなフォールデッド型ビット線構成を有する半導体記憶装置では、カウンタDQバッファCDQBから加算器HAへ送る論理および加算器HAからカウンタDQバッファCDQBへ戻す論理を、ロウアドレスの最下位ビットA0Rに基づいて変更する必要がある。
【0114】
例えば、ロウアドレスの最下位ビットA0Rがデータ“1”(HIGH)であり、初期のカウンタセルCCのデータ“1”(HIGH)が信号線CDQiに伝達された場合、BA0RがLOWとなり、信号BCDQiがLOWとなるので、加算器への出力CRDiはLOWとなる。最下位ビットA0Rがデータ“0”(LOW)であり、初期のカウンタセルCCのデータ“1”(HIGH)が信号線BCDQiに伝達された場合、A0RがLOWとなり、信号CDQiがLOWとなるので、加算器への出力CRDiはやなりLOWとなる。カウンタセルCCの初期状態は総てデータ“1”であるので、カウントデータの出力CRDiの初期値は、全ロウアドレスについて“00000000”となる。
【0115】
一方、加算器HAiからの入力CWDiも、最下位ビットA0Rに基づいて変更される。カウントデータのうちインクリメントされていないビットの入力CWDiはデータ“0”である。最下位ビットA0Rがデータ“1”である場合、ノードN100がHIGHとなるので、信号線CDQiがHIGHになり、データ“1”が信号線CDQiに接続されたカウンタセルCCへ書き込まれる。最下位ビットA0Rがデータ“0”である場合、ノードN100がLOWとなるので、信号線BCDQiがHIGHになり、データ“1”が信号線BCDQiに接続されたカウンタセルCCへ書き込まれる。
【0116】
カウントデータのうちインクリメントされたビットの入力CWDiはデータ“1”である。よって、最下位ビットA0Rがデータ“1”である場合にデータ“0”が信号線CDQiに接続されたカウンタセルCCへ書き込まれる。最下位ビットA0Rがデータ“0”である場合に、データ“0”が信号線BCDQiに接続されたカウンタセルCCへ書き込まれる。
【0117】
このように、図29に示す変形例は、ロウアドレスの最下位ビットに基づき、全カウンタセルCCの初期状態(データ“1”)を利用してカウントデータの初期状態“0000000”を生成し、これを加算器HAへ出力することができる。さらに、この変形例は、ロウアドレスの最下位ビットに基づき、加算器HAからのカウントデータのうちインクリメントされていないビットを初期状態“0”でカウンタセルCCに書き戻し、尚且つ、インクリメントされたビットを初期状態と異なるデータ“1”にしてカウンタセルCCに書き戻すことができる。
【0118】
図29は、フォールデッド型ビット線構成を有する半導体記憶装置に対応するカウンタDQバッファCDQBを示した。一方、オープンビット線構成を有する半導体記憶装置では、センスアンプの左右のセルアレイのいずれにカウンタセルCCが属するかによってDQの論理とカウンタセルCCの論理とが変わる。よって、図29のA0R、BA0Rを、例えば、より上位のアドレスA10R、BA10Rに置換すればよい。ここで、A10Rは、センスアンプの左右と決める11番目のロウアドレスであり、例えば、センスアンプの左側に位置するメモリセルはA10RがLOWであり、右側に位置するメモリセルはA10RがHIGHとアドレスが割り付けられているものと仮定している。
【0119】
このように初期セット動作を実行することなく、全カウンタセルCCの初期状態(データ“1”)を利用する場合、電源投入後、カウンタセルCCのデータが“1”になる時間は室温(〜25℃)において数秒程度と考えられる。
【0120】
図30は、加算器HAiの変形例を示す回路図である。この場合は、図8のカウンタDQバッファCDQBiを用いつつ、図9の加算器HAを図30のように変更することによって初期セット動作を不要とすることができる。
【図面の簡単な説明】
【0121】
【図1】本発明に係る第1の実施形態に従った半導体記憶装置100の構成を示すブロック図。
【図2】半導体記憶装置100の構成をより詳細に示した回路図。
【図3】データセンスアンプDSAの一部を詳細に示した回路図。
【図4】図3に示したセンスアンプコアSACの内部を詳細に示した回路図。
【図5】カウンタセンスアンプCSAの内部を詳細に示した回路図。
【図6】図5に示したカウンタセンスアンプコアCSACの内部を詳細に示した回路図。
【図7】図2に示すDQバッファDQBi(i=0〜7)の詳細を示す回路図。
【図8】図2に示すカウンタDQバッファCDQBi(i=0〜7)の詳細を示す回路図。
【図9】加算器(half adder)HAiの内部を示す回路図。
【図10】リフレッシュコントローラ110、RINT発生器120およびリフレッシュタイマ130の内部を示す回路図。
【図11】ロウアドレススイッチRASWの内部を示す回路図。
【図12】通常のリフレッシュ動作における半導体記憶装置100のタイミング図。
【図13】通常のリフレッシュ動作における半導体記憶装置100のタイミング図。
【図14】読出し/書込み動作における半導体記憶装置100のタイミング図。
【図15】読出し/書込み動作における半導体記憶装置100のタイミング図。
【図16】臨時リフレッシュ動作における半導体記憶装置100のタイミング図。
【図17】臨時リフレッシュ動作における半導体記憶装置100のタイミング図。
【図18】第1の実施形態の第1の変形例による半導体記憶装置200の回路図。
【図19】第1の実施形態の第1の変形例による半導体記憶装置200の回路図。
【図20】第1の実施形態の第2の変形例による半導体記憶装置300のサブデータセンスアンプSDSAの回路図。
【図21】第1の実施形態の第3の変形例による半導体記憶装置のセンスアンプコアSAC0の回路図。
【図22】本発明に係る実施形態に従った半導体装置400の構成を示すブロック図。
【図23】半導体記憶装置400のセンスアンプSAC0の回路図。
【図24】リフレッシュ信号REFRESHをビジー信号BUSYとして出力する回路の回路図。
【図25】本発明に係る第4の実施形態に従った半導体記憶装置500の構成を示すブロック図。
【図26】ローカルビット線スイッチLBLSWの構成を示す回路図。
【図27】ローカルビット線スイッチLBLSWを制御するLBLスイッチ制御回路LBLSCのブロック図。
【図28】本発明に係る実施形態に従った半導体記憶装置600の構成を示すブロック図。
【図29】カウンタDQバッファCDQBの変形例を示す図。
【図30】加算器HAiの変形例を示す回路図。
【符号の説明】
【0122】
100…半導体記憶装置
MC…メモリセル
MCA…メモリセルアレイ
WLL、WLR…ワード線
BLL,BLR…ビット線
CC…カウンタセル
CCA…カウンタセルアレイ
HAi…加算器
CDQBi…カウンタバッファ回路
10…リフレッシュ要求回路




 

 


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