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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12151(P2007−12151A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190689(P2005−190689)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100109900
【弁理士】
【氏名又は名称】堀口 浩
発明者 磯部 克明
要約 課題
ワード線に温特をもたせることによる半導体記憶装置の回路規模が大きくなることを解消する半導体記憶装置を提供する。

解決手段
同一ウェル領域上に形成され、浮遊ゲートと制御ゲートが積層された複数のメモリセルが直列接続され、直列接続されたメモリセルの一端に第1の選択ゲートトランジスタが接続され、直列接続されたメモリセルの他端と共通ソース線の間に第2の選択ゲートトランジスタが接続されたメモリセルアレイと、第1の選択ゲートトランジスタの一端からビット線を介して接続され、メモリセルアレイのデータ読み出しを行うセンスアンプと、ウェル領域及びソース線に接続され、複数の抵抗を有し、抵抗の抵抗比を調整することにより、ウェル領域及びソース線に印加する電圧を変化させるバンドギャップ回路を備えることを特徴としている。
特許請求の範囲
【請求項1】
同一ウェル領域上に形成され、浮遊ゲートと制御ゲートが積層された複数のメモリセルが直列接続され、直列接続された前記メモリセルの一端に第1の選択ゲートトランジスタが接続され、直列接続された前記メモリセルの他端と共通ソース線の間に第2の選択ゲートトランジスタが接続されたメモリセルユニットが複数配列されたメモリセルアレイと、
前記第1の選択ゲートトランジスタの一端からビット線を介して接続され、前記メモリセルアレイのデータ読み出しを行うセンスアンプと、
前記ウェル領域及び前記ソース線に接続され、複数の第1の抵抗を有し、前記第1の抵抗の抵抗比を調整することにより、前記ウェル領域及び前記ソース線に印加する電圧を変化させる第1のバンドギャップ回路と、
を備えることを特徴とする半導体記憶装置。
【請求項2】
前記第1の抵抗の抵抗比は、前記メモリセルのしきい値の温度変化に応じて変化し、前記ウェル領域及びソース線に印加する電圧は、前記第1の抵抗の抵抗比の変化に応じて変化することを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記センスアンプは、前記メモリセルの読み出しデータを保持するためのラッチ回路と、前記ビット線の電位のクランプ及びビット線電位の増幅を行うためのクランプトランジスタを介して前記ビット線に接続されるセンスノードと、前記クランプトランジスタのゲートに接続され、複数の第2の抵抗を有し、前記第2の抵抗の抵抗比を調整することにより、前記ゲートに印加する電圧を変化させる第2のバンドギャップ回路と、を備え、前記ビット線に前記第2の抵抗の抵抗比に応じて変化する第1の電圧を印加することを特徴とする請求項1又は請求項2記載の半導体記憶装置。
【請求項4】
前記第2の抵抗の抵抗比は、前記メモリセルのしきい値の温度変化に応じて変化し、前記ゲートに印加する電圧は、前記第2の抵抗比に応じて変化することを特徴とする請求項3記載の半導体記憶装置。
【請求項5】
前記メモリセルアレイのうち、データ読み出しを行わない前記メモリセルユニットに接続された前記ビット線も前記第2の抵抗の抵抗比に応じて電圧が変化することを特徴とする請求項3又は請求項4に記載の半導体記憶装置。
【請求項6】
前記メモリセルごとのしきい値の温度変化に応じた読み出し電圧の情報が記憶されたメモリ素子と、
前記メモリ素子から所望の前記メモリセルの前記読み出し電圧の情報を読み出し、前記メモリセルの前記読み出し電圧に応じた前記第1の抵抗の抵抗比を決定し、前記メモリセルの読み出し動作を制御するメモリコントローラと、
を備えることを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体記憶装置。
【請求項7】
前記メモリコントローラは、前記メモリセルの読み出し電圧に応じた前記第1の抵抗の抵抗比を前記メモリ素子に書き込むことを特徴とする請求項6記載の半導体記憶装置。
【請求項8】
前記メモリコントローラは、前記メモリ素子に書き込まれた前記第1の抵抗の抵抗比を前記メモリ素子から読み出し、前記第1の抵抗の抵抗比に応じた前記メモリセルの読み出し動作を行うことを特徴とする請求項7記載の半導体記憶装置。
【請求項9】
前記メモリセルは。NAND型フラッシュメモリであることを特徴とする請求項1乃至請求項8のいずれか1項に記載の半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【0002】
NAND型フラッシュメモリに代表されるように、不揮発性メモリセルは高電界をかけ電子を酸化膜中にトラップさせることでセルのしきい値を変化させることで書き込みを行い、そのしきい値の違いを利用して、読み出しを行う。また、近年では、一つのメモリセルに2ビット以上のデータを記憶する多値記憶技術の導入が実施され始め、物理的に同じセルサイズで記憶容量を数倍に増やすことも可能となってきている。
【0003】
従来、NAND型フラッシュメモリの読み出し動作は、まず、ビット線にプリチャージ電位をチャージする。そして、読み出したい選択ワード線に読み出し電位を印加し、その他のワード線には必ずONできる電位をかけ、その後、ビット線とNAND型フラッシュメモリ間の選択トランジスタにも必ずONできる電位をかける。そのとき、読み出したいセルがONしていれば、セル電流が流れて、ビット線のプリチャージされた電位は下がり、OFFしていれば、セル電流は流れないので、ビット線はプリチャージ電位を維持した状態となる。このビット線にプリチャージされた電位の状態を判断することにより、メモリセルのH/Lを判断する。しかしながら、メモリセルのしきい値は温度によって異なり、温度特性(温特)をもっている。そのため、NAND型フラッシュメモリの選択ワード線に一定電位を与えて読み出し動作を行うと、温度によってずれが生じてしまうため、読み出したいデータが読み出せないことがある。そこで、従来では、選択ワード線に温特をもたせ、温度によって読み出し動作時の選択ワード線に印加する読み出し電位を変えながら、メモリセルからデータの読み出しを行っている(例えば、特許文献1参照。)。
【0004】
しかしながら、上記した選択ワード線に温特をもたせた電位は、リードやベリファイの設定電圧とそのトリミング、多値であればしきい値分布ごとに必要になり、2値以上の多値メモリセルでは、多値の数に応じて温特をもった読み出し電位を生成する回路がさらに必要となり、回路規模が大きくなりすぎ、トリミングも行えないという問題点がある。
【特許文献1】特開2002−170391号公報(第11頁、図1)
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、ワード線に温特をもたせることによる半導体記憶装置の回路規模が大きくなることを解消することができ、温特の傾きをトリミングすることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体記憶装置は、同一ウェル領域上に形成され、浮遊ゲートと制御ゲートが積層された複数のメモリセルが直列接続され、直列接続された前記メモリセルの一端に第1の選択ゲートトランジスタが接続され、直列接続された前記メモリセルの他端と共通ソース線の間に第2の選択ゲートトランジスタが接続されたメモリセルアレイと、前記第1の選択ゲートトランジスタの一端からビット線を介して接続され、前記メモリセルアレイのデータ読み出しを行うセンスアンプと、前記ウェル領域及び前記ソース線に接続され、複数の抵抗を有し、前記抵抗の抵抗比を調整することにより、前記ウェル領域及び前記ソース線に印加する電圧を変化させるバンドギャップ回路と、を備えることを特徴としている。
【発明の効果】
【0007】
本発明によれば、ワード線に温特をもたせることなく、メモリセルからデータを読み出すことができ、半導体記憶装置の回路規模を小さくすることができ、温特の傾きをトリミングすることができる。
【発明を実施するための最良の形態】
【0008】
以下、本発明の実施例について、図面を参照して説明する。
【実施例1】
【0009】
図1は、本発明の実施例1に係る半導体記憶装置を示す回路図である。図1に示すように、半導体記憶装置は、一つのNANDセルユニット10とこれらが接続されるビット線に接続されるセンスアンプ回路20で構成される。一般に、NANDセルは、複数のNANDセルユニットで構成されているが、図1では一つだけ示している。
【0010】
NANDユニットセル10は、32個の直列接続されたメモリセルMC0…MC31とその両端に接続された選択ゲートトランジスタS1、S2により構成されている。選択ゲートトランジスタS1のソース及びメモリセルMC0…MC31のウェルは、共通ソース線VSRCに接続され、選択ゲートトランジスタS2のドレインは、ビット線BLeに接続される。メモリセルMC0…MC31の制御ゲートは、それぞれワード線WL0…WL31に接続され、選択ゲートトランジスタS1、S2のゲートは選択ゲート線SGS、SGDに接続される。
【0011】
ここで、メモリセルMC0…MC31は、NANDメモリセルで、同一ウェル上に形成され、隣接するメモリセル同士でソース、ドレイン拡散層を共有し、浮遊ゲートと制御ゲート(ワード線)の積層構造をもった構造である。
【0012】
センスアンプ回路20では、ビット線BLeから制御信号BLSeにより制御されるNMOSトランジスタ21及び制御信号BLCLAMPにより制御されるNMOSトランジスタ22を介してセンスノードTDCに接続される。NMOSトランジスタ21は、所望のNANDユニットセルを選択するときにON状態になるトランジスタである。また、NMOSトランジスタ22は、ビット線電位の制御、読み出し時のビット線電位の増幅に供される。また、センスノードTDCは、ビット線BLeをプリチャージするための制御信号BLPREにより制御されるNMOSトランジスタ23と、チャージされたセンスノードTDCの電位を保持するためのキャパシタ26、27が接続され、キャパシタ26は制御電圧BOOSTに、もう一方のキャパシタ27はグランドに接続されている。そして、センスノードTDCは、メモリセルからチャージされた電位を制御信号BLC1により制御されるNMOSトランジスタ24を介してインバータ25のゲートに接続され、転送されてきたセンスノードTDCの電位からH/Lの確定を行う。これらNMOSトランジスタ24及びインバータ25は、NANDユニットセル10が並列にビット線につなげられたものごとに、同様の構成の回路が並列接続されている。
【0013】
以上より構成される半導体記憶装置は、従来、ワード線WL0…WL31に温特を持たせ、メモリセルのソース線及びウェルを0Vにしていたのを、ワード線に温特をもたせず、選択ゲートトランジスタのソース線及びメモリセルのウェルを電源線VSRCに接続し、その電源線VSRCに温特を持たせている。さらに、電源線VSRCに温特をもたせることにより、ビット線BLeのプリチャージ電位も温特をもつ必要があるので、ビット線BLeにプリチャージする電位の制御を行うNMOSトランジスタ22の制御信号BLCLAMPにも温特を持たせている。
【0014】
次に、図1に示した回路図のメモリセルからの読み出し動作の説明を図2のタイミングチャートを用いて説明する。ここで、メモリセルMC0…MC31のソース線及びウェルに接続されている電源線VSRCには、温特をもった電圧が印加されるので、ここでは、印加される電圧をVSRC(T)とする。ワード線WL0…WL31に温特をもたせていたときと対応させるために、VSRC(T)はメモリセルのしきい値の温特と正負が逆の温特をもっている。
【0015】
まず、VPREにVDDをBLPREにNchでVDDを転送できるVsg(VDD+Vth)電位を与えた後、BLCLAMPにVCLAMP(0.7V+Vth+VSRC(T))電位を、BLSeにもNMOSトランジスタ21がON状態になる電位Vreadhを与えることで、BLeには0.7V+VSRC(T)の電位がプリチャージされる。ここで、BLeにプリチャージされる電位は、0.7Vとする。BLeへのプリチャージが終わった後、BLCLAMPは0Vにされて、BL線BLeとセンスアンプ部20は切り離される。
【0016】
次に、読み出したいワード線WL(選択)にはVCGRV電位を、その他のワード線WL(非選択)とSGDには必ずオンできるVREAD電位を、最後にSGSにVREAD電位を与えることで、選択したメモリセルのデータがBL線BLeに読み出すことができる。つまり、読みだしたいメモリセルがVCGRV電位によってオンしていれば、セル電流が流れてBL線BLeはVSRC(T)に近づく。また、メモリセルがオフしていれば、セル電流は流れないので、破線に示すように、BL線BLeはプリチャージ電位0.7V+VSRC(T)のままとなる。
【0017】
次に、VPREとBLPREを立ち上げて、TDCをVDDにプリチャージする。その後、BOOSTを立ち上げて、TDCを容量カップリングで4.5Vくらいにもちあげた後、BLCLAMPをVSEN(0.35V+Vth+VSRC(T))に設定する。そのとき、BLの容量に比べて、TDCの容量は軽いため、BLレベルがオンセルにより0.35V+VSRC(T)より低ければ、チャージシェアが行われ、TDCの電位はBLレベルと等しくなる。また、BLレベルがオフセルにより0.7V+VSRC(T)であれば、BLCLAMPのトランジスタはしきい値を超えられないためオフされたままとなり、破線に示すように、TDCは4.5Vのままとなる。
【0018】
その後、BLCLAMPを一旦立ち下げたあと、BLCLAMPのNMOSトランジスタ22のしきい値より少し高い電圧Vtrをかけた状態でBOOSTを立ち下げると、TDCは容量カップリングで下がる。オンセルにつながっていたTDCは0V付近までさがり、オフセルにつながっていたTDCは、破線に示すように、VDDに戻る。
【0019】
それからBLC1を立ち上げることでTDCの電位をインバータのゲートに転送してH/Lの確定を行う。
【0020】
以上より、メモリセルのソース線及びウェルに温特をもったVSRCを印加した場合でも、メモリセルの読み出し動作を行うことができる。
【0021】
図3にその温特をもたせたソース線及びメモリセルのウェルに印加する電圧VSRCの電源回路図、図4に温特をもたせた制御信号BLCLAMPの電源回路の例を示す。
【0022】
図3に示すように、電圧VSRCは、図3(a)のバンドギャップ回路(BGR回路)と図3(b)、図3(c)のBGR回路から出力された信号を最適な電圧VSRCに調整する回路により構成される。
【0023】
図3(a)に示すように、BGR回路は、電源電圧がPMOSトランジスタ31のソース側に接続され、ドレイン側には、一方が、抵抗Rz0、ダイオード32を介してグランドに接続され、他方が、抵抗Rz0、抵抗Rz1、ダイオード33を介してグランドに接続されている。そして、Rz0とダイオード32間に生成される電圧Vaと、抵抗Rz0と抵抗Rz1間に生成される電圧Vbはフィードバックして、差動増幅器34に入力され、差動増幅器34からの出力信号は、PMOSトランジスタ31のゲートに接続される。
【0024】
このとき生成されるVSRCREF_preは、以下の式で表される。
【0025】
VSRCREF_pre(T)=δVSRCREF_pre(0)+βT
ここで、VSRC(T)は、抵抗Rz0、Rz1を変化させることにより所望の温度依存をもった温特の傾きを決めることができる。
【0026】
さらに、VSRCREFF_preは、図3(b)に示すように、回路40によってα倍に増幅され、VSRCREFを出力する。
【0027】
図3(b)に示すように、電源電圧がPMOSトランジスタ35のソース側に接続され、ドレイン側に出力端子VSRCREFと抵抗Ry1が接続され、抵抗Ry1から抵抗Ry0を介してグランドに接続されている。そして、差動増幅器36の入力端子(+)にBGR回路で生成したVSRCREF_preが入力され、入力端子(−)に、抵抗Ry0と抵抗Ry1の分割ノードが入力される。差動増幅器36の出力端子には、PMOSトランジスタ35のゲートが接続される。差動増幅器36に入力されたVSRCREF_preは、この回路により、α倍に増幅され、PMOSトランジスタと抵抗Ry1の間からVSRCREFを出力する。
【0028】
このとき生成されるVSRCREFは、以下の式で表される。
【0029】
VSRCREF(T)=αδVSRCREF_pre(0)+αβT
α=(Ry1+Ry0)/Ry0、αδ=Const.(T=0)
ここで、αδは、必ず一定になるようなαにする。つまり、Ry0、Ry1を変えることで温特の傾きは変化するが、T=0でのVSRCREFは変わらないように設定する。
【0030】
さらに、VSRCREFは、図3(c)に示すように、回路50によって、γ倍に増幅され、温特をもったVSRCを生成することができる。
【0031】
回路構成は、図3(c)に示すように、図3(b)と同様の回路構成をしている。異なる点は、VSRCREFをγ倍するために、抵抗Ra0、Ra1とすることである。
【0032】
このとき生成されるVSRCは、以下の式で表される。
【0033】
VSRC(T)=αδγVSRCREF_pre(0)+αβγT
ここで、γ=(Ra1+Ra0)/Ra0、αδγ=Const.、γαβ=Const.、β=γConst.となり、VSRC(T)の設定が可能になる。
【0034】
以上より、αδγ=一定、αβγ=温度係数となるので、Ry0、Ry1、Rz0、Rz1を変えることでトリミングが可能となり、容易にソース線に温特をもたせた電圧VSRCを生成することができる。ここで、VSRC生成にあたり、VSRCREF_preをα倍、β倍してVSRCを生成したが、VSRCREF_preを一回の増幅でVSRCを生成してもかまわない。
【0035】
次に、制御信号BLCLAMPの温特をもたせた電源回路を図4に示す。図4に示すように、CLAMPPREF_preの生成及びCLAMPREFの生成は、図3(a)、(b)と同様の構成で生成することができる。
【0036】
このとき生成されるCLAMPPREF_pre(T)、CLAMPREF(T)を以下の式に示す。
【0037】
CLAMPREF_pre(T)=δCLAMPREF_pre(0)+βT
ここで、BLCLAMP(T)の温特の傾きは、抵抗Rz0、Rz1を変化させることにより所望の値にすることができる。
【0038】
次に、CLAMPREF(T)は、
CLAMPREF(T)=αδCLAMPREF_pre(0)+αβT
ここで、αδは、必ず一定になるようなαにする。つまり、Ry0、Ry1を変えることで温特の傾きは変化するが、T=0でのCLAMPREFは変わらないように設定する。
【0039】
次に、図4(c)に示すように、図4(b)で生成されたCLAMPREFからBLCLAMPを生成する。回路構造は、図4(b)のPMOSトランジスタ41と抵抗との間にNMOSトランジスタ42を設けた構造を取る。このNMOSトランジスタ42は、しきい値Vthnを有し、ゲートが出力端子BLCLAMP及びPMOSトランジスタ41のソースに接続されている。
【0040】
このとき生成されるBLCLAMPは、以下の式で表される。
【0041】
BLCLAMP(T)=αδγCLAMPREF_pre(0)+αβγT+Vthn
ここで、γ=(Ra1+Ra0)/Ra0、αδγ=Const.、γαβ=Const.、β=γConst.となり、BLCLAMP(T)の設定が可能になる。また、ここで生成されるBLCLAMPは、図3のタイミングチャートで示したように、しきい値Vthn以外の電圧値が、ビット線BLにプリチャージしたい電位を表しているので、その値に応じて、温特をもたせたプリチャージ電位を生成する。
【0042】
以上より、αδγ=一定、αβγ=温度係数となるので、Ry0、Ry1、Rz0、Rz1を変えることでトリミングが可能となり、容易に温特をもたせた電圧BLCLAMPを生成することができる。ここで、BLCLAMP生成にあたり、BLCLAMP_preをα倍、β倍してVSRCを生成したが、BLCLAMP_preを一回の増幅でBLCLAMPを生成してもかまわない。
【0043】
図5にワード線に生成されるVCGRの電源生成回路を示す。図5に示すように、電源電圧からPMOSトランジスタ51を介して、抵抗R−Rx、抵抗Rx、抵抗R1が直列接続され、グランドに接続されている。そして、抵抗Rxと抵抗R1との分割ノードが差動増幅器52にフードバックされ、基準電圧VREFとともに、差動増幅され、PMOSトランジスタ51のゲートに接続する。そして、抵抗R−Rxと抵抗Rxとの間から出力電圧VCGRがワード線WLに出力される。
【0044】
従来、ワード線に温特をもたせていたため、BGR回路や増幅回路などで構成される構造をしていたが、本実施例では、ソース線及びBLCLAMPに温特をもたせているので、基準電圧VREFを抵抗比で増幅された単純な回路構造となっている。そのため、VCGRVのばらつきを減らすことができる。
【0045】
以上の構成により、従来、読み出し動作を行うとき、メモリセルのワード線に温特をもたせて、しきい値の温特に合わせてワード線の電圧値を変化させていたが、本実施例では、ワード線に温特をもたせず、メモリセルのウェル及びソース電極に温特をもたせることによって、メモリセルの多値化による回路規模の増大を抑えることができる。また、従来、メモリセルのワード線ごとに温特の傾きのトリミングを行わなければならず、実質的に多値化したメモリセルでは、温特の傾きのトリミングが不可能であったのを、温特をもった電圧を生成する電源回路を、共通したソース線及びウェルに一つ、ビット線に電圧を与えるBLCLAMPに一つの計二つにすることによって、メモリセルの温特の傾きのトリミングを容易に行うことができる。
【実施例2】
【0046】
図6は、本発明の実施例2に係る半導体記憶装置を示す回路図である。本実施例の実施例1との違いは、実施例1では1つのNANDユニットセルを例に説明したが、本実施例では複数のNANDユニットセルをセンスアンプ部から接続している点である。尚、その他の図1と同一の構成については、同一の符号を附して説明を省略する。ここで、本実施例では、NANDユニットセルが二つのときの例を説明するが、必ずしもこれに限定されるものではない。
【0047】
図6に示すように、センスアンプ部20は、実施例1と同様の構成をしているので、説明を省略する。センスアンプ部20のBLCLAMPのトランジスタ22からは、NANDユニットセルの数に応じて分岐しており、一方は、ゲートがBLSeに接続されたトランジスタ21を介して、ビット線BLeに接続され、他方は、ゲートがBLoに接続されたトランジスタ28を介して、ビット線BLoに接続されている。ビット線BLe及びBLoは、それぞれNANDユニットセルに接続されており、選択ゲートS2のドレイン側に接続されている。ここで、本実施例のNANDユニットセルは、実施例1と同様の構造をしている。また、ビット線BLe及びBLoは、制御電圧BIASe及びBIASoで制御されるトランジスタS3、S4を介して、BLCRLに接続されている。
【0048】
以上より構成される半導体記憶装置は、従来、ワード線WL0…WL31に温特を持たせていたのを、選択ゲートトランジスタのソース線及びメモリセルのウェルを電源線VSRCに接続することにより、その電源線VSRCに温特を持たせている。また、電源線VSRCは、BLCRLにも接続されており、温特をもったソース電圧VSRC(T)が供給されている。さらに、電源線VSRCに温特をもたせることにより、ビット線BLeのプリチャージ電位も温特をもつ必要があるので、ビット線BLeにプリチャージする電位の制御を行うNMOSトランジスタ22の制御信号BLCLAMPにも温特を持たせている。
【0049】
図6に示した回路図のメモリセルからの読み出し動作の説明を図7、図8のタイミングチャートを用いて説明する。ここで、ビット線BLeに接続されているメモリセルが読み出したいメモリセルであり、ビット線BLoに接続されているメモリセルを読み出さないシールドされたメモリセルとする。また、メモリセルのソース線及びウェルに接続されている電源線VSRCには、温特をもった電圧が印加されるので、ここでは、印加される電圧をVSRC(T)とする。ワード線WL0…WL31に温特をもたせていたときと対応させるために、VSRC(T)はメモリセルのしきい値の温特と正負が逆の温特をもっている。
【0050】
図7に示すように、BIASe=VSS、BIASoをVREADHに立ち上げることによって、BLCRLと非選択ビット線BLoが接続され、BLCRLがVSRC(T)であることから、非選択ビット線BLoはVSRC(T)に充電される。
【0051】
次に、BLSo=VSS、BLSeをVREADHに立ち上げて、VPREにVDDをBLPREにNchでVDDを転送できるVSG(VDD+Vth)電位を与えた後、BLCLAMPに0.7V+Vth+VSRC(T)電位を与えることで、選択ビット線BLeには0.7V+VSRC(T)の電位がプリチャージされる。
【0052】
次に、選択ビット線BLeがプリチャージされた後、BLCLAMPは0Vにされて、BL線BLeとセンスアンプ部10は切り離される。
【0053】
次に、読み出したいワード線WLに読み出し電位VCGRVを、その他のワード線WLとSGDには必ずオンできるVREAD電位を、最後にSGSにVREAD電位を与える。そうすると、読みだしたいセルがオンしていれば、セル電流が流れてBL線BLeはVSRC(T)に近づき、読み出したいセルがオフしていれば、セル電流は流れないので、BL線BLeは、プリチャージ電位0.7V+VSRC(T)のままとなる。
【0054】
次に、再び、VPREとBLPREを立ち上げて、TDCをVDDにプリチャージし、BOOSTを立ち上げて、TDCを容量カップリングで4.5Vくらいにもちあげる。
【0055】
その後、BLCLAMPをVSEN(0.35V+Vth+VSRC(T))に設定する。そのとき、BLeの容量に比べて、TDCの容量は軽いため、BLレベルがオンセルにより0.35V+VSRC(T)より低ければ、チャージシェアが行われ、TDCの電位はBLレベルと等しくなる。また、BLレベルがオフセルにより0.7V+VSRC(T)であれば、BLCLAMPのトランジスタ22はしきい値を超えられないため、オフされたままとなり、TDCは4.5Vのままとなる。
【0056】
その後、BLCLAMPを一旦立ち下げたあと、BLCLAMPのトランジスタ22のしきい値より少し高い電圧VTRをかけた状態でBOOSTを立ち下げると、TDCは容量カップリングで下がる。オンセルにつながっていたTDCは0V付近までさがり、オフセルにつながっていたTDCはVDDに戻る。それからBLC1を立ち上げることでTDCの電位をインバータのゲートに転送してH/Lの確定を行う。
【0057】
次に、メモリセルの読み出し動作のもうひとつの一例を図8のタイミングチャートを用いて説明する。図8の図7との違いは、ビット線BLeにプリチャージ電位をチャージするとき、BIASoをVreadhに立ち上げる動作と同時に、BIASeも少しの間Vreadhを立ち上げる点である。BIASeを短時間立ち上げることにより、BLeにもBLCRLの電位VSRC(T)がチャージされることになれる。その後、BIASeを立ち下げて、TDCからのプリチャージを行っている。その後のNANDメモリセルの読み出し動作は、図7に示した動作と同様である。
【0058】
以上の読み出し動作により、選択ビット線BLeに電位がプリチャージされる前に、一度選択ビット線をVSRC(T)にチャージすることにより、TDCからのプリチャージ時に問題となるメモリセル間の寄生容量を抑えることができる。
【0059】
温特をもたせるVSRC及びBLCLAMPは、実施例1と同様、BGR回路とこのBGR回路より出力された電圧を調整する回路により得られる。詳しい回路構造は、実施例1と同様であるので説明は省略する。
【0060】
以上の構成により、従来、読み出し動作を行うとき、メモリセルのワード線に温特をもたせて、しきい値の温特に合わせてワード線の電圧値を変化させていたが、本実施例では、ワード線に温特をもたせず、メモリセルのウェル及びソース電極に温特をもたせることによって、メモリセルの多値化による回路規模の増大を抑えることができる。また、従来、メモリセルのワード線ごとに温特の傾きのトリミングを行わなければならず、実質的に多値化したメモリセルでは、温特の傾きのトリミングが不可能であったのを、温特をもった電圧を生成する電源回路を、共通したソース線及びウェルに一つ、ビット線に電圧を与えるBLCLAMPに一つの計二つにすることによって、メモリセルの温特の傾きのトリミングを容易に行うことができる。
【実施例3】
【0061】
図9、図10は、本発明の実施例3に係る半導体記憶装置を示す回路図である。本実施例の上記各実施例との違いは、上記各実施例では、温特をもたせたVSRC及びBLCLAMPの電圧は、BGR回路などで独立して電圧を生成させていたが、本実施例では、VSRCの温特をもった電圧生成はそのままにして、温特をもたせたVSRCを用いて、BLCLAMPを生成している点である。
【0062】
以下にそのBLCLAMPの電圧生成回路の回路図を示す。
【0063】
まず、図9(a)に示すように、基準電圧VREFと、PMOSトランジスタ61と抵抗Rz1の間からフィードバックされた電圧を差動増幅器62に入力する。そして、差動増幅器62から出力された電圧はPMOSトランジスタ61のゲートに入力され、抵抗Rz1と抵抗Rz0との間から電圧CLAMPREF_preを出力する。ここで、電圧CLAMPREF_preは、読み出し動作に必要なVpreもしくはVsenに相当する電圧である。
【0064】
次に、図9(b)に示すように、電源電圧からPMOSトランジスタ63のソース側に接続され、ドレイン側が抵抗Rを介してグランドに接続されている。CLAMPREF_preは、PMOSトランジスタ63と抵抗Rとの間の出力ノードからのフィードバック電圧と共に差動増幅器64に入力され、電圧PGCを生成し、PMOSトランジスタ63のゲートに接続される。ここで、抵抗Rに流れる電流IcがIc=Vpre/Rとなるように、抵抗Rを調整し、PGCを生成する。
【0065】
それと平行して、図10(a)に示すように、図9(b)と同様の構成をした回路によって、差動増幅器65にVSRC(T)とPMOSトランジスタ66と抵抗Rとの間のノードを入力し、差動増幅器65から出力された出力電圧PGTをPMOSトランジスタ66のゲートに出力する。ここで、抵抗Rに流れる電流ItがIt=VSRC/Rとなるように、抵抗Rを調整し、PGTを生成する。
【0066】
次に、図10(b)に示すように、図9(b)及び図10(a)で生成したPGC及びPGTを用いて、BLLEVEL_Mを生成する。BLLEVEL_Mを生成する回路は、PGTがゲートに入力されるPMOSトランジスタ67と、PGCがゲートに入力されるPMOSトランジスタ68の並列接続に、抵抗Rが直列接続され、グランドに接続した構造をとる。そして、抵抗Rに流れる電流I0が、例えば、プリチャージ電位Vpreの場合、(Vpre+VSRC)/Rとなるように、抵抗Rを調整する。また、PGT及びPGCを入力するPMOSトランジスタ67、68のしきい値は、上記図9(b)及び図10(a)で使用したPMOSトランジスタ63、66のしきい値を有する。以上の構成により、PMOSトランジスタ67、68の並列回路と抵抗Rとの間の電位は、例えば、プリチャージ電位Vpreの場合、BLLEVEL_Mは、Vpre+VSRCとなる。
【0067】
次に、図10(c)に示すように、電源電圧がPMOSトランジスタ69のソース側に接続され、ドレイン側にしきい値VthnのNMOSトランジスタ70が接続される。また、NMOSトランジスタ70のゲートは、PMOSトランジスタ69のドレイン側とNMOSトランジスタ70のドレイン側の間に接続され、そこから出力電位BLCLAMPを出力する。NMOSトランジスタ70のソース側は抵抗Rに接続され、抵抗Rは、グランドに接続される。抵抗RとPMOSトランジスタ69の間に生成される電位BLLEVELは、図10(b)で生成された電位BLLEVEL_Mとともに差動増幅器71に入力され、PMOSトランジスタ69のゲートに入力される。ここで、BLLEVELの電位は、例えば、プリチャージ電位を生成する場合、Vpre+VSRCとなるように、抵抗Rを調整する。
【0068】
以上より、出力電位BLCLAMPは、Vpre+VSRCにNMOSトランジスタ70のしきい値Vthnを足し合わせたVpre+VSRC+Vthnとなり、VSRC(T)に同期した温特をもったBLCLAMPを生成することができる。ここで、温特をもったプリチャージ電位の生成を例に述べたが、それ以外にも、読み出し時のVsenを生成するときにも、同様の方法で生成することができる。
【0069】
以上の構成により、上記各実施例では、温特をもたせたVSRC及びBLCLAMPをそれぞれ独立して生成していたが、BLCLAMPをVSRCから生成させることにより、温特を持った電位を生成する回路を一つにすることができるので、上記各実施例よりも回路規模の増大をさらに抑えることができる。また、BLCLAMPはVSRCに同期して変動することから、温度に対するばらつきも減り、信頼性の高い半導体記憶装置を提供することができる。
【実施例4】
【0070】
図11乃至図13に本発明の実施例4に係る半導体記憶装置の回路図を示す。本実施例は、実施例3のさらに具体化したにものである。本実施例の実施例3との違いは、温特をもったVSRCをもちいて、PGTを生成するのではなく、VSRCを一度、図12(a)に示すように、2/5倍にしている。
【0071】
まず、図9(a)と同様、図11(a)に示すように、可変抵抗を変化させることにより、例えば、プリチャージ電位Vpreに相当するCLAMPREF_preを基準電圧VREFから生成する。
【0072】
次に、図11(b)に示すように、図9(b)の回路構造のPMOSトランジスタ81と抵抗R間に可変抵抗を接続した回路により、CLAMPREF_preから差動増幅器82に出力させるPGCを生成する。ここで、生成されるPGCは、実施例3と同様、抵抗Rに流れる電流IcがVpre/Rとなるように抵抗Rを調整する。また、PMOSトランジスタ81と可変抵抗との間の電位が、後述のBLLEVEL_Mと同じ電位になるように、可変抵抗を設定する。
【0073】
次に、VSRC側では、図12(a)に示すように、差動増幅器83に入力されたVSRCを抵抗R1、R2の値を調整することにより、出力される電位CLAMPREF_PRE_TをVSRCの2/5倍にする。
【0074】
次に、図12(b)に示すように、図11(b)と同様に、CLAMPREF_PRE_TからPGTを生成する。ここで、抵抗Rに流れる電流ItがIt=2/5×VSRC/Rとなるように、抵抗Rを調整し、PGTを生成する。また、PMOSトランジスタ84と可変抵抗との間の電位が、後述のBLLEVEL_Mと同じ電位になるように、可変抵抗を設定する。
【0075】
次に、図13(a)に示すように、生成されたPGC及びPGTをPMOSトランジスタ85、86でミラーすることでBLLEVEL_Mを生成する。ここで、VSRCは、図11(a)により2/5倍にされているので、BLCLAMP側のPGCを2/5倍するために、PGCが入力されるPMOSトランジスタ85のしきい値はPGTが入力されるPMOSトランジスタ86のしきい値の2/5倍である。以上より生成される電位BLLEVEL_Mと抵抗Rに流れる電流I0は、それぞれ2/5×(Vpre+VSRC)、2/5×(Vpre+VSRC)/Rとなる。
【0076】
次に、図13(b)に示すように、図10(c)と同様、NMOSトランジスタ87と抵抗R4の間に生成される電位BLLEVELが、Vpre+VSRCになるように抵抗R4、R5を調整することにより、つまり、入力電位BLLEVEL_Mが5/2倍になるように抵抗R4、R5を調整することにより、温特をもったVSRCに同期したBLCLAMPを生成することができる。
【0077】
ここで、温特をもったプリチャージ電位の生成を例に述べたが、それ以外にも、読み出し時のVsenを生成するときにも、同様の方法で生成することができる。また、本実施例では、VSRCを2/5倍にすることを例に説明したが、VSRCを何倍にするかは自由に設定することができる。
【0078】
以上の構成により、上記各実施例では、温特をもたせたVSRC及びBLCLAMPをそれぞれ独立して生成していたが、BLCLAMPをVSRCから生成させることにより、温特を持った電位を生成する回路を一つにすることができるので、上記各実施例よりも回路規模の増大をさらに抑えることができる。また、BLCLAMPはVSRCに同期して変動することから、温度に対するばらつきも減り、信頼性の高い半導体記憶装置を提供することができる。
【実施例5】
【0079】
上記各実施例で構成される温特をもった電圧を生成する電源回路により、ソース電圧やBLCLAMP電圧の温特の傾きは、Rz0、Rz1の抵抗比とRy0、Ry1の抵抗比を連動させて変えることにより、生成することができる。また、ソース電圧やBLCLAMP電圧の絶対値のレベルは、Ra0、Ra1の抵抗比を変えることにより、生成することができる。
【0080】
図14に、読み出し動作時の上記各実施例の半導体記憶装置のソース線及びウェル、BLCLAMP電圧の温特をもたせた電圧を制御することができる半導体記憶装置のブロック図を示す。
【0081】
図14に示すように、上記したようなソース線やウェルなどに温特をもたせた上記各実施例で示した半導体記憶装置101と、この半導体記憶装置101のメモリセルの読み出し・書き込み動作を制御するメモリコントローラ102と、このメモリセルのアドレスごとの温特の傾き、ソース電圧やBLCLAMP電圧の絶対値のレベルなどの温特情報が記憶されているROMFUSE103で構成されている。
【0082】
ここで、ROMFUSE103は、変更不可のメモリセルではなく、書き換えることが可能な不揮発性メモリセルである。また、このROMFUSE103に記憶されている温特情報は、チップごとに異なる可能性があるために、予め出荷前に行われるテストによって、そのテスト結果をもとにしたパラメータの最適値がROMFUSE103に記憶されている。
【0083】
以下に、メモリセル内からデータを読み出すときのブロック図の動作を説明する。
【0084】
まず、メモリコントローラ102は、データの読み出しを行うメモリセルのアドレスに応じた温特情報をROMFUSE103から読み出す。
【0085】
次に、メモリコントローラ102は、所望の温特情報に応じた電源電圧を生成するために、上記したソース電圧やBLCLAMP電圧の温特の傾きを決定するためのRz0、Rz1の抵抗比とRy0、Ry1の抵抗比を設定し、半導体記憶装置101に命令を出す。同様に、ソース電圧やBLCLAMP電圧の絶対値のレベルの決定のためにも、Ra0、Ra1の抵抗比を設定し、半導体記憶装置101に命令を出す。
【0086】
次に、抵抗比の設定の命令を受けた半導体記憶装置101は、それぞれの抵抗比を設定し、電圧を生成することにより、ソース線及びウェル、BLCLAMPに必要な温特をもった所望の読み出し電圧を生成する。
【0087】
次に、データの読み出しを行う所望のメモリセルに温特をもった電源電圧を供給することにより、所望のメモリセルからデータを正常に読み出すことができる。
【0088】
その後、メモリコントローラ102は、ROMFUSE103の温特情報に応じて設定された抵抗比の値をROMFUSE103に書き込む、若しくは、同じアドレスのメモリセルに対応する温特情報を書き換える。これにより、次の電源投入時に改めてメモリセルの読み出し動作電圧をROMFUSE103の温特情報から設定する必要が無く、ROMFUSE103に書き込まれた温特情報に応じた抵抗比をそのままメモリセルに適用することができる。
【0089】
ここで、ソース電圧やBLCLAMP電圧の温度特性の傾きやBLCLAMP電圧のレベルの絶対値は、セルの書き込み消去を繰り返すたびに変化する可能性があるので、このメモリセルの劣化の情報をROMFUSE103に記憶しておき、メモリコントローラ102でこれらのパラメータをメモリセルの劣化に対応して、設定できるようにすることもできる。
【0090】
以上より、ROMFUSEにメモリセルアレイの温特情報を予め書き込んでおき、メモリセル読み出し動作時にROMFUSEから読み出した所望のメモリセルの温特情報をメモリコントローラ側で最適値に設定し、メモリセルに最適な温特をもった読み出し電圧を設定することができる。
【0091】
ここで、上記各実施例では、すべて読み出し動作時を例に説明してきたが、それ以外にも、書き込み終了後のベリファイ動作時にも適用することができる。
【0092】
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【0093】
【図1】本発明の実施例1に係る半導体記憶装置を示す回路図。
【図2】本発明の実施例1に係る半導体記憶装置の動作を示すタイミングチャート。
【図3】本発明の実施例1に係る半導体記憶装置の温特をもった電位VSRCを生成する回路図。
【図4】本発明の実施例1に係る半導体記憶装置の温特をもった電位BLCLAMPを生成する回路図。
【図5】本発明の実施例1に係る半導体記憶装置のワード線電位VCGRVを生成する回路図。
【図6】本発明の実施例2に係る半導体記憶装置を示す回路図。
【図7】本発明の実施例2に係る半導体記憶装置の動作を示すタイミングチャート。
【図8】本発明の実施例2に係る半導体記憶装置の動作を示すタイミングチャート。
【図9】本発明の実施例3に係る半導体記憶装置の回路図。
【図10】本発明の実施例3に係る半導体記憶装置の回路図。
【図11】本発明の実施例4に係る半導体記憶装置の回路図。
【図12】本発明の実施例4に係る半導体記憶装置の回路図。
【図13】本発明の実施例4に係る半導体記憶装置の回路図。
【図14】本発明の実施例5に係る半導体記憶装置の制御方法を示すブロック図。
【符号の説明】
【0094】
10 NANDセルユニット
20 センスアンプ部
21、22、23、24、28、42 NMOSトランジスタ
25 インバータ
26、27 キャパシタ
31、35、41、51 PMOSトランジスタ
32、33 ダイオード
34、36、52 差動増幅器
61、63、65、66、67、68、69 PMOSトランジスタ
62、64、65、71 差動増幅器
81、84、85、86、87 PMOSトランジスタ
82、83 差動増幅器




 

 


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