米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> 株式会社東芝

発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12134(P2007−12134A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−189951(P2005−189951)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 鴨志田 昌弘
要約 課題
動作信頼性を向上出来る半導体集積回路装置を提供すること。

解決手段
第1電源V1と、前記第1電源V1と異なる電圧の第2電源V2とを用いて動作する半導体集積回路装置1であって、前記第1電源V1が所定の電圧を超えたことを検知する第1検知回路10と、前記第2電源V2が所定の電圧を超えたことを検知する第2検知回路11と、前記第1電源V1を用いてアナログ動作するアナログ回路30の動作状況をチェックし、正常に動作しているか否かを示す制御信号CHECKを出力するチェック回路20とを具備し、前記第1検知回路10の検知レベルは前記制御信号CHECKに基づいて決定され、前記第1、第2検知回路10、11における検知結果に応じてパワーオンリセット信号POR1が出力される
特許請求の範囲
【請求項1】
第1電源と、前記第1電源と異なる電圧の第2電源とを用いて動作する半導体集積回路装置であって、
前記第1電源が所定の電圧を超えたことを検知する第1検知回路と、
前記第2電源が所定の電圧を超えたことを検知する第2検知回路と、
前記第1電源を用いてアナログ動作するアナログ回路の動作状況をチェックし、正常に動作しているか否かを示す制御信号を出力するチェック回路と
を具備し、前記第1検知回路の検知レベルは前記制御信号に基づいて決定され、前記第1、第2検知回路における検知結果に応じてパワーオンリセット信号が出力される
ことを特徴とする半導体集積回路装置。
【請求項2】
第1電源を用いてディジタル動作するディジタル回路と、
前記第1電源と、前記第1電源と異なる電圧の第2電源とを用いてアナログ動作する第1アナログ回路と、
前記第1電源が所定の電圧を超えたことを検知する第1検知回路と、
前記第2電源が所定の電圧を超えたことを検知する第2検知回路と、
前記第1電源を用いてアナログ動作する第2アナログ回路の動作状況をチェックし、該第2アナログ回路が正常に動作しているか否かを示す制御信号を出力するチェック回路と
を具備し、前記第1検知回路の検知レベルは前記制御信号に基づいて決定され、
前記第1、第2検知回路での検知結果に応じて、前記第1アナログ回路及び前記ディジタル回路が動作を開始する
ことを特徴とする半導体集積回路装置。
【請求項3】
前記第1検知回路は可変抵抗素子を含み、該可変抵抗素子の抵抗値によって前記検知レベルが決定される
ことを特徴とする請求項1または2記載の半導体集積回路装置。
【請求項4】
前記チェック回路はレベルシフタを含み、該レベルシフタの出力電圧が正常か否かをチェックする
ことを特徴とする請求項1乃至3いずれか1項記載の半導体集積回路装置。
【請求項5】
前記チェック回路は、データを保持するフューズ素子と、前記フューズ素子から前記データを読み出す読み出し回路とを備え、前記フューズ素子からの前記データの読み出し動作が正常に完了したか否かをチェックする
ことを特徴とする請求項1乃至3いずれか1項記載の半導体集積回路装置。
発明の詳細な説明
【技術分野】
【0001】
この発明は、半導体集積回路装置に関する。例えば、半導体記憶装置とロジック回路とが同一の半導体基板上に形成された半導体集積回路装置に関する。
【背景技術】
【0002】
近年、半導体メモリとロジック回路とを混載した半導体集積回路(LSI)において、半導体メモリとして書き換え可能なフラッシュメモリの必要性が増大してきている。
【0003】
フラッシュメモリ/ロジック混載LSIにおいて、ロジック回路では低電力化などの要求に応えるために低電圧の電源が使用される。他方フラッシュメモリでは、データの書き込み及び消去に必要な高電圧の電源が使用される。このように、フラッシュメモリとロジック回路とでは用いる電源が異なるため、LSIへの電源投入時には、複数の電源の電圧レベルを検知する必要があり、そのための回路が種々、提案されている(例えば特許文献1参照)。
【0004】
しかし上記従来の検知回路であると、電源がロジック回路の動作に十分な電圧レベルに達したことを検知できたとしても、アナログ回路の動作には十分ではない場合がある。従ってこのような場合、ロジック回路は正常に動作するが、アナログ回路が誤動作するという問題があった。
【特許文献1】特開2002−100974号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上出来る半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【0006】
この発明の一態様に係る半導体集積回路装置は、第1電源と、前記第1電源と異なる電圧の第2電源とを用いて動作する半導体集積回路装置であって、前記第1電源が所定の電圧を超えたことを検知する第1検知回路と、前記第2電源が所定の電圧を超えたことを検知する第2検知回路と、前記第1電源を用いてアナログ動作するアナログ回路の動作状況をチェックし、正常に動作しているか否かを示す制御信号を出力するチェック回路とを具備し、前記第1検知回路の検知レベルは前記制御信号に基づいて決定され、前記第1、第2検知回路における検知結果に応じてパワーオンリセット信号が出力される。
【発明の効果】
【0007】
本発明によれば、動作信頼性を向上出来る半導体集積回路装置を提供出来る。
【発明を実施するための最良の形態】
【0008】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0009】
この発明の第1の実施形態に係る半導体集積回路装置について図1を用いて説明する。図1は、本実施形態に係るLSIのブロック図である。
【0010】
図示するように、本実施形態に係るLSI1はアナログ回路2、ディジタル回路3、及びパワーオンリセット回路4を備えている。アナログ回路2はアナログ動作を行う回路であり、第1電源V1(例えば1.5V)、及び第2電源V2(|V2|>|V1|)を電源電圧として用いて動作する。ディジタル回路3はディジタル動作を行う回路であり、第1電源V1を電源電圧として用いて動作する。パワーオンリセット回路4は、第1、第2電源V1、V2の電圧がそれぞれ所定の値に達したか否かを検知する。そして所定の値に達した際に、パワーオンリセット信号POR1をアサート(“H”レベルと)する。アナログ回路2及びディジタル回路3は、パワーオンリセット信号POR1がアサートされると動作可能な状態となる。
【0011】
図2はパワーオンリセット回路4の回路図である。図示するよう、パワーオンリセット回路4は第1検知回路10、第2検知回路11、ANDゲート12、13、及び制御回路14を備えている。第1検知回路10は、第1電源V1が所定の値に達したか否かを検知し、達した場合に“H”レベルを出力する。第1検知回路10の検知レベルは制御回路14によって制御される。第2検知回路11は、第2電源V2が所定の値に達したか否かを検知し、達した場合に“H”レベルを出力する。ANDゲート12は、第1検知回路10の出力と第2検知回路11の出力との論理積演算を行い、これをパワーオンリセット信号POR2として出力する。ANDゲート13は、パワーオンリセット信号POR2と検知信号CHECKとの論理積演算を行い、これをパワーオンリセット信号POR1として出力する。検知信号CHECKについては下記に説明する。制御回路14は、パワーオンリセット信号POR2に応じて第1検知回路10の検知レベルを制御する。
【0012】
制御回路14は、チェック回路20、クロック発生回路21、インバータ22、ANDゲート23、D−フリップフロップ24、及びマルチプレクサ25を備えている。チェック回路20は、第1電源V1で動作するアナログ回路を内部に備えており、検知信号CHECKを出力する。そして、内部のアナログ回路が正常に動作しているか否かを検知し、正常に動作している場合に検知信号CHECKをアサート(“H”レベルと)する。クロック発生回路21は、パワーオンリセット信号POR2が“H”レベルである期間、クロックCLKを発生する。インバータ22は検知信号CHECKを反転させる。ANDゲート23は、インバータ22の出力とクロックCLKとの論理積演算を行う。D−フリップフロップ24は、ANDゲート23の出力が“H”レベルである場合に、検知信号CHECKをラッチする。マルチプレクサ25は、D−フリップフロップ24に格納されているデータと、チェック回路20から出力される検知信号CHECKとのいずれかを選択し、レベル制御信号RESCTLとして出力する。すなわち、検知信号CHECKが“L”レベルの際にはチェック回路20から出力される検知信号CHECKを選択し、“H”レベルの際にはD−フリップフロップ24に格納されているデータを選択する。電源投入直後、D−フリップフロップには初期値として“H”レベルがラッチされている。
【0013】
図3はチェック回路20の一例を示す回路図である。図示するようにチェック回路20はアナログ回路30、EXNORゲート31−0〜31−3、及びANDゲート32を備えている。アナログ回路30は、例えば2つのレベルシフト回路33、34を含んでいる。レベルシフト回路33には第1電源V1が入力され、レベルシフト回路34には接地電位が入力される。EXNORゲート31−0は、レベルシフト回路33の出力OUTと、第2電源V2との排他的否定論理積演算を行う。EXNORゲート31−1は、レベルシフト回路33の反転出力/OUTと、接地電位との排他的否定論理積演算を行う。EXNORゲート31−2は、レベルシフト回路34の出力OUTと、接地電位との排他的否定論理積演算を行う。EXNORゲート31−3は、レベルシフト回路34の反転出力/OUTと、第2電源V2との排他的否定論理積演算を行う。ANDゲート32は、EXNORゲート31−0〜31−3の出力のAND演算を行い、その結果を検知信号CHECKとして出力する。
【0014】
図4はレベルシフト回路33、34の一例を示す回路図である。図示するように、レベルシフト回路33、34は、インバータ40、41、pチャネルMOSトランジスタ42−0、42−1、43−0、43−1、及びnチャネルMOSトランジスタ44−0、44−1を備えている。インバータ40は、pチャネルMOSトランジスタ45及びnチャネルMOSトランジスタ46を備えている。pチャネルMOSトランジスタ45のソースは電源電位に接続され、ドレインはnチャネルMOSトランジスタ46のドレインに接続され、ゲートはnチャネルMOSトランジスタ46のゲートに接続されている。nチャネルMOSトランジスタ46のソースは接地電位に接続されている。そしてトランジスタ45、46のゲートがインバータ40の入力ノード、及びレベルシフト回路33、34の入力端子INとなる。また、pチャネルMOSトランジスタ45のドレインとnチャネルMOSトランジスタ46のドレインとの接続ノードがインバータ40の出力ノードとなる。インバータ41は、pチャネルMOSトランジスタ47及びnチャネルMOSトランジスタ48を備えている。pチャネルMOSトランジスタ47のソースは電源電位に接続され、ドレインはnチャネルMOSトランジスタ48のドレインに接続され、ゲートはnチャネルMOSトランジスタ48のゲートに接続されている。nチャネルMOSトランジスタ48のソースは接地電位に接続されている。そしてトランジスタ47、48のゲートがインバータ41の入力ノード、及びレベルシフト回路33、34の入力端子INとなる。また、pチャネルMOSトランジスタ47のドレインとnチャネルMOSトランジスタ48のドレインとの接続ノードがインバータ41の出力ノードとなる。
【0015】
pチャネルMOSトランジスタ42−0、42−1のソース及びゲートは電源電位に接続され、ドレインはそれぞれpチャネルMOSトランジスタ43−0、43−1のソースに接続されている。pチャネルMOSトランジスタ43−0、43−1のドレインは、それぞれnチャネルMOSトランジスタ44−0、44−1のドレインに接続され、且つpチャネルMOSトランジスタ43−1、43−0のゲートに接続されている。nチャネルMOSトランジスタのソースは接地電位に接続され、ゲートはそれぞれインバータ41、40の出力ノードに接続されている。そして、pチャネルMOSトランジスタ43−1のドレイン、pチャネルMOSトランジスタ43−0のゲート、及びnチャネルMOSトランジスタ44−1のドレインの接続ノードが、レベルシフト回路33、34の出力ノードOUTとなる。また、pチャネルMOSトランジスタ43−0のドレイン、pチャネルMOSトランジスタ43−1のゲート、及びnチャネルMOSトランジスタ44−0のドレインの接続ノードが、レベルシフト回路33、34の反転出力ノード/OUTとなる。
【0016】
上記構成において、レベルシフト回路33に第1電源V1が入力されると、出力ノードOUTにはトランジスタ42−1、43−1の電流経路を介して電源電位(“H”レベル)が出力され、反転出力ノード/OUTにはトランジスタ44−0の電流経路を介して接地電位(“L”レベル)が出力される。また、レベルシフト回路34に接地電位が入力されると、反転出力ノード/OUTにはトランジスタ42−1、43−1の電流経路を介して電源電位(“H”レベル)が出力され、出力ノードOUTにはトランジスタ44−0の電流経路を介して接地電位(“L”レベル)が出力される。
【0017】
図5は図2における第1検知回路の一例を示す回路図である。図示するように第1検知回路10は、比較器50及び可変抵抗素子51を備えている。可変抵抗素子51は、抵抗素子52〜54及びnチャネルMOSトランジスタ55、56を備えている。抵抗素子52〜54は直列接続されている。そして、抵抗素子52の一端が比較器50の反転入力端子(−)に接続され、抵抗素子54の一端が接地されている。抵抗素子52と抵抗素子54との間にはMOSトランジスタ55が設けられている。すなわち、抵抗素子52の他端と抵抗素子53の一端との接続ノードにMOSトランジスタ55のドレインが接続され、抵抗素子54の他端との間に、MOSトランジスタ55のソースが接続されている。また、抵抗素子53と抵抗素子54との間にはMOSトランジスタ56が設けられている。すなわち、抵抗素子53の一端にMOSトランジスタ56のドレインが接続され、抵抗素子54の他端にMOSトランジスタ56のソースが接続されている。そしてMOSトランジスタ55、56のゲートには、それぞれレベル制御信号RESCTL、反転レベル制御信号/RESCTLが入力される。
【0018】
比較器50の正転入力端子(+)には、第1電源V1が接続される。そして電源電圧V1と、可変抵抗素子51で発生する電圧Vref1とを比較し、V1>Vref1の場合に“H”レベルを出力する。
【0019】
第2検知回路11も比較器を備えており、第2電源V2と所定の電圧Vref2とを比較する。そして第2電源V2が所定の電圧を超えた際に“H”レベルを出力する。
【0020】
次に、上記構成のパワーオンリセット回路4の動作について図4乃至図7を用いて説明する。図6はパワーオンリセット回路の動作のフローチャートであり、図7は各種信号のタイミングチャートである。
【0021】
まずLSI1に対して電源が入力される(ステップS10)。すると、パワーオンリセット回路4の第1、第2検知回路10、11がそれぞれ第1、第2電源V1、V2の電圧を検知する(ステップS11)。電源投入直後、レベル制御信号RESCTLは“H”レベルであるものと仮定する。すると、図5においてMOSトランジスタ55がオン状態、MOSトランジスタ56がオフ状態となるから、第1検知回路10の検知レベル(基準電圧Vref2)は抵抗素子52、54の直列接続回路で決定されることになる。
【0022】
V1>Vref1、V2>Vref2であったとすると、第1、第2検知回路の出力は共に“H”レベルとなるから、ANDゲート12の出力、すなわちパワーオンリセット信号POR2がアサート(“H”レベルと)される(ステップS12、図7における時刻t1)。
【0023】
するとパワーオンリセット信号POR2に応答して、クロック発生回路21がクロックCLKを発生する(ステップS13)。その後の動作はチェック回路20の出力する検知信号CHECKによって変化する。以下、検知信号CHECK=“L”とCHECK=“H”の場合をそれぞれCASE1、CASE2として説明する。
【0024】
<CASE1>
ステップS12の時点において、図7に示すように検知信号CHECK=“L”であったとする(ステップS14)。すなわち、図3の構成においてアナログ回路30が正常に動作しておらず、レベルシフト回路33の出力信号OUTとレベルシフト回路34の反転出力信号/OUTとの少なくともいずれかが“L”レベルであるか、またはレベルシフト回路33の反転出力信号/OUTとレベルシフト回路34の出力信号OUTとの少なくともいずれかが“H”レベルであったとする。すると、EXNORゲート31−0〜31−3のいずれかの出力が“L”レベルとなるので、検知信号CHECKは“L”レベルとなる。この場合、ANDゲート13の出力、すなわちパワーオンリセット信号POR1は“L”レベルである。
【0025】
すると、CLK=“H”の期間、ANDゲート23の出力は“H”レベルとなるので、D−フリップフロップ24は検知信号CHECK=“L”をラッチする(ステップS15)。またCHECK=“L”であるので、マルチプレクサ25は検知信号CHECK(“L”レベル)を選択する(ステップS16)。すなわち、レベル制御信号RESCTLは“L”レベルとなる。
【0026】
その結果、MOSトランジスタ55がオフ状態、MOSトランジスタ56がオン状態となる。すなわち、第1検知回路10の検知レベル(基準電圧Vref2)が変化し(ステップS17)、抵抗素子52、53、54の直列接続回路で決定されることになる。
【0027】
その後、新たな検知レベルを用いて、再びステップS10以降の動作を繰り返す。可変抵抗素子51において抵抗素子53が有効とされたことで、検知レベルは上昇する。従って、第1電源が検知レベルに達した際には(ステップS12)、その電圧はアナログ回路の動作に十分な値であったとする。すると、チェック回路20内のレベルシフト回路33、34も正常動作をするから、検知信号CHECKは“H”レベルとなる(ステップS14、図7における時刻t2)。
【0028】
これによりANDゲート23の出力は“L”レベルとなるので、D−フリップフロップ24は新たに検知信号CHECKをラッチしない。またCHECK=“H”であるので、マルチプレクサ25はD−フリップフロップ24のラッチデータを選択する(ステップS18)。すなわち、レベル制御信号RESCTLは“L”レベルを維持する。よって、第1検知回路10の検知レベルは不変である(ステップS19)。
【0029】
またPOR1=“H”、CHECK=“H”であるので、パワーオンリセット信号POR1がアサート(“H”レベルと)される(ステップS20)。その結果、アナログ回路2及びディジタル回路3が動作を開始し、例えばフューズ回路に保存されたデータの読み出し等を行う。
【0030】
<CASE2>
次に、電源投入直後において、図7に示すように検知信号CHECK=“H”であったとする。すなわち、第1電源の電圧はアナログ回路の動作に十分な値に達しており、チェック回路20内のレベルシフト回路33、34も正常動作をしていたとする。すると、検知信号CHECKは“H”レベルとなる(ステップS14、図1における時刻t2)。
【0031】
従って、ANDゲート23の出力は“L”レベルとなるので、D−フリップフロップ24は検知信号CHECKをラッチしない。またCHECK=“H”であるので、マルチプレクサ25はD−フリップフロップ24のラッチされている初期データ(“H”レベル)を選択する(ステップS18)。すなわち、レベル制御信号RESCTLは“H”レベルを維持する(ステップS19)。よって、第1検知回路10の検知レベルは不変であり、抵抗素子52、54の直列接続回路で決定される。
【0032】
またPOR1=“H”、CHECK=“H”であるので、パワーオンリセット信号POR1がアサート(“H”レベルと)される(ステップS20)。
【0033】
上記のように、この発明の第1の実施形態に係る半導体集積回路であると、下記(1)、(2)の効果が得られる。
(1)動作信頼性を向上出来る。
本実施形態に係る構成であると、第1電源V1を用いて動作するアナログ回路を含むLSIにおいて、パワーオンリセット回路4はアナログ回路の動作状態をチェックするチェック回路20を備えている。チェック回路20によってアナログ回路が正常に動作していないことが検知された場合、すなわち第1電源V1の電圧がアナログ動作に十分な高さに達していない場合、第1電源V1を検知する第1検知回路10の検知レベルを上昇させる。またチェック回路20によってアナログ回路が正常に動作していると検知された場合、すなわち第1電源V1の電圧がアナログ動作に十分な高さに達している場合、第1検知回路の検知レベルを固定する。
【0034】
従って、第1検知回路の検知レベルを、アナログ回路の動作に必要な値に設定することが出来る。すなわち、電源投入直後において第1電源V1が、アナログ回路が動作するのに十分な電圧にまで達したときに、はじめてパワーオンリセット信号POR1がアサートされる。よって、電源投入直後にディジタル回路は動作するがアナログ回路は動作しない等のアナログ回路の誤動作を防止し、LSIの動作信頼性を向上出来る。
【0035】
(2)動作を安定化出来る。
本実施形態に係る構成であると、パワーオンリセット回路4は制御回路14を備え、制御回路14によって第1検知回路10の検知レベルを制御している。従って、第1電圧が振動するような場合であってもパワーオンリセット信号POR1を安定させ、LSIの動作を安定化出来る。
【0036】
すなわち、第1電圧が上昇と下降とを小刻みに繰り返すような場合であっても、一度でも検知信号CHECKが“L”レベルになると、それ以後は検知レベルが上昇する。従って、第1電圧が下降の後に再び上昇したとしても、その際は上昇した検知レベルに達しない限りパワーオンリセット信号POR2は“H”レベルにならない。このように、パワーオンリセット信号が第1電源の電圧と同じようにして揺れることを抑制出来る。
【0037】
次に、この発明の第2の実施形態に係る半導体集積回路装置について説明する。本実施形態は上記第1の実施形態において、第1検知回路10の検知レベルを3種類以上にするものである。図8は本実施形態に係るLSIの備えるパワーオンリセット回路4の回路図である。以下では第1の実施形態と異なる点についてのみ説明する。
【0038】
図示するように制御回路14は、上記第1の実施形態で説明した図2の構成において、更にインバータ26、ANDゲート27、及びシフトレジスタ28を備えている。マルチプレクサ25は、選択した信号をレベル制御信号RESCTLの代わりにレジスタ制御信号REGCTLとして出力する。インバータ26はレジスタ制御信号REGCTLを反転する。ANDゲート27は、クロックCLKとインバータ26の出力信号との論理積演算を行う。シフトレジスタ28は(n+1)ビットのデータを保持する。そしてこのデータをレベル制御信号RESCTL[0:n]として第1検知回路10へ出力する。なおレベル制御信号RESCTL[0:n]のデフォルト値は(0000…1)であり、最下位ビットのみが“1”である。またシフトレジスタ28は、ANDゲート27から“H”レベル信号を受信する度に、ビット“1”を上位ビットへシフトさせる。
【0039】
また第1の実施形態と異なり、マルチプレクサ25は検知信号CHECKが“L”レベルの際にはD−フリップフロップ24に格納されているデータを選択し、“H”レベルの際には検知信号CHECKを選択する。更に、D−フリップフロップ24は初期値として“L”レベルを保持している。
【0040】
図9は第1検知回路10の一例を示す回路図である。図示するように第1検知回路10の備える可変抵抗素子51は、上記第1の実施形態で説明した図5の構成において、抵抗素子53とMOSトランジスタ56とをn個設けた構成を有している。すなわち、抵抗素子52と抵抗素子54との間に、n個の抵抗素子53−1〜53−nが接続されている。また、抵抗素子53−1〜53−nと抵抗素子54との間に、n個のMOSトランジスタ56−1〜56−nが接続されている。そして、MOSトランジスタ55及びMOSトランジスタ56−1〜56−nのゲートにそれぞれ、レベル制御信号RESCTL[0:n]の各ビットが入力される。すなわち、MOSトランジスタ55のゲートにはRESCTLの最下位ビットが入力され、MOSトランジスタ56−1のゲートにはRESCTLの2ビット目が入力され、MOSトランジスタ56−nのゲートには最上位ビットが入力される。
【0041】
次に、上記構成のパワーオンリセット回路4の動作について図8乃至図10を用いて説明する。図10はパワーオンリセット回路4の動作のフローチャートである。
【0042】
まずLSI1に対して電源が入力される(ステップS10)。すると、パワーオンリセット回路4の第1、第2検知回路10、11がそれぞれ第1、第2電源V1、V2の電圧を検知する(ステップS11)。電源投入直後、レベル制御信号RESCTL[0:n]は最下位ビットのみが“1”である。従って、図9においてMOSトランジスタ55がオン状態、MOSトランジスタ56−1〜56−nがオフ状態となるから、第1検知回路10の検知レベル(基準電圧Vref2)は抵抗素子52、54の直列接続回路で決定されることになる。
【0043】
V1>Vref1、V2>Vref2であったとすると、第1、第2検知回路の出力は共に“H”レベルとなるから、パワーオンリセット信号POR2がアサート(“H”レベルと)される(ステップS12)。
【0044】
するとパワーオンリセット信号POR2に応答して、クロック発生回路21がクロックCLKを発生する(ステップS13)。その後の動作はチェック回路20の出力する検知信号CHECKによって変化する。
【0045】
アナログ回路30が正常に動作しておらず、検知信号CHECK=“L”であった場合(ステップS14)、ANDゲート23の出力は“H”レベルとなるので、D−フリップフロップ24は検知信号CHECK=“L”をラッチする(ステップS15)。またCHECK=“L”であるので、マルチプレクサ25はD−フリップフロップ24に保持されるデータ(“L”レベル)を選択する(ステップS18)。すなわち、レジスタ制御信号REGCTLは“L”レベルとなる(ステップS30)。
【0046】
すると、ANDゲート27の出力は“H”レベルとなるので、シフトレジスタ28はレベル制御信号RESCTL[0:n]のビットを上位ビットへシフトする(ステップS31)。すなわち、レベル制御信号RESCTL[0:n]は(0000…01)から(0000…10)に変化する。
【0047】
その結果、第1検知回路10の検知レベルが変化する(ステップS17)。すなわち、第1検知回路10の可変抵抗素子51において、MOSトランジスタ55がオフ状態に変化し、MOSトランジスタ56−1がオン状態に変化する。そのため、第1検知回路10の検知レベル(基準電圧Vref2)は、抵抗素子52、53−1、54の直列接続回路で決定されることになる。
【0048】
その後、ステップS17で得られた新たな検知レベルを用いて、再びステップS10以降の動作を繰り返す。可変抵抗素子51において抵抗素子53が有効とされたことで、検知レベルは上昇する。この場合でもアナログ回路30が正常動作しない場合には、ステップS15、S18、S30、S31、S17を行い、MOSトランジスタ56−1をオフ状態にして、MOSトランジスタ56−2をオン状態とする。この処理は最大でMOSトランジスタ56−nまでオン状態にすることが出来る。従って、検知レベルの最大値は、抵抗値52、53−1〜53−n、54の直列抵抗で決定される値となる。
【0049】
いずれかの時点で検知信号CHECKが“H”レベルに変化すると(ステップS14)、ANDゲート23の出力は“L”レベルとなる。従ってD−フリップフロップ24は新たに検知信号CHECKをラッチしない。また、マルチプレクサ25は検知信号CHECKを選択する(ステップS16)。従って、マルチプレクサ25の出力、すなわちレジスタ制御信号REGCTLは“H”レベルとなる(ステップS32)。するとANDゲート27の出力は“L”レベルとなるので、シフトレジスタ28はレベル制御信号RESCTL[0:n]のビットをシフトせず、直前の値を維持する。従って、第1検知回路10の検知レベルは直前の値に維持される(ステップS19)
またPOR1=“H”、CHECK=“H”であるので、パワーオンリセット信号POR1がアサート(“H”レベルと)される(ステップS20)。その結果、アナログ回路2及びディジタル回路3が動作を開始し、例えばフューズ回路に保存されたデータの読み出し等を行う。
【0050】
上記のように本実施形態に係る構成によれば、第1の実施形態で説明した(1)、(2)の効果に加えて、下記(3)の効果が得られる。
(3)検知レベルをより正確に設定出来る。
本実施形態であると、パワーオンリセット回路4の制御回路14は(n+1)ビットのレベル制御信号RESCTL[0:n]保持するシフトレジスタ28を備えている。また第1検知回路10の可変抵抗素子51は、n個の抵抗素子56−1〜56−nとn個のMOSトランジスタ56−1〜56−nを備えている。そして、レベル制御信号RESCTL[0:n]の各ビットを、MOSトランジスタ55、56−1〜56−nのゲートに割り当てている。従って、可変抵抗素子51の抵抗値、すなわち基準電圧Vref1を複数((n+1)種類)の値に設定出来る。このように基準電圧Vref1を微調整出来るため、必要な検知レベルを正確に設定でき、第1電源V1を無用に高く設定することを防止出来る。
【0051】
次にこの発明の第3の実施形態に係る半導体集積回路について説明する。本実施形態は上記第1の実施形態において、チェック回路20の構成を変形したものである。従って、以下ではチェック回路20以外の構成は第1の実施形態と同様であるので説明は省略する。
【0052】
図11は本実施形態に係るパワーオンリセット回路4の回路図である。図示するようにチェック回路20はダミーフューズブロック(dummy fuse block)35及び読み出しチェック回路36を備えている。ダミーフューズブロックはフューズ素子を備えており、例えばアナログ回路2等に含まれるフューズ回路と同様の構成を有している。読み出しチェック回路36はダミーフューズブロックからデータを読み出し、その読み出し動作が正常に行われた際に検知信号CHECKをアサートする。
【0053】
以上のように、アナログ回路30として、レベルシフト回路の代わりにダミーフューズブロックを用いて、ダミーフューズブロック内のアナログ回路の不具合を検知する場合であっても上記第1の実施形態と同様の動作が可能であり、同様の効果(1)、(2)が得られる。
【0054】
次にこの発明の第4の実施形態に係る半導体集積回路について説明する。本実施形態は上記第2の実施形態と第3の実施形態とを組み合わせたものである。すなわち、図12に示すように、第2の実施形態に係る構成において、チェック回路20がダミーフューズブロック35及び読み出しチェック回路36を備えている。
【0055】
本構成によっても上記第2の実施形態と同様の動作が可能であり、同様の効果(1)乃至(3)が得られる。
【0056】
次にこの発明の第5の実施形態に係る半導体集積回路について説明する。本実施形態は、上記第1乃至第4の実施形態を、メモリを混載したシステムLSIに適用したものである。図13は本実施形態に係るシステムLSIのブロック図である。
【0057】
図示するように、システムLSI100は、CPU101、2Trフラッシュメモリ102、電圧発生回路103、及びパワーオンリセット回路104を備えている。
電圧発生回路103は、電圧Vcc1(=1.25〜1.65V)に基づいて複数の内部電圧を生成する。電圧発生回路103は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧VBB1(=−7V)、VBB2(=−8V)、正電圧VPP(=12V)、Vcc2(=3V)を生成する。
【0058】
パワーオンリセット回路104は、上記第1乃至第4の実施形態で説明したパワーオンリセット回路4である。但し、第1電源V1としてVcc1が入力され、第2電源V2としてVBB1、VBB2、VPP、Vcc2が入力される。従って、パワーオンリセット回路104は図2、図8、図11、または図12に示す構成を4個備え、それぞれの回路において、それぞれVBB1、VBB2、VPP、Vcc2とVcc1とを検知しても良い。または図2、図8、図11、または図12に示す構成において、1個の第1検知回路と4個の第2検知回路10とを設けても良い。この場合、各第2検知回路10がそれぞれVBB1、VBB2、VPP、Vcc2を検知する。また図3に示すチェック回路において、EXNORゲート31−0〜31−3に第2電圧V2としてVBB1、VBB2、VPP、Vcc2を入力する。
【0059】
CPU101はディジタル動作を行う回路であり図1におけるディジタル回路3に相当する。CPU101は、外部から入力される電圧Vcc1(第1電源V1)を電源電圧として用いて動作するもので、フラッシュメモリ102との間でデータの授受を行う。またCPU101は、パワーオンリセット回路104の出力するパワーオンリセット信号POR1がアサートされることで動作開始可能となる。
【0060】
フラッシュメモリ102は、図1におけるアナログ回路に相当し、Vcc1(第1電源V1)、VBB1、VBB2、VPP、Vcc2(第2電源V2)を用いて動作する。そして、パワーオンリセット回路104の出力するパワーオンリセット信号POR1がアサートされることで動作開始可能となる。フラッシュメモリ102は、メモリセルアレイ110、書き込み用デコーダ120、セレクトゲートデコーダ130、カラムデコーダ140、書き込み回路150、読み出し回路160、ソース線ドライバ170、スイッチ群180、及び入力バッファ190を備えている。
【0061】
メモリセルアレイ110は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ110の構成について、図14を用いて説明する。図14はメモリセルアレイ10の一部領域の回路図である。
【0062】
図示するように、メモリセルアレイ110は、((m+1)×(n+1)、但しm、nは自然数)個のメモリセルブロックBLK、メモリセルブロックBLK毎に設けられた書き込み用カラムセレクタWCS、読み出し用カラムセレクタRCS、及び書き込み禁止用カラムセレクタICSを有している。
【0063】
各々のメモリセルブロックBLKは、複数のメモリセルMCを含んでいる。メモリセルMCは、2Trフラッシュメモリのメモリセルである。すなわち、メモリセルMCの各々は、1個のメモリセルトランジスタMTと1個の選択トランジスタSTとを有している。そして、メモリセルトランジスタMTのソースは、選択トランジスタSTのドレインに接続されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。列方向で隣接するメモリセルMC同士は、メモリセルトランジスタMTのドレイン領域、または選択トランジスタSTのソース領域を共有している。各々のメモリセルブロックBLKには、メモリセルMCが(4×4)個、含まれている。列方向に配置されたメモリセルMCの数は、図14では4個であるが、この数は一例に過ぎず、例えば8個や16個等でも良く、限定されるものではない。4列に並ぶメモリセルMCのメモリセルトランジスタMTのドレイン領域は、4本のローカルビット線LBL0〜LBL3にそれぞれ接続されている。ローカルビット線LBL0〜LBL3の一端は書き込み用カラムセレクタWCSに接続され、他端は読み出し用カラムセレクタRCSに接続されている。
【0064】
メモリセルアレイ10内において、同一行のメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WL(4m−1)のいずれかに共通接続されている。同一行の選択トランジスタSTのゲートは、セレクトゲート線SG0〜SG(4m−1)のいずれかに共通接続されている。ローカルビット線LBL0〜LBL3は各々のメモリセルブロックBLK内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線WL及びセレクトゲート線SGは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線WL0〜WL(4m−1)は書き込み用デコーダ20に接続される。セレクトゲート線SG0〜SG(4m−1)の一端は書き込み用デコーダ20に接続され、他端はセレクトゲートデコーダ30に接続されている。また、選択トランジスタSTのソース領域は、複数のメモリセルブロックBLK間で共通接続され、ソース線ドライバ170に接続されている。
【0065】
次に書き込み用カラムセレクタWCSの構成について説明する。書き込み用カラムセレクタWCSの各々は、4つのMOSトランジスタ111〜114を備えている。MOSトランジスタ111〜114の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ111と112の電流経路の他端が共通接続され、MOSトランジスタ113と114の電流経路の他端が共通接続されている。このMOSトランジスタ111と112の共通接続ノードをノードN10、MOSトランジスタ113と114の共通接続ノードをN11と以下では呼ぶこととする。MOSトランジスタ111〜114のゲートは、書き込み用カラム選択線WCSL0〜WCSL(2m−1)のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタWCSに含まれるMOSトランジスタ111、113は、同一の書き込み用カラム選択線WCSL(i−1)(i:1、3、5、…)に接続され、同一行にある書き込み用カラムセレクタWCSに含まれるMOSトランジスタ112、114は、同一の書き込み用カラム選択線WCSLiに接続される。書き込み用カラム選択線WCSL0〜WCSL(2m−1)は、書き込み時において、カラムデコーダ140によって選択される。
【0066】
書き込み用カラムセレクタWCS内のノードN10、N11は、それぞれ書き込み用グローバルビット線WGBL0〜WGBL(2n−1)のいずれかに接続されている。書き込み用グローバルビット線WGBL0〜WGBL(2n−1)のそれぞれは、同一列にある書き込み用カラムセレクタWCSのノードN10同士、またはノードN11同士を共通接続する。そして、書き込み用グローバルビット線WGBL0〜WGBL(2n−1)は、書き込み用回路150に接続されている。
【0067】
次に読み出し用カラムセレクタRCSの構成について説明する。読み出し用カラムセレクタRCSの各々は、4つのMOSトランジスタ115〜118を備えている。MOSトランジスタ115〜118の電流経路の一端はローカルビット線LBL0〜LBL3の他端にそれぞれ接続されている。そして、MOSトランジスタ115〜118の電流経路の他端は、互いに共通接続されている。MOSトランジスタ115〜118の共通接続ノードをノードN20と以下では呼ぶこととする。MOSトランジスタ115〜118のゲートは、それぞれ異なる読み出し用カラム選択線RCSL0〜RCSL(4m−1)に接続されている。なお、同一行にある読み出し用カラムセレクタRCSに含まれるMOSトランジスタ115〜118のそれぞれは、同一の読み出し用カラム選択線RCSL0〜RCSL(4m−1)に接続されている。読み出し用カラム選択線RCSL0〜RCSL(4m−1)は、読み出し時において、カラムデコーダ140によって選択される。
【0068】
読み出し用カラムセレクタRCS内のノードN20は、読み出し用グローバルビット線RGBL0〜RGBL(n−1)のいずれかに接続されている。読み出し用グローバルビット線RGBL0〜RGBL(n−1)のそれぞれは、同一列にある読み出し用カラムセレクタRCS内のノードN20同士を共通接続する。そして、読み出し用グローバルビット線RGBL0〜RGBL(n−1)は、読み出し回路160に接続されている。
【0069】
次に書き込み禁止用カラムセレクタICSの構成について説明する。書き込み禁止用セレクタICSの各々は、4つのMOSトランジスタ141〜144を備えている。MOSトランジスタ141〜144の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ141〜144の電流経路の他端には書き込み禁止電圧VPIが共通に印加される。MOSトランジスタ141〜144のゲートは、書き込み禁止用カラム選択線ICSL0〜ICSL(2m−1)のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ141、143は、同一の書き込み用カラム選択線ICSL(i−1)(i:1、3、5、…)に接続され、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ142、144は、同一の書き込み用カラム選択線WCSLiに接続される。書き込み禁止用カラム選択線ICSL0〜ICSL(2m−1)は、書き込み時において、カラムデコーダ140によって選択される。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線RGBL、及び書き込み用グローバルビット線WGBLの本数は、本例に限ったものではない。
【0070】
図13に戻って説明を続ける。書き込み回路150は、書き込みデータをラッチすると共に、書き込み用グローバルビット線WGBLをリセットする。
【0071】
入力バッファ190は、CPU101から与えられる書き込みデータを保持する。
【0072】
スイッチ群180は、入力バッファ190で保持された書き込みデータを書き込み回路150に転送する。
【0073】
書き込み回路150、スイッチ群180、及び入力バッファ190の構成について図15を用いて説明する。図15は、書き込み回路150、スイッチ群180、及び入力バッファ190の回路図である。
【0074】
まず書き込み回路150について説明する。書き込み回路150はラッチ回路群151及びリセット回路152を備えている。ラッチ回路群151は、書き込み用グローバルビット線WGBL0〜WGBL(2n−1)毎に設けられたラッチ回路153を備えている。ラッチ回路153の各々は、2つのインバータ154、155を備えている。インバータ154の入力端は、インバータ155の出力端に接続され、インバータ154の出力端は、インバータ155の入力端に接続されている。そして、インバータ154の入力端とインバータ155の出力端との接続ノードがラッチ回路153の出力ノードとなり、対応する書き込み用グローバルビット線に接続されている。インバータ154、155はそれぞれ、電流経路が直列接続されたnチャネルMOSトランジスタ156及びpチャネルMOSトランジスタ157を備えている。nチャネルMOSトランジスタ156のソースはVBLPWノードに接続され、pチャネルMOSトランジスタ157のソースは書き込み禁止電圧ノードVPIに接続されている。nチャネルMOSトランジスタ156のゲートとpチャネルMOSトランジスタ157のゲートとは共通接続されている。そして、インバータ155のpチャネルMOSトランジスタ157のドレインとnチャネルMOSトランジスタ156のドレインとの接続ノードが、インバータ154のpチャネルMOSトランジスタ157のゲートとnチャネルMOSトランジスタ156のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ154のpチャネルMOSトランジスタ157のドレインとnチャネルMOSトランジスタ156のドレインとの接続ノードが、インバータ155のpチャネルMOSトランジスタ157のゲートとnチャネルMOSトランジスタ156のゲートとの接続ノードに接続され、この接続ノードがラッチ回路153の入力ノードとなる。
【0075】
リセット回路152は、書き込み用グローバルビット線WGBL0〜WGBL(2n−1)毎に設けられたnチャネルMOSトランジスタ158を備えている。各nチャネルMOSトランジスタ158のドレインは対応する書き込み用グローバルビット線に接続され、ソースはVBLPWノードに共通接続され、ゲートはWGBLRSTノードに共通接続されている。
【0076】
スイッチ群180は、ラッチ回路153毎に設けられたnチャネルMOSトランジスタ181、及びnチャネルMOSトランジスタ182を備えている。MOSトランジスタ181の電流経路の一端は、対応するラッチ回路153の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された2つのMOSトランジスタ181の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線WGBL0、WGBL1にそれぞれ対応するラッチ回路53に接続されたMOSトランジスタ181同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線WGBL2、WGBL3にそれぞれ対応するラッチ回路153に接続されたMOSトランジスタ181同士もまた同じである。そして、書き込み用グローバルビット線WGBL(i−1)(i=1、3、5、…)に対応するラッチ回路153に接続されたMOSトランジスタ181のゲートは、WDH0ノードに共通接続され、書き込み用グローバルビット線WGBLiに対応するラッチ回路153に接続されたMOSトランジスタ181のゲートはWDH1ノードに共通接続されている。そして、互いに共通接続されたMOSトランジスタ181の電流経路の他端は、MOSトランジスタ182の電流経路の一端に接続されている。MOSトランジスタ182のゲートには、一括して正電圧Vcc2が印加される。なお以下では、MOSトランジスタ181とラッチ回路153の入力ノードとの接続ノードを、それぞれノードA0〜A(2n−1)と呼ぶことにする。
【0077】
次に入力バッファ190について説明する。入力バッファ190は、スイッチ群180内のMOSトランジスタ182毎に設けられたインバータ191を備えている。インバータ191の入力ノードには、CPU101から与えられる書き込みデータが入力され、出力ノードはMOSトランジスタ182の電流経路の他端に接続されている。インバータ191は、その高電圧側電源電位をVcc2、低電圧電源電位を0Vとして動作する。以下では、インバータ191の出力ノードとMOSトランジスタ182との接続ノードをそれぞれノードTOWDI0〜TOWDI((2n−1)/2)と呼ぶことにする。
【0078】
再び図13に戻ってLSI100の説明を続ける。
カラムデコーダ140は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線WCSL、RCSL、ICSLの選択動作が行われる。
【0079】
読み出し回路160は、読み出し時において、読み出し用グローバルビット線RGBL0〜RGBL(n−1)をプリチャージする。そして、読み出し用グローバルビット線RGBL0〜RGBL(n−1)に読み出したデータを増幅する。
【0080】
ソース線ドライバ170は、ソース線SLに電圧を供給する。
【0081】
書き込み用デコーダ120は、書き込み時においてワード線WL0〜WL(4m−1)のいずれかを選択し、選択ワード線に正電位VPP(12V)を印加すると共に、メモリセルアレイが形成されたp型ウェル領域及び全てのセレクトゲート線SG0〜SG(4m−1)に負電位VBB1(−7V)を印加する。また消去時において、全ワード線に負電位VBB2(−8V)を印加すると共に、メモリセルアレイが形成されたp型ウェル領域に正電圧VPPを印加する。
【0082】
セレクトゲートデコーダ130は、読み出し時においてセレクトゲート線SG0〜SG(4m−1)のいずれかを選択し、選択セレクトゲート線に正電位Vcc2を印加する。
【0083】
上記書き込み用デコーダ120及びセレクトゲートデコーダ130の構成について、図16を用いて説明する。まず、セレクトゲートデコーダ130の構成について説明する。セレクトゲートデコーダ130は、ロウアドレスデコード回路131、及びスイッチ素子群132を備えている。ロウアドレスデコード回路131は、電源電圧Vcc2で動作し、(i+1)ビットのロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路131は、セレクトゲート線SG0〜SG(4m−1)毎に設けられたNAND回路133及びインバータ134を有している。NAND回路33は、ロウアドレス信号RA0〜RAiの各ビットのNAND演算を行う。そして、インバータ134がNAND演算結果を反転して、ロウアドレスデコード信号として出力する。
【0084】
スイッチ素子群132は、nチャネルMOSトランジスタ135を有している。nチャネルMOSトランジスタ135は、セレクトゲート線SG0〜SG(4m−1)毎に設けられている。そして、インバータ134の出力が、nチャネルMOSトランジスタ135の電流経路を介して、セレクトゲート線SG0〜SG(4m−1)に与えられる。なお、nチャネルMOSトランジスタ135のゲートには、制御信号ZISOGが入力される。そして、制御信号ZISOGによって、書き込み動作及び消去動作時には、MOSトランジスタ135はオフ状態とされ、読み出し動作時にはオン状態とされる。
【0085】
次に、書き込み用デコーダ120の構成について説明する。書き込み用デコーダ120は、ロウアドレスデコード回路121及びスイッチ素子群122を備えている。ロウアドレスデコード回路121は、(i+1)ビットのロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線WL0〜WL(4m−1)に与えられる。ロウアドレスデコード回路121は、ワード線WL0〜WL(4m−1)毎に設けられたNAND回路123及びインバータ124を有している。NAND回路123及びインバータ124は、高電圧側電源電圧ノードがVCGNWノードに接続され、低電圧側電源電圧ノードがVCGPWノードに接続されている。NAND回路123は、ロウアドレス信号RA0〜RAiの各ビットのNAND演算を行う。電源電圧ノードVCGNW、VCGPWには、Vcc1、0V、正電圧VPP、負電圧VBB1、VBB2のいずれかが与えられる。そして、インバータ124がNAND演算結果を反転して、ロウアドレスデコード信号として出力する。また書き込み用デコーダ20は、メモリセルアレイ10が形成されるp型ウェル領域毎に設けられ、このp型ウェル領域に電圧VPWを印加する。
【0086】
スイッチ素子群122は、nチャネルMOSトランジスタ125を有している。MOSトランジスタ125は、セレクトゲート線SG0〜SG(4m−1)毎に設けられている。MOSトランジスタ125の電流経路の一端はセレクトゲート線SG0〜SG(4m−1)に接続され、他端はVSGPWノードに接続されている。VSGPWノードにはVBB1、VPP、または0Vが印加され、ゲートには制御信号WSGが入力される。そして、制御信号WSGによって、MOSトランジスタ125は、書き込み時にオン状態とされ、消去動作時及び読み出し動作時にはオフ状態とされる。
【0087】
次に、上記構成のフラッシュメモリのメモリセルアレイ110断面構造について図17を用いて説明する。図17はメモリセルアレイ110のビット線方向に沿った断面図である。
【0088】
図示するように、p型半導体基板200の表面領域内にn型ウェル領域201が形成され、n型ウェル領域201の表面領域内にp型ウェル領域202が形成されている。p型ウェル領域202中には素子分離領域STIが形成され、素子分離領域STIによって周囲を取り囲まれた領域が、素子領域AAとなっている。p型ウェル領域202の素子領域AA上には、ゲート絶縁膜203が形成され、ゲート絶縁膜203上に、メモリセルトランジスタMT及び選択トランジスタSTのゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタSTのゲート電極は、ゲート絶縁膜203上に形成された多結晶シリコン層204、多結晶シリコン層204上に形成されたゲート間絶縁膜205、及びゲート間絶縁膜205上に形成された多結晶シリコン層207を有している。ゲート間絶縁膜205は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。
【0089】
メモリセルトランジスタMTにおいては、多結晶シリコン層204は、ワード線方向において隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。他方、多結晶シリコン層207は、隣接する素子領域AA間で共通接続され、コントロールゲート(ワード線WL)として機能する。
【0090】
選択トランジスタSTにおいては、多結晶シリコン層204、207は、ワード線方向において隣接する素子領域AA間で共通接続されている。そして、多結晶シリコン層204、207が、セレクトゲート線SGとして機能する。但し、多結晶シリコン層207を電気的にフローティングとして、多結晶シリコン層204のみを実質的にセレクトゲート線として機能させても良い。
【0091】
隣接するゲート電極間に位置するp型ウェル領域202表面内には、不純物拡散層208が形成されている。不純物拡散層208は、隣接するトランジスタ同士で共用されている。
【0092】
メモリセルトランジスタMTと選択トランジスタSTとを含むメモリセルMCは次のような関係を有して形成されている。すなわち、隣接するメモリセルMCは、互いに選択トランジスタST同士、またはメモリセルトランジスタMT同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層208を共有している。従って、隣接する2つのメモリセルMC、MCは、選択トランジスタST同士が隣り合う場合には、2つの選択トランジスタST、STが共有する不純物拡散層(ソース領域)208を中心にして、対称に配置されている。逆に、メモリセルトランジスタMT同士が隣り合う場合には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層(ドレイン領域)208を中心にして、対称に配置されている。
【0093】
そして、p型ウェル領域202上には、上記メモリセルトランジスタMT、及び選択トランジスタSTを被覆するようにして、層間絶縁膜210が形成されている。層間絶縁膜210中には、2つの選択トランジスタST、STが共有する不純物拡散層(ソース領域)208に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜210上には、コンタクトプラグCP1に接続される金属配線層211が形成されている。金属配線層211は、ソース線SLとして機能する。また、層間絶縁膜210中には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層(ドレイン領域)208に達するコンタクトプラグCP2が形成されている。そして、層間絶縁膜210には、コンタクトプラグCP2に接続される金属配線層212が形成されている。
【0094】
層間絶縁膜210上には、金属配線層211、212を被覆するようにして、層間絶縁膜220が形成されている。そして、層間絶縁膜220中には、金属配線層212に達するコンタクトプラグCP3が形成されている。そして、層間絶縁膜220上には、複数のコンタクトプラグCP3に共通に接続された金属配線層221が形成されている。金属配線層221は、ローカルビット線LBL0〜LBL3のいずれかとして機能する。また層間絶縁膜220内には金属配線層211に達するコンタクトプラグが形成されている(図示せず)。そして、これらのコンタクトプラグを共通接続する金属配線層が、層間絶縁膜220上に形成されている。この金属配線層もソース線として機能する。
【0095】
層間絶縁膜220上には、金属配線層221を被覆するようにして、層間絶縁膜230が形成されている。そして、層間絶縁膜230上には金属配線層231が形成されている。金属配線層231は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜230上には、金属配線層231を被覆するようにして、層間絶縁膜240が形成されている。
【0096】
層間絶縁膜240上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層241が形成され、更に層間絶縁膜250が形成されている。
【0097】
次に、上記構成の2Trフラッシュメモリ102の動作について、図18を用いて以下説明する。図18は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“1”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“0”データが書き込まれている状態と定義する。また説明の簡単化の為に、2本の書き込み用グローバルビット線WGBL0、WGBL1及び1本の読み出し用グローバルビット線RGBL0を有するメモリセルアレイ110の場合を例に説明する。
【0098】
<初期動作>
まず、初期動作について図19を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図19において、時刻t0〜t1の期間に行われる。図19は、初期動作時における、書き込み用グローバルビット線WGBL0、WGBL1に対応した入力バッファ190、スイッチ群180、及び書き込み回路150の回路図である。
【0099】
まず初期動作にあたっては、信号WDH0、WDH1が共に“L”レベル(0V)とされる。これによりスイッチ群180内のMOSトランジスタ181がオフ状態となり、書き込み回路150と入力バッファ190とは電気的に分離される。また、ラッチ回路153の高電圧電源電圧として与えられる書き込み禁止電圧VPIがVcc2とされ、VBLPWが0Vとされる。そして、信号WGBLRSTが“H”レベル(Vcc2)とされ、全ての書き込み用グローバルビット線WGBL0、WGBL1がリセットされる。すなわち、書き込み回路50内のMOSトランジスタ158がオン状態とされ、VBLPWノードから0Vが書き込み用グローバルビット線WGBL0、WGBL1に与えられる。この結果、全てのラッチ回路153の出力ノードは“L”レベル(0V)となり、入力ノード(ノードA0、A1)は“H”レベル(Vcc2)となる。
【0100】
以上のように、初期動作において、書き込み用グローバルビット線が0Vにされると共に、ノードA0、A1にVcc2が与えられる。
【0101】
<データラッチ動作>
次に、データラッチ動作について図20及び図21を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路153に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図18において、時刻t1〜t2の間に行われる。図20、図21はデータラッチ動作時における、入力バッファ190、スイッチ群180、及び書き込み回路150の回路図であり、図20は“0”データが入力された場合、図21は“1”データが入力された場合について示している。以下では、書き込み用グローバルビット線WGBL0に接続されたメモリセルに“0”データを書き込み(WGBL0が選択状態)、WGBL1に接続されたメモリセルに“1”データを書き込む(WGBL1が非選択状態)場合を例に挙げて説明する。
【0102】
まず図20を用いて“0”データが入力された際について説明する。データラッチ動作にあたっては、信号WGBLRSTが0Vとされ、MOSトランジスタ158はオフ状態とされる。これにより、各書き込み用グローバルビット線WGBL0、WGBL1はVBLPWノードと電気的に分離される。更に、書き込み用グローバルビット線WGBL0に対応するラッチ回路153にデータをラッチさせる為に、信号WDH0が“H”レベル(Vcc2)とされ、書き込み用グローバルビット線WGBL0に対応するMOSトランジスタ181がオン状態となる。他方、書き込み用グローバルビット線WGBL1に対応するMOSトランジスタ181はオフ状態となる。従って、入力バッファ190と、書き込み用グローバルビット線WGBL0に対応するラッチ回路153とが電気的に接続される。
【0103】
そして、CPU101から入力バッファ190のインバータに“0”データが入力される。“0”データが入力される際には、インバータ191の入力ノードに0Vが印加される。“0”データはインバータ191で反転される。その結果、TOWDI0ノードの電位はVcc2となる。すると、MOSトランジスタ182のゲートにはVcc2が印加されているので、MOSトランジスタ182はカットオフの状態となる。従って、ラッチ回路153は時刻t0〜t1で与えられたデータを保持し続ける。すなわち、ノードA0はVcc2のままであり、書き込み用グローバルビット線WGBL0は0Vのままである。
【0104】
次に図21を用いて“1”データを入力する場合について説明する。“0”データを入力する場合と異なるのは、WDH0=0V、WDH1=Vcc2とされることにより、書き込み用グローバルビット線WGBL1に対応するMOSトランジスタ81がオン状態とされる点である。
【0105】
そしてCPU101から入力バッファに“1”データが入力される。“1”データが入力される際には、インバータ191の入力ノードにVcc2が印加される。従って、TOWDI0ノードの電位は0Vとなる。このTOWDI0ノードの電位は、MOSトランジスタ181の電流経路を介してラッチ回路153に入力される。その結果、ノードA1の電位はVcc2から0Vに反転し、書き込み用グローバルビット線WGBL1の電位は0VからVcc2に反転する。
【0106】
以上のように、データラッチ動作においては、“1”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“0”書き込み(電子を注入)するときには、実質的にはデータは外部から入力されず、“1”書き込み(電子を注入しない=非選択)するときには、データを外部から取り込む。
【0107】
<書き込み動作>
次に書き込み動作について図22を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線LBL0、LBL1のいずれかに接続されたメモリセルと、ローカルビット線LBL2、LBL3のいずれかに接続されたメモリセルの2つである。
【0108】
書き込み動作は、図18において、時刻t2〜t3の期間に行われる。また図22は、書き込み動作時におけるメモリセルアレイ110及び書き込み回路150の回路図である。図22において、ワード線WL0、及びローカルビット線LBL0、LBL2に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ローカルビット線LBL0に接続されたメモリセルトランジスタMTに“0”データを書き込み、ローカルビット線LBL2に接続されたメモリセルトランジスタMTに“1”データを書き込むものとする。換言すれば、ローカルビット線LBL0に接続されたメモリセルが選択され、ローカルビット線LBL2に接続されたメモリセルが非選択とされる。
【0109】
まず書き込み動作にあたって、信号WGBLRSTはVBB1(−7V)とされて、MOSトランジスタ158はオフ状態となる。そして、書き込み禁止電圧VPIがVcc2から0Vに変化し、VBLPWノードの電位が0VからVBB1に変化する。なお、VPIの電位は、−7Vではなく、その他の負電位であっても良い。
【0110】
すると、ラッチ回路153内のインバータ154、155の低電圧側の電源電圧が0VからVBB1に変化し、高電圧側の電源電圧がVcc2から0Vに変化するから、ノードA0、A1の電位はそれぞれ0V、VBB1に変化する。また書き込み用グローバルビット線WGBL0、WGBL1の電位もそれぞれVBB1、0Vに変化する。
【0111】
そして、書き込み用デコーダ120が、ワード線WL0を選択して、選択ワード線WL0に正電圧VPP(12V)を印加する。また分離用MOSトランジスタ125がオン状態とされることによって、VSGPWノードから、全セレクトゲート線SG0〜SG(4m−1)に負電位VBB1(−7V)が印加される。更に、書き込み用デコーダ20によってメモリセルが形成されている基板(p型ウェル領域202)には負電位VBB1が印加される。なお、書き込み時においては、信号ZISOGは“L”レベルとされており、セレクトゲートデコーダ130のロウアドレスデコード回路131は、セレクトゲート線から電気的に分離されている。
【0112】
また、カラムデコーダ140は、選択ワード線WL0を含むメモリセルブロックBLKに対応する書き込み用カラムセレクタWCSに接続された2本の書き込み用カラム選択線のうち、書き込み用カラム選択線WCSL0を選択する。これにより、書き込み用カラムセレクタWCS内のMOSトランジスタ111、113がオン状態とされる。その結果、書き込み用グローバルビット線WGBL0とローカルビット線LBL0とが電気的に接続され、書き込み用グローバルビット線WGBL1とローカルビット線LBL2とが電気的に接続される。
【0113】
またカラムデコーダ140は、選択ワード線WL0を含まないメモリセルブロックBLKに対応する書き込み用カラムセレクタWCSに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックBLKに対応する書き込み用カラムセレクタWCS内のMOSトランジスタ111〜114はオフ状態とされる。
【0114】
更にカラムデコーダ140は、全ての読み出し用カラム選択線RCSL0〜RCSL(4m−1)を非選択とする。これにより、全ての読み出し用カラムセレクタRCS内のMOSトランジスタ115〜118はオフ状態とされる。従って、読み出し用グローバルビット線RGBLとローカルビット線LBL0〜LBL3とは、電気的に分離されている。
【0115】
更にカラムデコーダ140は、非選択とされるローカルビット線LBL1、LBL3に接続されるMOSトランジスタ142、144をオン状態とすべく、書き込み禁止用カラム選択線ICSL1を“H”レベル(Vcc2)とする。選択ローカルビット線LBL0、LBL2に対応するMOSトランジスタ141、143に接続される書き込み禁止用カラム選択線ICSL0は“L”レベルとされ、MOSトランジスタ141、143はオフ状態である。その結果、非選択ローカルビット線LBL1、LBL3には書き込み禁止電圧VPI=0Vが印加される。
【0116】
上記の結果、書き込み用カラムセレクタWCS内のMOSトランジスタ111を介して、書き込み用グローバルビット線WGBL0から、選択ワード線WL0を含むメモリセルブロックBLKのローカルビット線LBL0に、書き込み電圧(VBB1)が与えられる。更に、MOSトランジスタ113を介して、書き込み用グローバルビット線WGBL1から、選択ワード線WL0を含むメモリセルブロックBLKのローカルビット線LBL2に、書き込み禁止電圧VPI(0V)が与えられる。
【0117】
その結果、書き込み用グローバルビット線WGBL1及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分ではない(VPP−VPI=12V)ため、フローティングゲートに電子は注入されない。すなわち、メモリセルMCは負の閾値を維持する。すなわち“1”データが書き込まれる。また、非選択ローカルビット線LBL1、LBL3及びワード線WL0に接続されたメモリセルトランジスタMTにおいても、チャネルにVPIが印加されているため、フローティングゲートに電子は注入されず、メモリセルMCは負の閾値を保持する。他方、書き込み用グローバルビット線WGBL0及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分である(VPP−VBB1=19V)ため、FN tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する、すなわち“0”データが書き込まれる。
【0118】
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。
【0119】
<読み出し動作>
次に読み出し動作について図23を用いて説明する。図18においては時刻t3〜t4の期間が読み出し動作を示す。図23は、2Trフラッシュメモリ102のメモリセルアレイ110、及び書き込み回路150、及び読み出しユニット61の回路図である。図27は、ローカルビット線LBL0とワード線WL0に接続されたメモリセルトランジスタMTからデータを読み出す場合について示している。データは、メモリセルブロックBLKあたり1つのメモリセルMCから読み出される。但し1つのメモリセルブロックBLKあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
【0120】
図23に示すように、まずカラムデコーダ140は、選択セレクトゲート線SG0を含むメモリセルブロックBLKに対応する読み出し用カラムセレクタRCSに接続された、4本の読み出し用カラム選択線RCSL0〜RCSL3のうち、読み出し用カラム選択線RCSL0を選択する。これにより、選択セレクトゲート線SG0を含むメモリセルブロックBLKに対応する読み出し用カラムセレクタRCS内のMOSトランジスタ115がオン状態とされる。
【0121】
またカラムデコーダ140は、全ての書き込み用カラム選択線WCSL0〜WCSL(2m−1)を非選択とする。これにより、全ての書き込み用カラム選択線WCSL0〜WCSL(2m−1)内の4つのMOSトランジスタ11〜14全てがオフ状態とされる。従って、書き込み用グローバルビット線WGBLとローカルビット線LBL0〜LBL3とは、電気的に分離されている。
【0122】
また、信号WGBLRSTが“H”レベル(Vcc2)とされることにより、書き込み回路150内のMOSトランジスタ158がオン状態となる。またVBLPWノードには0Vが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線WGBL0、WGBL1は0Vとされる。
【0123】
更に、読み出し用グローバルビット線RGBL0がによってプリチャージされる。読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ZISOGが“H”レベルとされ、分離用MOSトランジスタ135がオン状態とされる。そしてセレクトゲートデコーダ130はセレクトゲート線SG0を選択(“H”レベル:Vcc2=3V)する。また、書き込み用デコーダ20は全てのワード線WL0〜WL(4m−1)を非選択(0V)とし、且つp型ウェル領域202の電位VPWを0Vとする。更に、ソース線ドライバ170は、ソース線の電位を0Vとする。なお、読み出し時において信号WSGは“L”レベルとされ、書き込み用デコーダ120のロウアドレスデコード回路121とセレクトゲート線とは電気的に分離されている。
【0124】
すると、セレクトゲート線SG0に接続された選択トランジスタSTがオン状態となり、選択ワード線WL0及び選択ローカルビット線LBL0に接続されているメモリセルトランジスタMTに書き込まれているデータが“1”であれば、読み出し用グローバルビット線RGBL0からソース線に電流が流れる。他方、書き込まれているデータが“0”であれば、電流は流れない。
【0125】
そして、読み出し用グローバルビット線の電位変化を読み出し回路160内のセンスアンプが増幅する。以上のようにして、データの読み出し動作が行われる。
【0126】
<消去動作>
次に消去動作について、図24を用いて説明する。消去動作は、図18における時刻t4以降に行われる。図24は、消去動作時におけるメモリセルアレイ110の回路図である。データの消去は、p型ウェル領域202を共通とする全てのメモリセルMCから一括して行われる。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
【0127】
消去動作にあたっては、MOSトランジスタ111〜118、141〜144の全てがオフ状態とされる。従って、全書き込み用グローバルビット線WGBL0、WGBL1は、ラッチ回路151、読み出し回路160、VBLPWノード、及びVPIノードと電気的に分離されて、フローティングの状態となる。
【0128】
そして書き込み用デコーダ120は、選択ブロック内における全てのワード線WL0〜WL(4m−1)に負電圧VBB2を印加する。更に、メモリセルが形成されている基板(p型ウェル領域202)には正電位VPPが印加される。なお、消去時においては、信号ZISOG、WSGは“L”レベルとされており、ロウアドレスデコード回路121、121は、セレクトゲート線から電気的に分離されている。
【0129】
その結果、メモリセルMCのメモリセルトランジスタのフローティングゲートから電子がFN tunnelingによって半導体基板に引き抜かれる。これにより、ワード線WL0〜WL(4m−1)に接続された全てのメモリセルMCのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、p型ウェル領域202とのカップリングによってほぼVPPにまで上昇する。以上のようにして、一括してデータが消去される。
【0130】
上記のように、上記第1乃至第4の実施形態は、2TrフラッシュメモリとCPUとを混載したシステムLSIに適用することが出来る。
【0131】
次にこの発明の第6の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第5の実施形態において、半導体メモリとして2Trフラッシュメモリの代わりに3Tr−NAND型フラッシュメモリを用いたものである。従って、以下では第5の実施形態と異なる点についてのみ説明する。
【0132】
本実施形態に係るシステムLSI100は、第5の実施形態で説明した図13の構成において、メモリセルアレイ110を図25に示す構成に置き換えたものである。図25は、本実施形態に係る3Tr−NAND型フラッシュメモリ102のメモリセルアレイ110及び書き込み回路150の回路図である。また、書き込み用デコーダ120及びセレクトゲートデコーダ130は、1つのロウデコーダで代用して良い。
【0133】
図25に示すように、メモリセルアレイ10はマトリクス状に配置された((m+1)×(n+1))個のメモリセルMCを備えている。
【0134】
メモリセルMCは、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタST1、ST2とを有している。メモリセルトランジスタMTの電流経路は、選択トランジスタST1、ST2の電流経路間に接続されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタST1、ST2も、半導体基板上にゲート絶縁膜を介在して形成された第1多結晶シリコン層と、第1多結晶シリコン層上にゲート間絶縁膜を介在して形成された第2多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタST1のソース領域がメモリセルトランジスタMTのドレイン領域に接続され、メモリセルトランジスタMTのソース領域が、選択トランジスタST2のドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタST1のドレイン領域、または選択トランジスタST2のソース領域を共有している。
【0135】
同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続される。また、同一行にあるメモリセルMCの選択トランジスタST1のゲートは、セレクトゲート線SGD0〜SGDmのいずれかに接続され、選択トランジスタST2のゲートは、セレクトゲート線SGS0〜SGSmのいずれかに接続されている。また、同一列にあるメモリセルMCの選択トランジスタST1のドレイン領域は、ビット線BL0〜BLnのいずれかに共通接続されている。ビット線BL0〜BLnは、それぞれ対応するラッチ回路153に接続されている。ラッチ回路53は、Vcc2(3V)と0Vとを電源電圧として動作する。そしてメモリセルMCの選択トランジスタST2のソース領域はソース線SLに共通接続され、ソース線ドライバ170に接続されている。
【0136】
ロウデコーダは、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。
【0137】
次に、上記構成のメモリセルアレイ110の断面構造について図26を用いて説明する。図26はメモリセルアレイ110のビット線方向に沿った断面図である。図示するように、p型半導体基板200の表面領域内にはn型ウェル領域201が形成され、n型ウェル領域201の表面領域内にはp型ウェル領域202が形成されている。p型ウェル領域202上にはゲート絶縁膜204を介在して、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、第5の実施形態で説明したように、ゲート絶縁膜204上に形成された多結晶シリコン層204、多結晶シリコン層204上に形成されたゲート間絶縁膜205、及びゲート間絶縁膜205上に形成された多結晶シリコン層207を有している。そして隣接するゲート電極間に位置するp型ウェル領域202表面内には、不純物拡散層208が形成されている。不純物拡散層208は、隣接するトランジスタ同士で共用されている。
【0138】
そしてp型ウェル領域202上には、上記メモリセルトランジスタMT、及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜210が形成されている。層間絶縁膜210中には、2つの選択トランジスタST2、ST2が共有する不純物拡散層(ソース領域)208に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜210上には、コンタクトプラグCP1に接続される金属配線層211が形成されている。金属配線層211は、ソース線SLとして機能する。また層間絶縁膜210中には、2つの選択トランジスタST1、ST1が共有する不純物拡散層(ドレイン領域)208に達するコンタクトプラグCP2が形成されている。そして層間絶縁膜210上には、コンタクトプラグCP2に接続される金属配線層212が形成されている。
【0139】
層間絶縁膜210上には、金属配線層211、212を被覆するようにして、層間絶縁膜220が形成されている。層間絶縁膜220中には、金属配線層212に達するコンタクトプラグCP3が形成されている。そして、層間絶縁膜220上には、複数のコンタクトプラグCP3に共通に接続された金属配線層221が形成されている。金属配線層221は、ビット線BL0〜BLnとして機能する。
【0140】
層間絶縁膜220上には、金属配線層221を被覆するようにして、層間絶縁膜230が形成されている。そして、層間絶縁膜230上には金属配線層231が形成されている。金属配線層231はセレクトゲート線SGS、SGDのシャント配線として機能する。金属配線層231はその配線間隔が等しくなるようにされている。そして、層間絶縁膜230上には、金属配線層231を被覆するようにして、層間絶縁膜240が形成されている。
【0141】
上記構成において電圧発生回路103は、電圧Vcc1に基づいて、3Tr−NAND型フラッシュメモリ102で使用される複数の内部電圧VPP2(=12V)、Vcc2(=3V)を生成する。パワーオンリセット回路104には、第1電源V1としてVcc1が入力され、第2電源V2としてVPP2、Vcc2が入力される。そして、パワーオンリセット信号POR1がアサートされることによって、CPU101及び3Tr−NAND型フラッシュメモリ102が動作可能な状態となる。
【0142】
次にこの発明の第7の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第5の実施形態において、半導体メモリとして2Trフラッシュメモリの代わりにNAND型フラッシュメモリを用いたものである。従って、本実施形態に係る構成は上記第6の実施形態におけるメモリセルアレイ110を図27に示す構成に置き換えたものである。図27はNAND型フラッシュメモリの備えるメモリセルアレイ110の回路図である。
【0143】
図示するようにメモリセルアレイ110は、マトリクス状に配置された複数個のNANDセルを有している。NANDセルの各々は、8個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタMTの一端側のドレイン領域が選択トランジスタST1のソース領域に接続され、他端側のソース領域が選択トランジスタST2のドレイン領域に接続されている。すなわち、NANDセルは、3Tr−NAND型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタMTの数を複数にしたものである。
【0144】
同一行にあるメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに接続されている。ワード線WL0〜WLm、及びセレクトゲート線SGS、SGDはロウデコーダに接続される。また、メモリセルアレイにおいて同一列にある選択トランジスタST1のドレインはビット線BL0〜BLnのいずれかに共通接続される。そしてビット線は書き込み回路150及び読み出し回路160に接続される。更に選択トランジスタST2のソースはソース線SLに共通接続され、ソース線ドライバ170に接続されている。なお、選択トランジスタST1、ST2は必ずしも両方必要ではない。NANDセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【0145】
図28は、NANDセルのビット線方向に沿った断面図である。図示するように、p型半導体基板200の表面領域内にn型ウェル領域201が形成され、n型ウェル領域201の表面領域内にp型ウェル領域202が形成されている。p型ウェル領域202上にはゲート絶縁膜203が形成され、ゲート絶縁膜203上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜203上に形成された多結晶シリコン層204、多結晶シリコン層204上に形成されたゲート間絶縁膜205、及びゲート間絶縁膜205上に形成された多結晶シリコン層207を有している。ゲート間絶縁膜207は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層204はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。また、多結晶シリコン層207はコントロールゲート(ワード線WL)として機能する。選択トランジスタST1、ST2においては、多結晶シリコン層204、207がセレクトゲート線SGD、SGSとして機能する。隣接するゲート電極間に位置するp型ウェル領域202表面内には、ソース・ドレイン領域として機能する不純物拡散層208が形成されている。不純物拡散層208は、隣接するトランジスタ同士で共用されている。
【0146】
p型ウェル領域202上には、上記メモリセルトランジスタMT、及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜210が形成されている。層間絶縁膜210中には、選択トランジスタST2のソース領域208に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜210上には、コンタクトプラグCP1に接続される金属配線層211が形成されている。金属配線層211は、ソース線SLとして機能する。また、層間絶縁膜210中には、選択トランジスタST1のドレイン領域208に達するコンタクトプラグCP2が形成されている。そして層間絶縁膜210上には、コンタクトプラグCP2に接続される金属配線層212が形成されている。
【0147】
層間絶縁膜210上には、金属配線層211、212を被覆するようにして、層間絶縁膜220が形成されている。層間絶縁膜220中には、金属配線層212に達するコンタクトプラグCP3が形成されている。そして、層間絶縁膜220上には、複数のコンタクトプラグCP3に共通に接続された金属配線層221が形成されている。金属配線層221はビット線として機能する。
【0148】
層間絶縁膜220上には、金属配線層221を被覆するようにして、層間絶縁膜230が形成されている。層間絶縁膜230上には金属配線層231が形成されている。金属配線層231は、図示せぬ領域において選択トランジスタST2またはST1の多結晶シリコン層204に電気的に接続されており、セレクトゲート線SGS、SGDのシャント配線として機能する。そして、層間絶縁膜230上には、金属配線層231を被覆するようにして層間絶縁膜240が形成されている。
【0149】
上記のようなNAND型フラッシュメモリであっても、上記第1乃至第4の実施形態が適用出来る。
【0150】
次にこの発明の第8の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第1乃至第4の実施形態において、上記第5乃至第7の実施形態で説明したフラッシュメモリを同一のチップ上に混載したシステムLSIに係るものである。図29は、本実施形態に係るシステムLSIのブロック図である。
【0151】
図示するように、システムLSI300は、MCU301、I/O回路305、電圧発生回路306、パワーオンリセット回路307、及び同一半導体基板上に形成されたNAND型フラッシュメモリ302、3Tr−NAND型フラッシュメモリ303並びに2Trフラッシュメモリ304を備えている。
【0152】
電圧発生回路306は、電圧Vcc1に基づいて、フラッシュメモリ302〜304で使用される複数の内部電圧Vintを生成する。内部電圧Vintは、例えばVBB1、VBB2、VPP、VPP2、Vcc2である。
【0153】
パワーオンリセット回路307は、上記第1乃至第4の実施形態で説明したパワーオンリセット回路4である。但し、第1電源V1としてVcc1が入力され、第2電源V2としてVintが入力される。
【0154】
NAND型フラッシュメモリ302は、画像データや映像データを保存するストレージ用のメモリとして用いられる。NAND型フラッシュメモリ302の構成は上記第7の実施形態で説明したとおりである。
【0155】
3Tr−NAND型フラッシュメモリ303は、LSI300へアクセスするためのIDコードやセキュリティコードを保持する。3Tr−NAND型フラッシュメモリ303の構成は、上記第6の実施形態で説明したとおりである。
【0156】
2Trフラッシュメモリ304は、MCU301が動作するためのプログラムデータを保持する。2Trフラッシュメモリ304の構成は上記第5の実施形態で説明した通りである。
【0157】
MCU301は、外部から入力される各種のコマンドに応答して、2Trフラッシュメモリ304から読み出したプログラムに基づいた処理を行う。この際MCU301は、SRAM(Static Random Access Memory)などを介することなく、直接2Trフラッシュメモリ304にアクセスする。MCU301の行う処理の例としては、NAND型フラッシュメモリ302に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、MCU301は、NAND型フラッシュメモリ302に保持されるデータに外部からアクセスされた場合、3Tr−NAND型フラッシュメモリ303から所定のデータを読み出す。そしてMCU301は、読み出したデータと、外部から入力されるIDコードやセキュリティコードと照合し、一致した場合にNAND型フラッシュメモリ302へのアクセスを許可する。NAND型フラッシュメモリ302へのアクセスが許可されると、外部(ホスト)からNAND型フラッシュメモリ302内のデータへのアクセスが行われる。すなわち、MCU3010は、外部から受け取ったコマンドに応答してNAND型フラッシュメモリ302へトリガをかけ、データの読み出し(書き込み)を行う。
【0158】
I/O回路305は、LSI1と外部との信号の授受を制御する。
【0159】
上記構成のシステムLSI300において、NAND型フラッシュメモリ302、3Tr−NAND型フラッシュメモリ303、及び2Trフラッシュメモリ304が備えるメモリセルトランジスタMT及び選択トランジスタST1、ST2、STは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各MOSトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタMTのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、3つのフラッシュメモリ302〜304間で同一となる。このような製造方法であると、1つのフラッシュメモリを形成するのに必要な工程数によって、3つのフラッシュメモリのメモリセルアレイを形成出来る。
【0160】
2Trフラッシュメモリ302は、書き込み及び消去時に正電圧(VPP=12V)と負電圧(VBB1=−7V、VBB2=−8V)を用いている。従って、2Trフラッシュメモリ302が有するロウデコーダに使用されるMOSトランジスタは、NAND型フラッシュメモリ302や3Tr−NAND型フラッシュメモリ303が有するロウデコーダに使用されるMOSトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、2Trフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度を高速化出来る。
【0161】
また2Trフラッシュメモリ304は、MCU301が動作するためのプログラムデータを保持する。上記説明したように2Trフラッシュメモリ304は高速動作が可能である。従って、MCU301がRAMなどを介さずにデータを2Trフラッシュメモリ340から直接読み出すことが出来る。その結果、RAMなどが不要となり、システムLSIの構成を簡略化出来ると共に、動作速度を向上できる。
【0162】
また、3Tr−NAND型フラッシュメモリ303は、IDコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更/更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、3Tr−NAND型フラッシュメモリ303は、消去単位がNAND型フラッシュメモリ302ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、3Tr−NAND型フラッシュメモリ303は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【0163】
また、従来、NAND型フラッシュメモリを有するLSIであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、NAND型フラッシュメモリ302内のブロックを制御するファームウェアプログラムを2Trフラッシュメモリ304に保持させ、MCU301によって上記制御を行わせれば良いからである。MCU301は、本来行う作業(外部装置の制御やNAND型フラッシュメモリ302に入力されるデータの計算処理など)の間の時間を使って、上記制御を行えば良い。勿論、MCU301の能力と、本来MCU301が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてNAND型フラッシュメモリ302の制御を行っても良い。
【0164】
上記のように、この発明の第1乃至第4の実施形態によれば、複数の電源を用いたLSIにいて、アナログ回路及びディジタル回路で用いられる電圧を検知する際、その検知レベルをアナログ回路の動作状況に応じて決定している。すなわち検知レベルを、チェック回路内のアナログ回路が正常に動作するまで上昇させ、正常に動作した時点で検知レベルを維持する。
【0165】
アナログ回路とディジタル回路とを含むLSIにおいては、ディジタル回路に用いられる電源をアナログ回路にも使用する場合がある。そしてLSIに電源を投入して電源の電圧が上昇していく際、その電圧値がディジタル回路では十分な値であっても、アナログ回路に関しては十分で無い場合がある。この場合、ディジタル回路は正常に動作するが、アナログ回路は誤動作を起こすおそれがある。
【0166】
しかし上記実施形態によれば、アナログ回路が正常動作するまで検知回路の検知レベルを上昇させる。従って、電源電圧がディジタル回路だけでなくアナログ回路にとっても十分な値にまで達することが出来る。そして、その後にパワーオンリセット信号が出力され、LSI内の各回路ブロックが動作可能な状態となる。従って、電圧レベルが不十分なことを原因とするアナログ回路の誤動作発生を効果的に抑制できる。
【0167】
また第5乃至第8の実施形態で説明したように、メモリ混載型のシステムLSIにも適用出来る。なお上記実施形態では半導体メモリとしてフラッシュメモリを用いた場合について説明したが、勿論これに限定されるものではなく、例えばDRAM、MRAM、また強誘電体メモリなどであっても良い。
【0168】
チェック回路20が備えるアナログ回路30は、図1におけるアナログ回路2の一部であっても良い。またアナログ回路30の例としてレベルシフト回路及びダミーフューズブロックの場合を説明したが、勿論これに限られるものではない。アナログ動作を行う回路であれば良い。但し、レベルシフト回路やフューズブロックは、一般的に電源投入直後にまず動作する回路ブロックであるので、これらをアナログ回路30として用いることが望ましい。チェック回路20の構成は図3に示したものに限られず、アナログ回路30が正常に動作しているか否かを検出出来るものであればよい。また第1検知回路の構成も上記実施形態で説明した構成に限定されるものではなく、制御回路14によって検知レベルが可変な構成であれば良い。
【0169】
上記のように、この発明の第1乃至第8の実施形態に係る半導体集積回路は、
1.第1電源と、前記第1電源と異なる電圧の第2電源とを用いて動作する半導体集積回路装置であって、前記第1電源が所定の電圧を超えたことを検知する第1検知回路と、
前記第2電源が所定の電圧を超えたことを検知する第2検知回路と、
前記第1電源を用いてアナログ動作するアナログ回路の動作状況をチェックし、正常に動作しているか否かを示す制御信号を出力するチェック回路とを具備し、前記第1検知回路の検知レベルは前記制御信号に基づいて決定され、前記第1、第2検知回路における検知結果に応じてパワーオンリセット信号が出力される。
2.第1電源を用いてディジタル動作するディジタル回路と、
前記第1電源及び第2電源を用いてアナログ動作する第1アナログ回路と、
前記第1電源が所定の電圧を超えたことを検知する第1検知回路と、
前記第2電源が所定の電圧を超えたことを検知する第2検知回路と、
前記第1電源を用いてアナログ動作する第2アナログ回路の動作状況をチェックし、該第2アナログ回路が正常に動作しているか否かを示す制御信号を出力するチェック回路とを具備し、前記第1検知回路の検知レベルは前記制御信号に基づいて決定され、
前記第1、第2検知回路での検知結果に応じて、前記第1アナログ回路及び前記ディジタル回路が動作を開始する。
3.上記1または2において、前記第1検知回路は可変抵抗素子を含み、該可変抵抗素子の抵抗値によって前記検知レベルが決定される。
4.上記1乃至3いずれかにおいて、前記チェック回路はレベルシフタを含み、該レベルシフタの出力電圧が正常か否かをチェックする。
5.上記1乃至3いずれか1において、前記チェック回路は、データを保持するフューズ素子と、前記フューズ素子から前記データを読み出す読み出し回路とを備え、前記フューズ素子からの前記データの読み出し動作が正常に完了したか否かをチェックする。
6.上記3において、前記第1検知回路における検知結果に応じて、保持するデータのビットをシフトするシフトレジスタを更に備え、前記可変抵抗素子の抵抗値は、前記シフトレジスタに保持する前記データに応じて設定される。
【0170】
7.上記1において、前記第1、第2検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第1検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第1検知回路の検知レベルを変動させ、
前記アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記保持回路に保持された前記データに基づいて前記第1検知回路の検知レベルを維持する。
8.上記2において、前記第1、第2検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第1検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記第2アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第1検知回路の検知レベルを変動させ、
前記第2アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記保持回路に保持された前記データに基づいて前記第1検知回路の検知レベルを維持する。
9.上記2において、前記第2アナログ回路は前記第1アナログ回路の一部である。
10.上記1において、前記チェック回路は、前記第1電源を入力信号とする第1レベルシフタと、
接地電位を入力信号とする第2レベルシフタと、
前記第1レベルシフタの出力信号と前記第2電源との論理演算を行い、両者が一致した場合に“H”レベルを出力する第1論理回路と、
前記第2レベルシフタの出力信号と前記接地電位との論理演算を行い、両者が一致した場合に“H”レベルを出力する第2論理回路と、
前記第1、第2論理回路の出力が共に“H”レベルの場合に前記制御信号をアサートして、前記アナログ回路が正常動作していることを示す第3論理回路とを備える。
11.上記2において、前記チェック回路は、前記第1電源を入力信号とする第1レベルシフタと、
接地電位を入力信号とする第2レベルシフタと、
前記第1レベルシフタの出力信号と前記第2電源との論理演算を行い、両者が一致した場合に“H”レベルを出力する第1論理回路と、
前記第2レベルシフタの出力信号と前記接地電位との論理演算を行い、両者が一致した場合に“H”レベルを出力する第2論理回路と、
前記第1、第2論理回路の出力が共に“H”レベルの場合に前記制御信号をアサートして、前記第2アナログ回路が正常動作していることを示す第3論理回路とを備える。
12.上記1において、前記アナログ回路は不揮発性半導体記憶装置を含み、該不揮発性半導体記憶装置は、第1、第2選択トランジスタと、前記第1、第2選択トランジスタ間に電流経路が直列接続されたメモリセルトランジスタとを有する複数のメモリセルを備え、前記第2電源として正電位及び負電位を用いる。
13.上記2において、前記第1アナログ回路は不揮発性半導体記憶装置を含み、該不揮発性半導体記憶装置は、第1、第2選択トランジスタと、前記第1、第2選択トランジスタ間に電流経路が直列接続されたメモリセルトランジスタとを有する複数のメモリセルを備え、前記第2電源として正電位及び負電位を用いる。
14.上記1において、前記第1、第2検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第1検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第1検知回路の検知レベルを変動させ、
前記アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記制御信号に基づいて前記第1検知回路の検知レベルを維持する。
15.上記2において、前記第1、第2検知回路における検知結果に基づいてクロックを生成するクロック生成回路と、
前記制御信号と前記クロックとに応じて、前記制御信号をデータとして保持する保持回路と、
前記制御信号に応じて、前記第1検知回路の検知レベルを制御する検知レベル制御回路とを更に備え、前記第2アナログ回路が正常に動作していない場合、前記保持回路は前記制御信号を保持し、前記検知レベル制御回路は前記第1検知回路の検知レベルを変動させ、
前記第2アナログ回路が正常に動作している場合、前記検知レベル制御回路は前記制御信号に基づいて前記第1検知回路の検知レベルを維持する。
【0171】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【0172】
【図1】この発明の第1の実施形態に係るLSIのブロック図。
【図2】この発明の第1の実施形態に係るLSIの備えるパワーオンリセット回路の回路図。
【図3】この発明の第1の実施形態に係るLSIの備えるチェック回路の回路図。
【図4】この発明の第1の実施形態に係るLSIの備えるレベルシフト回路の回路図。
【図5】この発明の第1の実施形態に係るLSIの備える第1検知回路の回路図。
【図6】この発明の第1の実施形態に係るLSIの電圧検知方法のフローチャート。
【図7】この発明の第1の実施形態に係るLSIの電圧検知方法における各種信号のタイミングチャート。
【図8】この発明の第2の実施形態に係るLSIの備えるパワーオンリセット回路の回路図。
【図9】この発明の第2の実施形態に係るLSIの備える第1検知回路の回路図。
【図10】この発明の第2の実施形態に係るLSIの電圧検知方法のフローチャート。
【図11】この発明の第3の実施形態に係るLSIの備えるパワーオンリセット回路の回路図。
【図12】この発明の第4の実施形態に係るLSIの備えるパワーオンリセット回路の回路図。
【図13】この発明の第5の実施形態に係るLSIのブロック図。
【図14】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリのメモリセルアレイの回路図。
【図15】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図。
【図16】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリのメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。
【図17】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリのメモリセルアレイの断面図。
【図18】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの動作時における各種信号のタイミングチャート。
【図19】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図であり、初期状態の様子を示す図。
【図20】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図であり、データラッチ時の様子を示す図。
【図21】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの書き込み回路、スイッチ群、及び入力バッファの回路図であり、データラッチ時の様子を示す図。
【図22】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの書き込み回路及びメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。
【図23】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリの書き込み回路及びメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。
【図24】この発明の第5の実施形態に係るLSIの備える2Trフラッシュメモリのメモリセルアレイの回路図であり、消去動作時の様子を示す図。
【図25】この発明の第6の実施形態に係るLSIの備える3Tr−NAND型フラッシュメモリの書き込み回路及びメモリセルアレイの回路図。
【図26】この発明の第6の実施形態に係るLSIの備える3Tr−NAND型フラッシュメモリのメモリセルアレイの断面図。
【図27】この発明の第7の実施形態に係るLSIの備えるNAND型フラッシュメモリのメモリセルアレイの回路図。
【図28】この発明の第7の実施形態に係るLSIの備えるNAND型フラッシュメモリのメモリセルアレイの断面図。
【図29】この発明の第8の実施形態に係るLSIのブロック図。
【符号の説明】
【0173】
1、100、300…LSI、2、30、102、302〜304…アナログ回路、3、101、301…ディジタル回路、4、104、307…パワーオンリセット回路、10…第1検知回路、11…第2検知回路、12、13、23、27、32…ANDゲート、14…制御回路、20…チェック回路、21…クロック発生回路、22、26、40、41…インバータ、24…フリップフロップ、25…マルチプレクサ、28…シフトレジスタ、31−0〜31−3…EXNORゲート、33、34…レベルシフタ、35…ダミーフューズブロック、36…読み出しチェック回路、42〜46、55、56、56−1〜56−n…MOSトランジスタ、50…比較器、51…可変抵抗素子、52〜54、53−1〜53−n…抵抗素子、103、306…電圧発生回路




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013