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発明の名称 情報処理装置およびその制御方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−11753(P2007−11753A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−192692(P2005−192692)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 木下 忠明
要約 課題
パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供する。

解決手段
ホスト装置10は、スレーブ装置12とパケットの送受信を行う場合、データバス104への出力モードに、オープンドレイン出力期間を設定し、スレーブ装置12とパケットの送受信を開始後に、オープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う。
特許請求の範囲
【請求項1】
出力するクロックに同期してスレーブ装置にバスを介してパケットの送受信が可能な情報処理装置であって、
前記スレーブ装置とパケットの送受信を行う場合、前記バスへの出力モードに、オープンドレインモードで通信を行うオープンドレイン出力期間を設定し、記憶する記憶手段と、
前記スレーブ装置とパケットの送受信を開始後に、前記記憶手段に記憶されたオープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う切り換え手段と、
を具備することを特徴とする情報処理装置。
【請求項2】
請求項1に記載の情報処理装置において、
前記オープンドレイン出力期間は、前記スレーブ装置と送受信するパケットが重複するプロトコル期間であることを特徴とする情報処理装置。
【請求項3】
請求項1に記載の情報処理装置において、
前記切り換え手段によってオープンドレインモードに切り換える場合、前記通信に用いられるクロック周波数を、前記切り換えに同期して所定のクロック周波数に設定することを特徴とする情報処理装置。
【請求項4】
請求項1に記載の情報処理装置において、
前記切り換えに同期して前記クロック周波数を分周した分周クロック周波数を生成し、前記オープンドレインモードで通信を行う場合は、前記分周クロック周波数を基準クロックとして前記パケットの送受信を行うことを特徴とする情報処理装置。
【請求項5】
請求項1乃至4のいずれか1項に記載の情報処理装置において、
前記オープンドレインモードで通信を行っている場合に、前記スレーブ装置と送受信したパケット同士が衝突した場合、前記バスの信号レベルと前記バスに出力すべき信号レベルとの異差を検出し、検出された信号レベルの異差情報に基づいて、前記バスの優先的使用権情報を設定する制御手段をさらに具備することを特徴とする情報処理装置。
【請求項6】
請求項5に記載の情報処理装置において、
前記バスの優先的使用権情報に基づいて、前記スレーブ装置または当該情報処理装置は、前記パケットを優先的に送信することを特徴とする情報処理装置。
【請求項7】
請求項5に記載の情報処理装置において、
前記バスの優先的使用権情報に基づいて、前記スレーブ装置または当該情報処理装置は、前記パケットを再送信することを特徴とする情報処理装置。
【請求項8】
請求項5に記載の情報処理装置において、
前記スレーブ装置または当該情報処理装置は、前記信号レベルの異差情報を受信すると、前記パケットの送信を中止することを特徴とする情報処理装置。
【請求項9】
請求項1に記載の情報処理装置において、
前記スレーブ装置は、当該情報処理装置に着脱可能に内蔵することを特徴とする情報処理装置。
【請求項10】
請求項9に記載の情報処理装置において、
前記スレーブ装置は、メモカードであることを特徴とする情報処理装置。
【請求項11】
出力するクロックに同期してスレーブ装置にバスを介してパケットの送受信が可能な情報処理装置の制御方法であって、
前記スレーブ装置とパケットの送受信を行う場合、前記バスへの出力モードに、オープンドレインモードで通信を行うオープンドレイン出力期間を設定し、記憶手段に記憶する記憶ステップと、
前記スレーブ装置とパケットの送受信を開始後に、前記記憶手段に記憶されたオープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う切り換えステップと、
を含むことを特徴とする制御方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、コンピュータのような情報処理装置および同装置の動作を制御する制御方法に関する。
【背景技術】
【0002】
近年、コンピュータのような情報処理装置等で用いられるMultiMedia Card Systemにおいては、コマンドとレスポンスの出力関係は、コマンドとレスポンスの出力が互いに重複しないようにプロトコル上定められている。このようなシステムにおいては、コンピュータであるホストに接続されたメモリカード側が、レスポンスパケット相当のパケットをホスト側からのコマンドパケットに関わりなく出力しようとする機能を追加する場合、ホスト側からのコマンドパケットと、メモリカード側からのレスポンスパケット相当のパケットとが衝突する可能性がある。メモリカードおよびホストからの互いのパケットが衝突した場合は、メモリカードおよびホストからの出力は、プッシュプル出力方式で出力している(非特許文献1参照)。
【非特許文献1】MultiMedia Card System Specification CMD2
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかし、上述した技術では、メモリカードおよびホストからの互いのパケットが衝突した場合、メモリカードおよびホストからの出力は、プッシュプル出力方式で出力しているため、パケットの衝突検出が容易でないという問題がある。
【0004】
本発明は上述の事情を考慮してなされたものであり、パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記目的を達成するために、本願発明の一態様によれば、出力するクロックに同期してスレーブ装置にバスを介してパケットの送受信が可能な情報処理装置であって、前記スレーブ装置とパケットの送受信を行う場合、前記バスへの出力モードに、オープンドレインモードで通信を行うオープンドレイン出力期間を設定し、記憶する記憶手段と、前記スレーブ装置とパケットの送受信を開始後に、前記記憶手段に記憶されたオープンドレイン出力期間となると、オープンドレインモードに切り換えて通信を行う切り換え手段と、を具備することを特徴とする情報処理装置が提供される。
【発明の効果】
【0006】
本発明によれば、パケット衝突の後のバスの優先使用権の獲得制御を行うことが可能な情報処理装置および制御方法を提供することを目的とする。
【発明を実施するための最良の形態】
【0007】
以下、図面を参照して本発明の実施形態を説明する。
【0008】
(第1実施形態)
図1には、本発明の第1実施形態に係る情報処理装置のシステム構成図が示されている。この情報処理装置は、バッテリ駆動可能なノートブック型コンピュータ(以下、ホスト装置と称す)10として実現されている。
【0009】
図1に示すように、ホスト装置10は、コンピュータ本体と、ディスプレイユニット20とから構成されている。ディスプレイユニット20にはLCD(Liquid Crystal Display)からなる表示装置が組み込まれており、そのLCDの表示画面21はディスプレイユニット20のほぼ中央に位置されている。
【0010】
ディスプレイユニット20は、ホスト装置10に対して解放位置と閉塞位置との間を回動自在に取り付けられている。ホスト装置10の本体側は薄い箱形の筐体を有しており、その上面にはパワーボタン22、キーボード23、パームレスト上にはタッチパッド24、および左右2つのボタン24a、24b、内蔵型DVD−ROMドライブ25、カードリーダー26等が配置されている。
【0011】
なお、カードリーダー26は、フラッシュメモリカード等のメモリカードを装着してホスト装置10で読み取りを可能にするためのカードリーダーであり、当該カードリーダー26にメモリカードを装着した状態で、以下、スレーブ装置と定義する。また、メモリカード単体をスレーブ装置として定義することも可能である。なお、ホスト装置10は、スレーブ装置を内蔵しているが、外部装置として外付けで接続することもできる。
【0012】
図2は、ホスト装置10にスレーブ装置12が接続された状態の構成を示したブロック図である。
【0013】
ホスト装置10は、インターフェース制御手段11を備えている。また、スレーブ装置12も同様にインターフェース制御手段13を備えている。
【0014】
ホスト装置10のインターフェース制御手段11は、クロック信号(バスクロック)103をスレーブ装置12のインターフェース制御手段13に送信している。また、ホスト装置10のインターフェース制御手段11とスレーブ装置12のインターフェース制御手段13とは、データバス104で接続されており、データバス104を介し、クロック信号103に同期して、ホスト装置10のインターフェース制御手段11とスレーブ装置12のインターフェース制御手段13とのデータパケットの送受信が行われている。なお、データバス104は、抵抗14を介し、適当な電圧(電源電圧VDD15)でプルアップされているものとする。
【0015】
次に、図3は、上述したデータパケットの一例を示した模式図である。
【0016】
当該データパケットは、8ビット(Bit Positionが、7〜0)のデータから構成されている。
【0017】
第1ビット111は、データパケットの開始を示している(Description:start)。Bit Positionは、7である。第2ビット112は、ホストとスレーブの識別子を示している(Description:id)。Bit Positionは、6である。第3〜7ビットは、データフィールドを示している(Description:data)。Bit Positionは、5〜1である。第8ビットは、パケットの終了を示している(Description:end)。Bit Positionは、0である。
【0018】
次に、図4は、マルチスレーブ方式(1つのホスト装置に対し、複数のスレーブ装置が接続されているシステム)で用いられるデータパケットの一例を示した模式図である。
【0019】
当該データパケットは、16ビット(Bit Positionが、15〜0)のデータから構成されている。
【0020】
第1ビット111aは、データパケットの開始を示している(Description:start)。Bit Positionは、15である。第2〜8ビット112aは、ホストとスレーブの識別子を示している(Description:id)。Bit Positionは、14〜9である。第9〜15ビットは、データフィールドを示している(Description:data)。Bit Positionは、8〜1である。第16ビットは、パケットの終了を示している(Description:end)。Bit Positionは、0である。
【0021】
なお、本実施形態では、図2、3で示したホスト装置とスレーブ装置とが一対一で対応する形態について説明するが、図4に示したデータパケット等を用いることにより、マルチスレーブ方式においても実施が可能である。
【0022】
図5は、ホスト装置10のインターフェース制御手段11の構成を示したブロック図である。
【0023】
ホスト装置10のインターフェース制御手段11は、以下のように構成されている。
【0024】
送信すべきパケットデータ105aを書き込む送信データレジスタ200、送信すべきパケットデータ105aを送信データレジスタ200から受信すると、ホスト装置10が備えるCPU(Central Processing Unit)等からのパケット出力指示信号106aに基づいて、プッシュプル出力ドライバ(以下、PP出力と称す)またはオープンドレイン出力ドライバ(以下、OD出力と称す)のいずれかを用いて、クロック信号103に同期させてデータバス104にパケットデータを送信するバス出力制御部201、データ差異信号を解析し、バス出力制御部201に出力するプロトコル解析部202、プロトコル解析部202から受信したデータを記憶し、パケットデータ108aとして出力する受信データレジスタ203、入力レシーバ204、非出力に於いてハイインピーダンス状態を保つPP出力ドライバ206、非出力に於いてハイインピーダンス状態を保つOD出力ドライバ207、出力すべきクロック信号103に同期させてデータバス104にパケットデータを送信する出力ドライバ208から構成されている。
【0025】
バス出力制御部201は、送信すべきパケットデータ105aが送信データレジスタ200に書き込まれると、非出力に於いてハイインピーダンス状態を保つPP出力ドライバ206または非出力に於いてハイインピーダンス状態を保つOD出力ドライバ207の任意どちらか用いて、出力ドライバ208で出力すべきクロック信号103に同期させて、データバス104にパケットデータを送信する。また、バス出力制御部201は、OD出力期間中は、プロトコル解析部202にOD出力信号を出力する。さらに、バス出力制御部201は、プロトコル解析部202からのデータ差異信号を受け取った場合は、該パケットデータの送信を中止する。
【0026】
プロトコル解析部202は、クロック信号103に同期して入力レシーバ204からのデータを解析する。プロトコル解析部202は、データバス104を介して送受信されるデータパケットを識別し、識別されたデータパケットを受信データレジスタ203に記憶する。記憶されたパケットデータは、ホスト装置10にパケットデータ108aとして送信する。
【0027】
さらに、プロトコル解析部202は、バス出力制御部201からのOD出力信号が出力されている場合は、バス出力制御部201のOD出力ドライバ207のコントロールで想定されるデータバス104上での信号レベルと、入力レシーバ204からの信号レベルとを比較したデータ差異信号をバス出力制御部201に出力する。
【0028】
図6は、スレーブ装置12のインターフェース制御手段13の構成を示したブロック図である。
【0029】
スレーブ装置12のインターフェース制御手段13は、以下のように構成されている。
【0030】
送信すべきパケットデータ105bを書き込む送信データレジスタ200a、送信すべきパケットデータ105bを送信データレジスタ200aから受信すると、スレーブ装置12が備えるMPU(Micro Processing Unit)等からのパケット出力指示信号106bに基づいて(データ受信完了信号107bをMPU等に送信し)、プッシュプル出力ドライバまたはオープンドレイン出力ドライバのいずれかを用いて、入力ドライバ308からのクロック信号103に同期させてデータバス104にパケットデータを送信するバス出力制御部201a、データ差異信号を解析し、バス出力制御部201aに出力するプロトコル解析部202a、プロトコル解析部202aから受信したデータを記憶し、パケットデータ108bとして出力する受信データレジスタ203a、入力レシーバ204a、非出力に於いてハイインピーダンス状態を保つPP出力ドライバ206a、非出力に於いてハイインピーダンス状態を保つOD出力ドライバ207a、クロック信号103を入力する入力ドライバ308から構成されている。
【0031】
バス出力制御部201aは、送信すべきパケットデータ105bが送信データレジスタ200aに書き込まれると、非出力に於いてハイインピーダンス状態を保つPP出力ドライバ206aまたは非出力に於いてハイインピーダンス状態を保つOD出力ドライバ207aの任意どちらか用いて、入力ドライバ308からのクロック信号103に同期させて、データバス104にパケットデータを送信する。また、バス出力制御部201aは、OD出力期間中は、プロトコル解析部202aにOD出力信号を出力する。さらに、バス出力制御部201aは、プロトコル解析部202aからのデータ差異信号を受け取った場合は、該パケットデータの送信を中止する。
【0032】
プロトコル解析部202aは、クロック信号103に同期して入力レシーバ204aからのデータを解析する。プロトコル解析部202aは、データバス104を介して送受信されるデータパケットを識別し、識別されたデータパケットを受信データレジスタ203aに記憶する。記憶されたパケットデータは、スレーブ装置12にパケットデータ108bとして送信する。
【0033】
さらに、プロトコル解析部202aは、バス出力制御部201aからのOD出力信号が出力されている場合は、バス出力制御部201aのOD出力ドライバ207aのコントロールで想定されるデータバス104上での信号レベルと、入力レシーバ204aからの信号レベルとを比較したデータ差異信号をバス出力制御部201aに出力する。
【0034】
次に、本発明の情報処理装置を適用した情報処理装置の制御方法について説明する。
【0035】
図7は、情報処理装置の制御方法について示したフローチャートである。また、図8は、データ通信を行うプロトコルの一例を示した模式図である。なお、図8では、PP出力期間(Push Pull mode)、OD出力期間(Open Drain mode)、ホスト装置10の出力(Host Output)、スレーブ装置12の出力(Device Output)、クロック信号(CLK)103、データパケット(DAT)、データ本体(Data)、スタートビット(S=0)、エンドビット(E=1)、ホストID(Di=1)、スレーブID(Dv=0)、クロック信号に同期した制御データ(Z)とする。
【0036】
バス出力制御部201は、出力モード情報としてOD出力期間を設定、記憶する(図7のステップS1)。そして、送信すべきパケットデータ105aを送信データレジスタ200が受信すると(図7のステップS1)、送信データレジスタ200へ受信したパケットデータ105aを書き込む(図7のステップS2)。バス出力制御部201は、nを0に設定する(図7のステップS3)。
【0037】
次に、バス出力制御部201は、ホスト装置10が備えるCPU(Central Processing Unit)等からのパケット出力指示信号106aを受信すると、データ受信完了信号107aをCPU等(以下、CPUと称す)に送信し、この時点において設定されている出力モードが、PP出力期間またはOD出力期間のいずれかであるかを判別する(図7のステップS4)。例えば、図8に示すように、PP出力期間(Push Pull mode)および、OD出力期間(Open Drain mode)が設定されている。
【0038】
なお、PP出力期間とOD出力期間との切り替えは、CPUが指示する。また、PP出力期間とOD出力期間との切り替え時は、クロック信号103を分周した分周クロックである制御信号Z(倍のクロック周波数)を挿入することによって、クロック周波数が遅い状態と同様の状態となるようにしている。
【0039】
バス出力制御部201は、ステップS4で、設定された出力モード情報を参照し、OD出力期間であると判別すると(図7のステップS4のYES)、クロック信号103を分周した分周クロック信号の立ち下がりに同期してOD出力ドライバから送信パケットのnビット目を出力する(図7のステップS5)。
【0040】
次に、プロトコル解析部202は、分周クロック信号の立ち上がりに同期して入力レシーバ204からのデータをラッチして、入力レシーバ204からのデータとOD出力ドライバ207からのデータとを比較し(図7のステップS6)、入力レシーバ204からのデータとOD出力ドライバ207からのデータとが同じである場合は(図7のステップS8のYES)、n++>mか否かを判別する。
【0041】
ステップS9で、プロトコル解析部202によってn++>mでないと判別された場合は(図7のステップS9のNO)、プロトコル解析部202は、パケットの転送の終了の通知(データ差異信号)を、受信データレジスタ203を介してCPUに送信し(図7のステップS10)、データバス104を解放する(図7のステップS11)。
【0042】
一方、ステップS4で、バス出力制御部201によって、OD出力期間でないと判別すると(図7のステップS4のNO)、クロック信号103の立ち下がりに同期してOD出力ドライバから送信パケットのnビット目を出力(図7のステップS6)し、ステップS9に遷移する。
【0043】
また、ステップS8で、プロトコル解析部202によって、入力レシーバ204からのデータとOD出力ドライバ207からのデータとが同じでないと判別された場合は(図7のステップS8のNO)、プロトコル解析部202は、パケットの転送の失敗の通知(データ差異信号)を、受信データレジスタ203を介してCPUに送信し(図7のステップS12)、ステップS11に遷移する。なお、バス出力制御部201は、プロトコル解析部202からのデータ差異信号を受け取った場合は、該パケットデータの送信を中止する。
【0044】
以上より、パケットの衝突判定を容易にし、衝突の後のバスの優先使用権の獲得制御を行うことができる。
【0045】
また、メモリカード(スレーブ装置)側では、コマンドライン上にレスポンスパケットをコマンドの受理無しで任意タイミングに送信することができる。また、バスへの出力方式切り替えに同期して分周したクロック周波数をオープンドレイン方式で送る際の基準クロックとしてデータ送受信を行う方式をコマンドラインのみ適用し、データバス104はPP出力で制御することで、データ転送速度を妨げること無く、同様の効果が奏することができる。
【0046】
(その他の実施形態)
図9は、OD出力期間ではバスクロック信号を適当なクロック周波数に変えてデータ通信を行うプロトコルの一例を示した模式図である。
【0047】
ホスト装置10とスレーブ装置12間でデータ通信を行う場合、上述した実施形態と同様に、ホスト装置10とスレーブ装置12間で予めPP出力とOD出力期間を設定する。PP出力期間では、ホスト装置10がデータパケットをPP出力でデータバス104上に送信して、所定のバスクロックサイクル内にスレーブ装置12がデータパケットをPP出力でデータバス104上に送信する。
【0048】
OD出力期間では、ホスト装置10またはスレーブ装置12のどちらかのバス出力制御部201、201aがプロトコル解析部202、202aからのデータ差異信号を受け取った場合は、該パケットデータを送信を中止する。
【0049】
但し、OD出力は高周波数になるほどバスクロック103周波数に同期したデータの十分なセットアップホールド期間の確保が困難となるため、OD出力期間ではホスト装置10がバスクロックを適当な周波数に落としてデータ通信を行う。例えば、図9に示すように、制御信号Zを遅くなるように設定する。
【0050】
図10は、ホスト装置10とスレーブ装置12間で所定の信号を元にPP出力期間とOD出力期間を決める形態を示した模式図である。
【0051】
上述した図8または図9の実施形態では、PP出力期間とOD出力期間の決定をデータパケットプロトコルに基づいて決定している。本実施形態では、図10に示すように、ホスト装置10とスレーブ装置12間で認知可能な所定の信号DAT1を元にPP出力期間とOD出力期間を設定する。
【0052】
PP出力期間では、ホスト装置10からのデータパケットに対してスレーブ装置12側がレスポンスデータパケットを出力した後はOD出力期間となり、OD出力期間でスレーブ装置12側がデータパケット後にPP出力期間となるプロトコルを使用している。
【0053】
以上説明した実施形態においても、第1実施形態と同様の効果を奏することができる。
【0054】
また、1つのクロック信号に同期した複数のデータラインを用いて、これらのデータラインの一部または全部に上述した実施形態を適用することもできる。さらに、上述したOD出力のかわりにオープンコレクタ出力を用いることもできる。
【0055】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【0056】
【図1】本発明の第1実施形態に係る情報処理装置のシステム構成図。
【図2】ホスト装置にスレーブ装置が接続された状態の構成を示したブロック図。
【図3】データパケットの一例を示した模式図。
【図4】マルチスレーブ方式で用いられるデータパケットの一例を示した模式図。
【図5】ホスト装置のインターフェース制御手段の構成を示したブロック図。
【図6】スレーブ装置のインターフェース制御手段の構成を示したブロック図。
【図7】情報処理装置の制御方法について示したフローチャート。
【図8】データ通信を行うプロトコルの一例を示した模式図。
【図9】OD出力期間ではバスクロック信号を適当なクロック周波数に変えてデータ通信を行うプロトコルの一例を示した模式図。
【図10】ホスト装置とスレーブ装置間で所定の信号を元にPP出力期間とOD出力期間を決める形態を示した模式図。
【符号の説明】
【0057】
10…ホスト装置、11、13…インターフェース制御手段、12…スレーブ装置、26…カードリーダー、103…バスクロック信号、104…データバス、200、200a…送信データレジスタ、201、201a…バス出力制御部、202、202a…プロトコル解析部、203、203a…受信データレジスタ、204、204a…入力レシーバ、206、206a…PP出力ドライバ、207、207a…OD出力ドライバ、208…出力ドライバ、308…入力ドライバ。




 

 


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